KR20220042815A - 발광표시패널 및 이를 이용한 발광표시장치 - Google Patents

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Abstract

본 발명의 목적은, 평탄화층 하단에 구비된 언더컷 영역을 통해 캐소드가 보조 캐소드 전극과 연결되어 있는, 발광표시패널 및 이를 이용한 발광표시장치를 제공하는 것이며, 이를 위해, 본 발명에 따른 발광표시패널은, 기판, 상기 기판에 구비되는 보조 캐소드 전극, 상기 보조 캐소드 전극을 커버하는 보호층, 상기 보호층 상단에 구비되는 애노드, 상기 애노드의 외곽을 감싸고 있는 뱅크, 상기 애노드 상단에 구비되는 발광층 및 상기 발광층 상단에 구비되는 캐소드를 포함하고, 상기 캐소드는 상기 뱅크 및 상기 보호층을 관통하는 언더컷 영역에 노출되어 있는 연결전극을 통해 상기 보조 캐소드 전극과 연결된다.

Description

발광표시패널 및 이를 이용한 발광표시장치{LIGHT EMITTING DISPLAY PANEL AND LIGHT EMITTING DISPLAY APPARATUS USING THE SAME}
본 발명은 발광표시패널 및 이를 이용한 발광표시장치에 관한 것이다.
발광표시장치는 발광소자를 이용하여 광을 출력하는 표시장치이며, 발광소자들이 구비된 발광표시패널을 포함한다.
발광소자들은 애노드 및 캐소드로 공급되는 전압을 이용하여 광을 출력한다. 특히, 캐소드로 공급되는 캐소드 전압은 모든 픽셀들에 공통적으로 적용된다.
그러나, 발광표시패널이 점점 더 대형화됨에 따라, 캐소드 전압이 발광표시패널의 각 위치마다 달라지는 문제가 발생되고 있으며, 이에 따라, 발광표시패널의 품질이 저하된다.
상술한 문제점을 해결하기 위해 제안된 본 발명의 목적은, 평탄화층 하단에 구비된 언더컷 영역을 통해 캐소드가 보조 캐소드 전극과 연결되어 있는, 발광표시패널 및 이를 이용한 발광표시장치를 제공하는 것이다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 발광표시패널은, 기판, 상기 기판에 구비되는 보조 캐소드 전극, 상기 보조 캐소드 전극을 커버하는 보호층, 상기 보호층 상단에 구비되는 애노드, 상기 애노드의 외곽을 감싸고 있는 뱅크, 상기 애노드 상단에 구비되는 발광층 및 상기 발광층 상단에 구비되는 캐소드를 포함하고, 상기 캐소드는 상기 뱅크 및 상기 보호층을 관통하는 언더컷 영역에 노출되어 있는 연결전극을 통해 상기 보조 캐소드 전극과 연결된다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 또 다른 발광표시패널은, 기판, 상기 기판에 구비되는 보조 캐소드 전극, 상기 보조 캐소드 전극을 커버하는 버퍼, 상기 버퍼에 구비되며, 구동 트랜지스터를 포함하는 픽셀구동회로층, 상기 픽셀구동회로층을 커버하는 절연층, 상기 절연층을 커버하며, 상기 절연층 상단을 평탄화시키는 평탄화층, 상기 평탄화층에 구비되며, 상기 구동 트랜지스터와 연결되는 애노드, 상기 애노드의 외곽을 감싸고 있는 뱅크, 상기 애노드 상단에 구비되는 발광층 및 상기 발광층에 구비되는 캐소드를 포함하고, 상기 캐소드는 상기 뱅크, 상기 평탄화층, 상기 절연층 및 상기 버퍼를 관통하는 언더컷 영역에 노출되어 있는 연결전극을 통해 상기 보조 캐소드 전극과 연결된다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 발광표시장치는, 상기 발광표시패널, 상기 발광표시패널에 구비된 데이터 라인들로 데이터 전압들을 공급하는 데이터 드라이버, 상기 발광표시패널에 구비된 게이트 라인들로 게이트 전압들을 공급하는 게이트 드라이버 및 상기 데이터 드라이버와 상기 게이트 드라이버를 제어하는 제어부를 포함한다.
본 발명에 의하면, 보조 캐소드 전극에 의해 캐소드의 저항이 감소될 수 있으며, 이에 따라, 발광표시패널의 각 위치에서의 전압 강하가 감소되어 발광표시패널의 품질 저하가 방지될 수 있다. 또한, 본 발명에 의하면, 종래와 비교할 때 마스크의 증가 없이도, 언더컷 영역이 뱅크 및 평탄화층에 구비될 수 있으며, 따라서, 제조 공정이 단순화될 수 있고, 제조 비용이 감소될 수 있다.
도 1은 본 발명에 따른 발광표시장치의 구성을 나타낸 예시도.
도 2는 본 발명에 따른 발광표시장치에 적용되는 픽셀의 구조를 나타낸 예시도.
도 3은 본 발명에 따른 발광표시패널의 단면을 나타낸 예시도.
도 4는 본 발명에 따른 발광표시패널의 단면을 나타낸 또 다른 예시도.
도 5는 도 3 및 도 4에 도시된 언더컷부(Y2)를 나타낸 단면도.
도 6은 도 3 및 도 4에 도시된 언더컷부(Y2)에 대응되는 평면도.
도 7은 도 3 및 도 4에 도시된 차단부(Y4)를 나타낸 단면도.
도 8은 도 3 및 도 4에 도시된 차단부(Y4)에 대응되는 평면도.
도 9a 내지 도 9j는 본 발명에 따른 발광표시패널의 제조 방법을 설명하기 위한 예시도들.
도 10은 본 발명에 따른 발광표시패널의 제조 방법을 설명하기 위한 또 다른 예시도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
‘적어도 하나’의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ‘제1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나’의 의미는 제1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명에 따른 발광표시장치의 구성을 나타낸 예시도이며, 도 2는 본 발명에 따른 발광표시장치에 적용되는 픽셀의 구조를 나타낸 예시도이다.
본 발명에 따른 발광표시장치는 각종 전자장치를 구성할 수 있다. 전자장치는, 예를 들어, 스마트폰, 테블릿PC, 텔레비젼, 모니터 등이 될 수 있다.
본 발명에 따른 발광표시장치는, 도 1에 도시된 바와 같이, 영상이 출력되는 표시영역(120)과 표시영역 외곽에 구비된 비표시영역(130)을 포함하는 발광표시패널(100), 발광표시패널의 표시영역에 구비된 게이트 라인들(GL1 to GLg)로 게이트 신호를 공급하는 게이트 드라이버(200), 발광표시패널에 구비된 데이터 라인들(DL1 to DLd)로 데이터 전압들을 공급하는 데이터 드라이버(300) 및 게이트 드라이버(200)와 데이터 드라이버(300)의 구동을 제어하는 제어부(400)를 포함한다.
우선, 발광표시패널(100)은 표시영역(120) 및 비표시영역(130)을 포함한다. 표시영역(120)에는 게이트 라인들(GL1 to GLg), 데이터 라인들(DL1 to DLd) 및 픽셀(110)들이 구비된다.
발광표시패널(100)에 구비되는 픽셀(110)은, 예를 들어, 도 2에 도시된 바와 같이, 발광소자(ED), 스위칭 트랜지스터(Tsw1), 스토리지 커패시터(Cst), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)를 포함할 수 있다. 즉, 픽셀(110)은 픽셀구동회로(PDC) 및 발광부를 포함하고, 픽셀구동회로(PDC)는 스위칭 트랜지스터(Tsw1), 스토리지 커패시터(Cst), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)를 포함하며, 발광부는 발광소자(ED)를 포함할 수 있다.
발광소자(ED)를 흐르는 전류(I)의 크기에 따라 광의 밝기가 제어될 수 있고, 발광소자(ED)를 흐르는 전류(I)의 크기는 구동 트랜지스터(Tdr)에 의해 제어될 수 있으며, 구동 트랜지스터(Tdr)는 데이터 전압(Vdata)에 의해 제어될 수 있다.
발광소자(ED)는, 유기 발광층, 무기 발광층 및 양자점 발광층 중 어느 하나를 포함할 수 있으며, 또는, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
또한, 발광소자(ED)는 적색, 녹색 및 청색과 같은 다양한 컬러들 중 어느 하나에 대응되는 광을 출력할 수 있으며, 또는 백색 광을 출력할 수도 있다.
픽셀구동회로(PDC)를 구성하는 스위칭 트랜지스터(Tsw1)는 게이트 라인(GL)으로 공급되는 게이트 신호(GS)에 의해 턴온 또는 턴오프되고, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)은 스위칭 트랜지스터(Tsw1)가 턴온될 때 구동 트랜지스터(Tdr)로 공급된다. 제1 전압(EVDD)은 제1 전압공급라인(PLA)을 통해 구동 트랜지스터(Tdr) 및 발광소자(ED)로 공급되며, 제2 전압(EVSS)은 제2 전압공급라인(PLB)을 통해 발광소자(ED)로 공급된다. 센싱 트랜지스터(Tsw2)는 센싱제어라인(SCL)을 통해 공급되는 센신제어신호(SS)에 의해 턴온 또는 턴오프되며, 센싱라인(SL)은 센싱 트랜지스터(Tsw2)에 연결될 수 있다. 기준전압(Vref)은 센싱라인(SL)을 통해 픽셀(110)로 공급될 수 있으며, 구동 트랜지스터(Tdr)의 특성변화와 관련된 센싱신호는 센싱 트랜지스터(Tsw2)를 통해 센싱라인(SL)으로 전송될 수 있다.
본 발명에 적용되는 픽셀(110)은 도 2에 도시된 바와 같은 구조로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명에 적용되는 픽셀은 도 2에 도시된 구조 이외에도 다양한 형태로 변경될 수 있다.
발광표시패널(100)에는, 픽셀(110)들이 구비되는 픽셀 영역들을 형성하며, 픽셀(110)에 구비되는 픽셀구동회로(PDC)에 각종 신호들을 공급하는 신호라인들이 형성되어 있다.
예를 들어, 도 2에 도시된 바와 같은 픽셀(110)을 포함하는 발광표시패널에서, 신호라인들은 게이트 라인(GL), 데이터 라인(DL), 센싱제어라인(SCL), 제1 전압공급라인(PLA), 제2 전압공급라인(PLB) 및 센싱라인(SL) 등을 포함할 수 있다.
다음, 데이터 드라이버(300)는 발광표시패널(100)에 부착되는 칩온필름에 구비될 수 있으며, 제어부(400)가 구비되어 있는 메인 기판에도 연결될 수 있다. 이 경우, 칩온필름에는, 제어부(400)와 데이터 드라이버(300)와 발광표시패널(100)을 전기적으로 연결시켜주는 라인들이 구비되어 있으며, 이를 위해, 라인들은 메인 기판과 발광표시패널(100)에 구비되어 있는 패드들과 전기적으로 연결되어 있다. 메인 기판은 외부 시스템이 장착되어 있는 외부 기판과 전기적으로 연결된다.
데이터 드라이버(300)는 발광표시패널(100)에 직접 장착된 후 메인 기판과 전기적으로 연결될 수도 있다.
그러나, 데이터 드라이버(300)는 제어부(400)와 함께 하나의 집적회로로 형성될 수 있으며, 집적회로는 칩온필름에 구비되거나, 발광표시패널(100)에 직접 장착될 수도 있다.
데이터 드라이버(300)는 발광표시패널에 구비된 구동 트랜지스터(Tdr)의 특성변화와 관련된 센싱신호를 발광표시패널로부터 수신하여 제어부(400)로 전송할 수도 있다.
다음, 게이트 드라이버(200)는 집적회로(Integrated Circuit)로 구성된 후 비표시영역(130)에 장착될 수도 있으며, 비표시영역(130)에 게이트 인 패널(GIP: Gate In Panel) 방식을 이용하여 직접 내장될 수도 있다. 게이트 인 패널 방식을 이용하는 경우, 게이트 드라이버(200)를 구성하는 트랜지스터들은, 표시영역(120)의 각 픽셀(110)들에 구비되는 트랜지스터들과 동일한 공정을 통해 비표시영역(130)에 구비될 수 있다.
게이트 드라이버(200)에서 생성된 게이트 펄스가 픽셀(110)에 구비된 스위칭 트랜지스터(Tsw1)의 게이트로 공급될 때, 스위칭 트랜지스터는 턴온되며, 이에 따라, 픽셀에서 광이 출력될 수 있다. 게이트 오프 신호가 스위칭 트랜지스터(Tsw1)로 공급될 때, 스위칭 트랜지스터는 턴오프되며, 이에 따라, 픽셀에서는 광이 출력되지 않는다. 게이트 라인(GL)으로 공급되는 게이트 신호(GS)는 게이트 펄스 및 게이트 오프 신호를 포함한다.
마지막으로, 제어부(400)는, 외부 시스템으로부터 전송되어온 타이밍 동기신호를 이용하여, 외부 시스템으로부터 전송되어온 입력 영상데이터들을 재정렬하여 재정렬된 영상데이터(Data)들을 데이터 드라이버(300)로 공급하기 위한 데이터 정렬부, 타이밍 동기신호를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하기 위한 제어신호 생성부, 타이밍 동기신호와 외부 시스템으로부터 전송된 입력 영상데이터들을 수신하여 데이터 정렬부와 제어신호 생성부로 전송하기 위한 입력부, 및 데이터 정렬부에서 생성된 영상데이터(Data)들과 제어신호 생성부에서 생성된 제어신호들(DCS, GCS)을 데이터 드라이버(300) 또는 게이트 드라이버(200)로 출력하기 위한 출력부를 포함할 수 있다.
제어부(400)는 발광표시패널(100)에 내장되거나 또는 발광표시패널(100)에 부착된 터치패널을 통해 수신된 터치감지신호들을 분석하여, 터치여부 및 터치위치를 감지하는 기능을 더 수행할 수도 있다.
외부 시스템은 제어부(400) 및 전자장치를 구동하는 기능을 수행한다. 즉, 전자장치가 스마트폰인 경우, 외부 시스템은 무선 통신망을 통해 각종 음성정보, 영상정보 및 문자정보 등을 수신하며, 수신된 영상정보를 제어부(400)로 전송한다. 영상정보는 입력 영상데이터들이 될 수 있다.
이하에서는, 다양한 형태의 발광표시패널들 중 특히, 도 2에 도시된 바와 같은 픽셀구조를 갖는 발광표시패널이 본 발명에 따른 발광표시패널의 일예로서 설명된다.
도 3은 본 발명에 따른 발광표시패널의 단면을 나타낸 예시도이고, 도 4는 본 발명에 따른 발광표시패널의 단면을 나타낸 또 다른 예시도이고, 도 5는 도 3 및 도 4에 도시된 언더컷부(Y2)를 나타낸 단면도이고, 도 6은 도 3 및 도 4에 도시된 언더컷부(Y2)에 대응되는 평면도이고, 도 7은 도 3 및 도 4에 도시된 차단부(Y4)를 나타낸 단면도이며, 도 8은 도 3 및 도 4에 도시된 차단부(Y4)에 대응되는 평면도이다. 특히, 도 3 및 도 4는 도 1에 도시된 A-A'라인을 따라 절단된 단면을 나타낸 예시도들이다.
본 발명에 따른 발광표시패널은 도 3 내지 7에 도시된 바와 같이, 기판(151), 기판에 구비되는 보조 캐소드 전극(152a), 보조 캐소드 전극을 커버하는 보호층(163), 보호층 상단에 구비되는 애노드(159c), 애노드의 외곽을 감싸고 있는 뱅크(160), 애노드 상단에 구비되는 발광층(161) 및 발광층 상단에 구비되는 캐소드(162)를 포함한다. 특히, 캐소드(162)는 뱅크(160) 및 보호층(163)을 관통하는 언더컷 영역(K)에 노출되어 있는 연결전극(164)을 통해 보조 캐소드 전극(152a)과 연결된다.
보호층(163)은 보조 캐소드 전극(152a)을 커버하는 버퍼(153), 버퍼에 구비되며, 애노드와 연결되는 구동 트랜지스터(Tdr)를 포함하는 픽셀구동회로층(PDL), 픽셀구동회로층을 커버하는 절연층(157) 및 절연층을 커버하며, 절연층 상단을 평탄화시키는 평탄화층(158)을 포함한다.
즉, 본 발명에 따른 발광표시패널은, 기판(151), 기판에 구비되는 보조 캐소드 전극(152a), 보조 캐소드 전극을 커버하는 버퍼(153), 버퍼에 구비되며, 구동 트랜지스터(Tdr)를 포함하는 픽셀구동회로층(PDL), 픽셀구동회로층을 커버하는 절연층(157), 절연층을 커버하며, 절연층 상단을 평탄화시키는 평탄화층(158), 평탄화층에 구비되며, 구동 트랜지스터와 연결되는 애노드(159c), 애노드의 외곽을 감싸고 있는 뱅크(160), 애노드 상단에 구비되는 발광층(161); 및 발광층에 구비되는 캐소드(162)를 포함하고, 캐소드는 뱅크(160), 평탄화층(158), 절연층(157) 및 버퍼(153)를 관통하는 언더컷 영역(K)에 노출되어 있는 연결전극(164)을 통해 보조 캐소드 전극(152a)과 연결된다.
이하에서는, 상기 구성들이 상세히 설명된다.
우선, 기판(151)은 유리기판 또는 플라스틱 기판이 될 수 있으며, 이 외에도, 다양한 종류의 필름으로 형성될 수 있다.
다음, 보조 캐소드 전극(152a)이 기판에 구비된다. 보조 캐소드 전극(152a)은 도 1, 도 3 및 도 4에 도시된 바와 같이, 캐소드 패드 전극(159a)과 연결되어 있으며, 라인 형태로 기판(151)에 구비된다. 보조 캐소드 전극(152a)은 데이터 라인(DL)을 따라 구비될 수도 있으며, 게이트 라인(GL)을 따라 구비될 수도 있다.
보조 캐소드 전극(152a)은 발광표시장치에 구비된 전원 공급부로부터 공급되는 캐소드 전압을 발광표시패널(100)에 구비된 픽셀들에 균일하게 공급하는 기능을 수행한다.
따라서, 보조 캐소드 전극(152a)은 모든 데이터 라인(DL)들에 대응되는 위치마다 구비될 수도 있으나, 일부 데이터 라인(DL)들에 대응되는 위치에만 구비될 수도 있다.
보조 캐소드 전극(152a)은 언더컷 영역(K)에 구비된 연결라인(164)을 통해 캐소드(162)와 전기적으로 연결된다.
즉, 보조 캐소드 전극(152a)은 모든 픽셀들에 구비된 언더컷 영역(K)을 통해 캐소드(162)와 연결될 수도 있으며, 일부의 픽셀들에 구비된 언더컷 영역(K)을 통해 캐소드(162)와 연결될 수 있다. 부연하여 설명하면, 보조 캐소드 전극(152a)은 캐소드 전압이 모든 픽셀들에 균일하게 공급되도록 하기 위해 발광표시패널(100)에 구비되기 때문에, 보조 캐소드 전극(152a)의 배치 구조 및 개수와 언더컷 영역(K)의 위치 및 개수는, 발광표시패널(100)의 크기 및 특성에 따라 다양하게 변경될 수 있다.
저항에 의한 전압강화를 최소화하기 위해, 보조 캐소드 전극(152a)은 구리와 같은 금속으로 형성될 수 있으며, 이 외에도 전도성이 높은 금속들로 형성될 수 있다. 또한, 필요한 경우, 보조 캐소드 전극(152a)은 적어도 두 개의 금속들을 중첩시켜 형성될 수도 있다. 예를 들어, 보조 캐소드 전극(152a)은 구리(Cu), 몰리브덴-티타늄 합금(MoTi) 및 인듐 주석 산화물(ITO: Indium Tin Oxide)을 중첩시켜 형성될 수 있다.
기판(151)에는 보조 캐소드 전극(152a)이외에도 구동 트랜지스터(Tdr)로 유입되는 광을 차단시키기 위한 광차단층(152b)이 구비될 수도 있다. 광차단층(152b)은 구동 트랜지스터와 연결되지 않을 수도 있으나, 도 3 및 도 4에 도시된 바와 같이, 구동 트랜지스터(Tdr)의 제1 단자(T1)와 연결될 수도 있다.
기판(151)에는 보조 캐소드 전극(152a) 및 광차단층(152b) 이외에도 다양한 라인들이 구비될 수 있다. 기판(151)에 구비된 라인들은 데이터 라인(DL), 게이트 라인(GL), 센싱 라인(SL), 제1 전압공급라인(PLA), 제2 전압공급라인(PLB) 및 센싱제어라인(SCL)으로 이용될 수 있다.
기판(151)에 구비되는 광차단층(152b) 및 라인은 보조 캐소드 전극(152a)과 동일한 공정을 통해 형성될 수 있다. 따라서, 광차단층(152b) 및 라인은 보조 캐소드 전극(152a)과 동일한 물질 및 동일한 구조로 형성될 수 있다.
다음, 버퍼(153)는 보조 캐소드 전극(152a)을 커버한다. 버퍼(153)는 적어도 하나의 무기막 또는 적어도 하나의 유기막으로 형성될 수 있으며, 적어도 하나의 무기막과 적어도 하나의 유기막으로 형성될 수도 있다.
예를 들어, 버퍼는 이산화 규소(SiO2)로 형성될 수 있다.
다음, 구동 트랜지스터(Tdr)를 포함하는 픽셀구동회로층(PDL)이, 도 3 및 도 4에 도시된 바와 같이, 버퍼(153) 상단에 구비된다.
픽셀구동회로층(PDL)에는 구동 트랜지스터(Tdr)를 포함하는 픽셀구동회로(PDC)가 구비된다. 픽셀구동회로(PDC)는 도 2를 참조하여 설명된 바와 같이, 스위칭 트랜지스터(Tsw1), 스토리지 커패시터(Cst), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)를 포함할 수 있다.
또한, 픽셀구동회로층(PDL)에는 픽셀구동회로(PDC)와 연결되는 데이터 라인(DL), 게이트 라인(GL), 센싱제어라인(SCL), 센싱라인(SL) 및 제1 전압공급라인(PLA) 등이 구비될 수 있다.
이 경우, 도 3 및 도 4에는 구동 트랜지스터(Tdr)만이 구비된 픽셀구동회로층(PDL)이 도시되어 있으나, 픽셀구동회로층(PDL)에는 상기한 바와 같은 트랜지스터들 및 라인들이 다양한 형태로 구비될 수 있다.
픽셀구동회로층(PDL)에 구비되는 구동 트랜지스터(Tdr)는, 버퍼(153) 상단에 구비되는 반도체층(154c), 버퍼(153) 상단에 구비되며, 반도체층(154c)의 일측과 연결되는 제1 단자(T1), 버퍼(153) 상단에 구비되며, 반도체층(154c)의 타측과 연결되는 제2 단자(T2), 반도체층(154c) 상단에 구비되는 게이트 절연층(155d) 및 게이트 절연층(155d) 상단에 구비되는 게이트(156a)를 포함한다.
반도체층(154c)은 아모퍼스 실리콘 반도체, 폴리 실리콘 반도체 또는 산화물 반도체가 될 수 있다. 예를 들어, 반도체층(154c)은 인듐, 갈륨, 아연 및 산소로 구성된 아모퍼스 반도체(IGZO: Indium Gallium Zinc Oxide)가 될 수 있다.
게이트 절연층(155d)은 반도체층(154c)과 게이트(156a)를 절연시키는 기능을 수행한다. 게이트 절연층(155d)은 적어도 하나의 무기막 또는 적어도 하나의 유기막으로 형성될 수 있으며, 적어도 하나의 무기막과 적어도 하나의 유기막으로 형성될 수도 있다.
게이트(156a)는 하나의 금속으로 형성될 수 있으며, 또는 적어도 두 개의 금속들을 중첩시켜 형성될 수도 있다. 예를 들어, 게이트(156a)는 구리(Cu)와 몰리브덴-티타늄 합금(MoTi)으로 형성될 수 있다.
제1 단자(T1)는 애노드(159c)와 연결된다.
제1 단자(T1)는, 버퍼(153) 상단에 구비되며, 반도체층(154c)의 일측과 연결되는 제1 액티브 전극(154b) 및 제1 액티브 전극(154b)의 상단에 구비되는 제1 보조 전극(155b)을 포함한다.
제2 단자(T2)는, 버퍼(153) 상단에 구비되며, 반도체층(154c)의 타측과 연결되는 제2 액티브 전극(154d) 및 제2 액티브 전극(154d)의 상단에 구비되는 제2 보조 전극(155c)을 포함한다.
제1 액티브 전극(154b) 및 제2 액티브 전극(154d)은 반도체층(154c)과 동일한 물질에 전자 또는 정공을 주입하는 것에 의해 형성되거나, 반도체층(154c)과 동일한 물질에 자외선 등을 조사하는 것에 의해 형성될 수 있다.
제1 보조 전극(155b) 및 제2 보조 전극(155d)은 다양한 종류의 금속으로 형성될 수 있으며, 예를 들어, 몰리브덴-티타늄 합금(MoTi)으로 형성될 수 있다.
애노드(159c)는 제1 보조 전극(155b) 및 제1 액티브 전극(154b)에 연결된다.
제1 보조 전극(155b)과 애노드(159c) 사이에는 게이트 절연층과 동일한 물질로 형성되는 보조 절연층(155e) 및 게이트(156a)와 동일한 물질로 형성되는 보조 금속(156b)이 구비될 수 있다.
이 경우, 애노드(159c)는 보조 금속(156b) 및 보조 절연층(155e)을 커버하며, 제1 보조 전극(155b)과 연결된다.
제2 보조 전극(155c)과 애노드(159c) 사이에도 게이트 절연층과 동일한 물질로 형성되는 보조 절연층(155f) 및 게이트(156a)와 동일한 물질로 형성되는 보조 금속(156c)이 구비될 수 있다.
이 경우, 보조 금속(156c) 및 보조 절연층(155f)은 제2 단자 전극(159d)에 의해 커버되며, 제2 단자 전극(159d)은 제2 보조 전극(155c)과 연결된다.
다음, 절연층(157)은 픽셀구동회로층(PDL)을 커버한다. 절연층(157)은 적어도 하나의 무기막 또는 적어도 하나의 유기막으로 형성될 수 있으며, 적어도 하나의 무기막과 적어도 하나의 유기막으로 형성될 수도 있다.
예를 들어, 절연층(157)은 이산화 규소(SiO2)로 형성될 수 있다.
다음, 평탄화층(158)은 절연층(157)을 커버하여, 절연층(157) 상단을 평탄화시킨다. 평탄화층(158)은 적어도 하나의 무기막 또는 적어도 하나의 유기막으로 형성될 수 있으며, 적어도 하나의 무기막과 적어도 하나의 유기막으로 형성될 수도 있다.
다음, 애노드(159c)는 평탄화층에 구비되며, 구동 트랜지스터(Tdr)와 연결된다. 특히, 애노드(159c)는 구동 트랜지스터(Tdr)의 제1 단자(T1)와 연결된다.
애노드(159c)는 픽셀들마다 서로 분리되어 있다.
애노드(159c)는 인듐 주석 산화물(ITO: Indium Tin Oxide) 또는 인듐 아연 산화물(IZO: Indium Zinc Oxide)과 같은 투명전극으로 형성될 수도 있고, 구리(Cu)와 같은 불투명 전극으로 형성될 수 있으며, 투명전극과 불투명 전극으로 형성될 수도 있다.
이 경우, 평탄화층(158)에는 애노드(159c) 이외에도, 캐소드 패드 전극(159a), 보조 연결전극(159b) 및 제2 단자 전극(159d)이 구비될 수 있다. 즉, 애노드(159c), 캐소드 패드 전극(159a), 보조 연결전극(159b) 및 제2 단자 전극(159d)은 동일한 공정에 의해 동시에 형성되며, 따라서, 동일한 물질로 형성된다.
첫째, 캐소드 패드 전극(159a)은 보호층(163), 특히, 평탄화층(158), 절연층(157) 및 버퍼(153)를 관통하는 홀을 통해 보조 캐소드 전극(152a)과 연결된다.
캐소드 패드 전극(159a)은 도 1에 도시된 바와 같이, 발광표시패널(100)의 비표시영역(130)에 구비되며, 발광표시장치에 구비되는 전원 공급부와 연결된다. 즉, 보조 캐소드 전극(152a)은, 기판의 비표시영역(130)에 구비된 캐소드 패드 전극(159a)과 연결된다.
전원 공급부는 비표시영역(130)에 직접 구비될 수 있다. 제어부(400)가 장착되어 있는 메인 기판에 전원 공급부가 구비된 경우, 전원 공급부는 메인 기판을 발광표시패널(100)에 연결시키는 필름에 구비된 라인을 통해 캐소드 패드 전극(159a)에 연결될 수 있다.
둘째, 보조 연결전극(159b)은 뱅크(160)에 의해 커버되어 있다.
보조 연결전극(159b)은 보조 캐소드 전극(152a)과 연결전극(164)을 연결시키는 기능을 수행한다.
보조 캐소드 전극(152a)의 일측은 언더컷 영역(K)에 노출되어 있으며, 보조 캐소드 전극(152a)의 타측은 보호층(163)에 의해 커버되어 있다. 언더컷 영역(K)은 보호층(163)을 관통하여 형성된다. 특히, 언더컷 영역(K)은 평탄화층(158), 절연층(157) 및 버퍼(153)를 관통하고 있으며, 이에 따라, 보조 캐소드 전극(152a)은 언더컷 영역(K)에 노출된다. 이 경우, 언더컷 영역(K)은 뱅크(160)를 관통할 수도 있다.
따라서, 보조 캐소드 전극(152a)의 일측, 예를 들어, 도 3 및 도 4에 도시된 단면도에서 보조 캐소드 전극(152a)의 좌측은 언더컷 영역(K)에 노출되어 있으며, 보조 캐소드 전극(152a)의 타측, 예를 들어, 도 3 및 도 4에 도시된 단면도에서 보조 캐소드 전극(152a)의 우측은 보호층(163)에 의해 커버되어 있다.
즉, 보조 캐소드 전극(152a)의 우측은, 뱅크(160), 평탄화층(158), 절연층(157) 및 버퍼(153)에 의해 커버되어 있다. 보조 캐소드 전극(152a)의 좌측은 언더컷 영역(K)에 노출되어 있으며, 보조 캐소드 전극(152a)의 좌측은 비표시영역(130)의 패드부(Y1)로 연장되어 캐소드 패드 전극(159a)에 연결될 수 있다.
이 경우, 보조 캐소드 전극(152a)의 타측은 보호층의 내부에 구비되는 보조 연결전극(159b)와 연결되어 있으며, 연결전극(164)은 보호층의 내부에서 보조 연결전극(159b)과 연결되어 있다. 따라서, 보조 캐소드 전극(152a)과 연결전극(164)은 보조 연결전극(159b)에 의해 연결된다.
예를 들어, 연결전극(164)의 타측은 보호층(163)의 내부에서 보조 연결전극(159b)과 연결되어 있으며, 보조 연결전극(159b)은 보조 연결전극 컨택홀(M)을 통해 보조 캐소드 전극(152a)과 연결되어 있다.
즉, 보호층(163)은, 보조 캐소드 전극(164)의 타측을 커버하는 버퍼(153), 버퍼에 구비되며, 일측이 언더컷 영역에 노출되어 있는 연결전극(164), 연결전극의 타측을 커버하는 절연층(157), 절연층을 커버하는 평탄화층(158) 및 평탄화층과 절연층과 버퍼를 관통하는 보조 연결전극 컨택홀(M)을 통해 보조 캐소드 전극(152a)에 연결되는 보조 연결전극(159b)을 포함한다.
연결전극은, 버퍼(153) 상단에 구비되며, 구동 트랜지스터(Tdr)을 구성하는 반도체층(154c)과 동일한 물질로 형성되는 제1 전극(154a) 및 제1 전극 상단에 구비되며, 제1 보조 전극(155b) 및 제2 보조 전극(155c)과 동일한 물질로 형성되는 제2 전극(155a)을 포함한다. 즉, 제1 전극(154a)은 반도체층(154c)과 동일한 공정을 통해 형성되며, 제2 전극(155a)은 제1 보조 전극(155b) 및 제2 보조 전극(155c)과 동일한 공정을 통해 형성될 수 있다.
제2 전극(155a)은 언더컷 영역(K)으로 돌출되어 있으며, 제1 전극(154a)은 제2 전극(155a)과 버퍼(153) 사이에 구비된다.
캐소드(162)는 언더컷 영역(K)을 형성하는 뱅크를 따라 언더컷 영역(K)의 하단으로 연장되어 있으며, 언더컷 영역(K)의 하단에서 언더컷 영역(K)으로 돌출되어 있는 제2 전극(155a)에 연결된다. 이 경우, 캐소드(162)의 하단에는 발광층(161)이 구비되어 있기 때문에, 캐소드(162)는 뱅크의 상단에 구비된 발광층(161)을 따라 언더컷 영역(K)의 하단으로 연장되며, 캐소드(162) 및 발광층(161)은 제2 전극(155a)의 일측에 연결된다. 따라서, 캐소드(162)는 제2 전극(155a)과 전기적으로 연결될 수 있다.
이 경우, 상기에서 설명된 바와 같이, 보조 연결전극(159b)은 연결전극(164)을 구성하는 제1 전극(154a) 및 제2 전극(155a)과 연결되어 있으며, 보조 연결전극(159b)은 버퍼(153), 절연층(157) 및 평탄화층(158)에 구비된 보조 연결전극 컨택홀(M)을 통해 보조 캐소드 전극(152a)에 연결된다.
따라서, 언더컷 영역(K)의 하단으로 연장된 캐소드(162)는 연결전극(164) 및 보조 연결전극(159b)을 통해 보조 캐소드 전극(152a)과 전기적으로 연결된다.
보조 캐소드는, 상기에서 설명된 바와 같이, 기판(151)의 비표시영역(130)에 구비된 캐소드 패드 전극(159a)과 연결되어 있으며, 캐소드 패드 전극(159a)은 전원 공급부와 연결되어 있다.
따라서, 전원 공급부를 통해 공급되는 캐소드 전압은, 캐소드 패드 전극(159a), 보조 캐소드 전극(152a), 보조 연결전극(159b) 및 연결전극(164)을 통해 캐소드(162)로 공급될 수 있다.
언더컷 영역(K)이 모든 픽셀들에 구비되어 있거나, 적어도 두 개 이상의 픽셀들에 구비되면, 캐소드(162)의 여러 영역들로 동시에 동일한 캐소드 전압이 공급될 수 있으며, 따라서, 캐소드 전압이 발광표시패널의 표시영역(120) 전체에 균일하게 공급될 수 있다.
이 경우, 상기에서는 보조 캐소드 전극(152a) 만이 캐소드 패드 전극(159a)에 연결되는 것으로 설명되었으나, 캐소드(162) 및 보조 캐소드 전극(152a) 모두가 캐소드 패드 전극(159a)에 연결될 수도 있다.
또한, 도 1에는 하나의 캐소드 패드 전극(159a)이 도시되어 있으나, 비표시영역(130)에는 적어도 두 개의 캐소드 패드 전극(159a)들이 구비될 수 있다. 이 경우, 보조 캐소드 전극(152a)들 각각은 적어도 두 개의 캐소드 패드 전극(159a)들 중 어느 하나에 연결될 수 있다. 보조 캐소드 전극(152a)들 각각은 전원 공급부에 연결될 수 있다.
셋째, 제2 단자 전극(159d)은 구동 트랜지스터(Tdr)의 제2 단자(T2)와 연결되어 있다. 즉, 제2 단자 전극(159d)은 제2 단자(T2)를 구성하는 제2 액티브 전극(154d) 및 제2 보조 전극(155c)에 연결되어 있다. 제2 단자(T2)는 도 2에 도시된 바와 같이, 제1 전압공급라인(PLA)과 연결될 수 있다.
상기에서 설명된 바와 같이, 애노드(159c)는 픽셀구동회로층(PDL)에 구비되는 구동 트랜지스터(Tdr)와 전기적으로 연결되며, 각 픽셀별로 패턴화되어 있다.
애노드(159c)는 발광소자(ED)를 구성하는 두 개의 전극들 중 하나가 될 수 있다. 예를 들어, 발광소자(ED)가 유기발광 다이오드인 경우, 유기발광 다이오드는 제1 픽셀전극, 제1 픽셀전극의 상단에 구비되는 발광층(161) 및 발광층(161)의 상단에 구비되는 제2 픽셀전극을 포함할 수 있다. 제1 픽셀전극은 애노드(159c)가 될 수 있으며, 제2 픽셀전극은 캐소드(162)가 될 수 있다. 이 경우, 애노드(159c)는 구동 트랜지스터(Tdr)와 연결된다.
즉, 평탄화층(158) 상에 구비되는 애노드(159c)는 픽셀구동회로층(PDL)에 구비되는 트랜지스터, 특히, 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있다.
애노드(159c)는 인듐 주석 산화물(ITO: Indium Tin Oxide) 또는 인듐 아연 산화물(IZO: Indium Zinc Oxide)과 같은 투명전극으로 형성될 수도 있고, 구리(Cu)와 같은 불투명 전극으로 형성될 수 있으며, 투명전극과 불투명 전극으로 형성될 수도 있다.
본 발명에 따른 발광표시패널이 탑 발광 방식, 즉, 애노드(159c)의 상단 방향으로 광을 출력시키는 방식을 이용하는 경우, 애노드(159c)는 적어도 하나의 불투명 전극을 포함할 수 있다.
본 발명에 따른 발광표시패널이 보텀 발광 방식, 즉, 애노드(159c)의 하단 방향으로 광을 출력시키는 방식을 이용하는 경우, 애노드(159c)는 적어도 하나의 투명 전극을 포함할 수 있다.
다음, 뱅크(160)는 애노드(159c)를 감싸고 있다. 뱅크(160)는 적어도 하나의 무기막 또는 적어도 하나의 유기막으로 형성될 수 있으며, 적어도 하나의 무기막과 적어도 하나의 유기막으로 형성될 수도 있다.
애노드(159c) 중 뱅크에 감싸이지 않고 노출된 부분은 광이 출력되는 개구부(Y3)를 형성한다. 이하에서, 뱅크(160)가 구비된 영역들 중 언더컷 영역(K)을 포함하는 영역은 언더컷부(Y2)라 하며, 구동 트랜지스터(Tdr)를 포함하는 픽셀구동회로(PDC)가 구비되어 있는 영역은 차단부(Y4)라 한다. 또한, 캐소드 패드 전극(159a)이 구비된 영역은 패드부(Y1)라 한다.
본 발명에 따른 발광표시패널(100)의 픽셀(100)은, 도 3에 도시된 바와 같이, 언더컷부(Y2), 개구부(Y3) 및 차단부(Y4)를 포함할 수 있다. 이 경우, 상기에서 설명된 바와 같이, 언더컷부(Y2)는 픽셀들 사이마다 구비될 수 있으며, 또는 일부의 픽셀들 사이에만 구비될 수도 있다.
또한, 본 발명에 따른 발광표시패널(100)이 투명패널인 경우, 각 픽셀(100)은, 도 4에 도시된 바와 같이, 언더컷부(Y2), 개구부(Y3), 차단부(Y4) 및 투광부(Y5)를 포함할 수 있다. 투광부(Y5)는 광을 투과시키는 영역이다. 즉, 투광부(Y5) 상단의 캐소드(162)를 통해 유입된 광은 투광부(Y5) 하단의 기판(151)을 통해 발광표시패널(100) 외부로 전달될 수 있으며, 투광부(Y5) 하단의 기판(151)을 통해 유입된 광은 투광부(Y5) 상단의 캐소드(162)를 통해 발광표시패널(100)의 외부로 전달될 수 있다.
투광부(Y5)가 구비되는 발광표시패널(100)에서도, 언더컷부(Y2)는 픽셀들 사이마다 구비될 수 있으며, 또는 일부의 픽셀들 사이에만 구비될 수도 있다.
다음, 발광층(161)은 애노드(159c)의 상단에 구비된다.
발광층(161)은 픽셀마다 분리되어 있을 수도 있으며, 또는, 모든 픽셀들에 구비된 애노드(161)들 및 뱅크(160)를 커버하도록, 기판(151)의 전체 면에 구비될 수 있다.
발광층(161)은 유기 발광층, 무기 발광층 및 양자점 발광층 중 어느 하나를 포함할 수 있으며, 또는, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
발광층(161)은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 정공 저지층(Hole Blocking Layer; HBL), 전자 주입층(Electron Injection Layer; EIL), 전자 수송층(Electron Transport Layer; ETL), 전자 저지층(Electron Blocking Layer; EBL), 및 전하 생성층(Charge Generation Layer; CGL) 등을 포함할 수 있다.
발광층(161)이 백색 광을 출력하는 경우, 발광층(161)은 애노드(161) 상에 순차적으로 적층되는, 정공 주입층(HIL)/정공 수송층(HTL), 청색 유기층, 전자 주입층(EIL)/전하 생성층(CGL)/전자 수송층(ETL), 적색 유기층, 옐로우 그린 유기층, 전자 주입층(EIL)/전하 생성층(CGL)/전자 수송층(ETL), 청색 유기층, 전자 주입층(EIL)/전자 수송층(ETL) 및 유기 버퍼를 포함할 수 있다.
발광층(161)은 상기한 바와 같은 적층 순서를 갖는 층들 이외에도, 다양한 적층 순서를 갖는 층들로 구성될 수 있다.
즉, 발광층(161)은 적색, 녹색, 청색 등과 같은 다양한 색을 갖는 광을 출력하도록 구성될 수 있으며, 백색 광을 출력하도록 구성될 수도 있다.
발광층(161)이 백색 광을 출력하는 경우, 발광층(161)의 하단 또는 발광층(161)의 상단에는 컬러필터가 구비될 수 있다.
예를 들어, 컬러필터는 캐소드(162) 상단에 구비될 수도 있고, 또는 평탄화층(158) 하단에 구비될 수도 있으며, 이 외에도 다양한 위치에 구비될 수 있다.
마지막으로, 캐소드(162)는 발광층 상단에 구비된다.
캐소드(162)를 통해 광이 외부로 출력되는 경우, 캐소드(162)는 투명전극으로 형성될 수 있다. 예를 들어, 캐소드(162)는, 인듐 주석 산화물(ITO: Indium Tin Oxide) 또는 인듐 아연 산화물(IZO: Indium Zinc Oxide)로 형성될 수 있다.
그러나, 애노드(159c)를 통해 광이 외부로 출력되는 경우, 캐소드(162)는 발광층(161)에서 출력된 광을 애노드(159c) 방향으로 반사시키기 위해, 불투명 금속, 예를 들어, 구리 등으로 형성될 수 있다.
애노드(159c), 발광층(161) 및 캐소드(162)는 발광소자(ED)를 구성한다.
캐소드(162)는 표시영역(120)의 전체 면에 판 형태로 형성될 수 있다. 즉, 캐소드(162)는 모든 픽셀들에 공통적으로 배치된다.
캐소드(162)는 상기에서 설명된 바와 같이, 뱅크(160), 평탄화층(158), 절연층(157) 및 버퍼(153)를 관통하는 언더컷 영역(K)에 노출되어 있는 연결전극(164)을 통해 보조 캐소드 전극(152a)과 연결된다. 이 경우, 연결전극(164)과 보조 캐소드 전극(152a)은 보조 연결전극(159b)을 통해 연결되어 있다.
캐소드(162)와 발광층(161)이 표시영역(120)의 전체 면에 증착될 때, 캐소드(162)와 발광층(161)을 형성하는 물질이, 언더컷 영역(K)에도 증착될 수 있다.
즉, 언더컷 영역(K)에 노출되어 있는 보조 캐소드 전극(152a)의 일측의 상단에는 발광층(161)과 동일한 물질로 형성된 제1 물질층(161a)이 구비될 수 있으며, 제1 물질층(161a) 상단에는 캐소드(162)와 동일한 물질로 형성된 제2 물질층(162a)이 구비될 수 있다.
캐소드(162)와 동일한 물질로 형성된 제2 물질층(162a)은 도 3 및 도 4에 도시된 바와 같이, 언더컷 영역(K)에서 캐소드(162)와 분리되어 있다. 또한, 제2 물질층(162a)은 제1 물질층(161a)에 의해 보조 캐소드 전극(152a)과도 분리되어 있다.
도 9a 내지 도 9j는 본 발명에 따른 발광표시패널의 제조 방법을 설명하기 위한 예시도들이며, 도 10은 본 발명에 따른 발광표시패널의 제조 방법을 설명하기 위한 또 다른 예시도이다. 특히, 도 9a 내지 도 9j는 8개의 마스크들을 이용하여 발광표시패널을 제조하는 방법을 설명하기 위한 예시도들이며, 도 10은 9개의 마스크들을 이용하여 발광표시패널을 제조하는 방법에 추가되는 공정을 설명하기 위한 예시도이다. 이하의 설명 중, 도 1 내지 도 8을 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
우선, 도 9a에 도시된 바와 같이, 기판(151)에는 보조 캐소드 전극(152a) 및 광차단층(152b)이 패턴화된다.
보조 캐소드 전극(152a) 및 광차단층(152b)은 기판(151)의 전체 면에 증착되는 버퍼(153)에 의해 커버된다.
버퍼(153)의 상단에는 연결전극(164) 및 구동 트랜지스터(Tdr)가 패턴화된다.
상기한 바와 같은 구성들이 구비되기 위해, 예를 들어, 3개의 마스크들이 이용될 수 있다. 예를 들어, 보조 캐소드 전극(152a) 및 광차단층(152b)을 형성하기 위한 첫 번째 마스크, 연결전극(164)을 형성하기 위한 두 번째 마스크 및 게이트(156a)를 형성하기 위한 세 번째 마스크가 이용될 수 있다.
다음, 도 9b에 도시된 바와 같이, 연결전극(164) 및 구동 트랜지스터(Tdr)의 상단에는 절연층(157) 및 평탄화층(158)이 순차적으로 구비된다.
예를 들어, 픽셀구동회로층(PDL)에는 픽셀구동회로(PDC)를 형성하는 다양한 종류의 트랜지스터들, 예를 들어, 구동 트랜지스터(Tdr) 및 신호라인들이 구비될 수 있다. 이 경우, 다양한 종류의 트랜지스터들 및 신호라인들의 높이는 다를 수 있으며, 트랜지스터들 및 신호라인들이 구비된 영역과 구비되지 않은 영역의 높이도 다를 수 있다.
이러한 높이 차이에 의해, 트랜지스터들 및 신호라인들에 의해 형성되는 상단면은 평평하지 않다. 따라서, 픽셀구동회로층(PDL)의 상단면은 평평하지 않다.
평탄화층(158)은 평평하지 않은 픽셀구동회로층(PDL)의 상단면을 평탄화시키는 기능을 수행한다. 즉, 평탄화층(158)은 픽셀구동회로층(PDL) 보다 큰 높이로 형성되며, 이에 따라, 평탄화층(158)의 상단면은 도 9b에 도시된 바와 같이 평탄면을 형성할 수 있다.
다음, 도 9c에 도시된 바와 같이, 평탄화층(158)이 패턴화된다. 이를 위해 마스크가 이용될 수 있다. 이 경우, 특히, 하프톤 마스크를 이용하여 평탄화층(158)이 패턴화될 수 있다.
다음, 도 9d에 도시된 바와 같이, 애싱(ashing) 공정 및 드라이 에칭 공정이 수행되어, 평탄화층(158)이 더 제거되며, 보조 캐소드 전극(152)이 절연층(157) 및 버퍼(153)를 통해 노출된다. 즉, 도 9c 및 도 9d와 같은 구조를 형성하기 위해, 네 번째 마스크가 이용될 수 있다.
다음, 도 9e에 도시된 바와 같이, 애노드를 형성하기 위한 애노드 전극이 표시영역(120)의 전체 면에 구비되며, 애노드 전극 상단에는 뱅크(160)가 구비된다.
다음, 도 9f에 도시된 바와 같이, 뱅크(160)가 다섯 번째 마스크에 의해 식각되어 패턴화된다. 이 경우, 하프톤 마스크가 이용될 수 있다.
또한, 이하에서 설명되는 공정에서는 컬러필터를 형성하기 위한 여섯 번째 마스크 내지 여덟 번째 마스크가 더 이용될 수 있다.
다음, 도 9g에 도시된 바와 같이, 애노드 전극이 패턴화되며, 이에 따라, 애노드(159c), 캐소드 패드 전극(159a), 보조 연결전극(159b) 및 제2 단자 전극(159d)이 형성된다.
애노드(159c)가 패턴화된 후, 뱅크(160)에 대한 큐어링(curing) 과정이 수행된다. 이에 따라, 애노드(159c) 및 제2 단자 전극(159d) 중, 애노드(159c)와 제2 단자 전극(159d) 사이에서 패턴화된 뱅크(160)에 의해 노출되었던 끝단들이 뱅크(160)에 의해 커버될 수 있다.
또한, 보조 연결전극(159b) 및 애노드(159c) 중, 보조 연결전극(159b)과 애노드(159c) 사이에서 패턴화된 뱅크(160)에 의해 노출되었던 끝단들이 뱅크(160)에 의해 커버될 수 있다.
다음, 도 9h에 도시된 바와 같이, 절연층(157)과 버퍼(153)에 대해 드라이 에칭(건식에칭) 공정이 수행된다. 이에 따라, 보조 캐소드 전극(152a)의 일측이 절연층(157)과 버퍼(153)를 통해 노출된다.
다음, 도 9i에 도시된 바와 같이, 절연층(157)과 버퍼(153)에 대해 Ÿ‡ 에칭(습식에칭) 공정이 수행된다. 이에 따라, 언더컷 영역(K)이 형성된다.
마지막으로, 도 9j에 도시된 바와 같이, 발광층(161) 및 캐소드(162)가 표시영역(120)의 전체 면에 도포된다. 이 경우, 캐소드(162)는 언더컷 영역(K)에서, 연결전극(164)과 연결된다. 연결전극(164)은 보조 연결전극(159b)와 연결되어 있으며, 보조 연결전극(159b)은 보조 연결전극 컨택홀(M)을 통해 보조 캐소드 전극(152a)과 연결되어 있다.
따라서, 캐소드(162)는 언더컷 영역(K)에서 보조 캐소드 전극(152a)과 연결될 수 있다.
보조 캐소드 전극(152a)은 비표시영역(130)에 구비된 캐소드 패드 전극(159a)과 연결되어 있으며, 캐소드 패드 전극(159a)은 전원 공급부와 연결될 수 있다.
따라서, 캐소드 패드 전극(159a)을 통해 전원 공급부로부터 전송된 캐소드 전압은 보조 캐소드 전극(152a), 보조 연결전극(159b) 및 연결전극(164)을 통해 캐소드(162)로 공급될 수 있다.
언더컷 영역(K)이 표시영역(120)의 복수의 영역들에 구비되면, 표시영역(120)의 복수의 영역들로부터 동시에 동일한 캐소드 전압이 캐소드(162)에 공급될 수 있다.
이에 따라, 표시영역(120) 전체에 캐소드 전압이 균일하게 공급될 수 있으며, 이에 따라, 발광표시장치의 품질이 향상될 수 있다.
이 경우, 도 9j에 도시된 단면은 도 4에 도시된 단면과 동일한 단면이다.
즉, 도 4 및 도 9j에 도시된 바와 같은 구조를 갖는 본 발명에 따른 발광표시패널(100)은 상기에서 설명된 바와 같이, 8개의 마스크를 이용하여 형성될 수 있다. 그러나, 도 4 및 도 9j에 도시된 바와 같은 구조를 갖는 본 발명에 따른 발광표시패널(100)은 또 다른 공정들을 통해 9개의 마스크를 이용하여 형성될 수도 있다.
9개의 마스크들을 이용하여 본 발명에 따른 발광표시패널(100)이 제조되는 방법을 간단히 설명하면 다음과 같다. 이 경우, 도 9a 내지 도 9h를 참조하여 설명된 과정들은 9개의 마스크들을 이용하는 제조 방법에도 동일하게 적용되므로, 이에 대한 내용은 간단히 설명된다.
우선, 도 9a에 도시된 바와 같이, 기판(151)에는 보조 캐소드 전극(152a) 및 광차단층(152b)이 패턴화된다.
다음, 도 9b에 도시된 바와 같이, 연결전극(164) 및 구동 트랜지스터(Tdr)의 상단에는 절연층(157) 및 평탄화층(158)이 순차적으로 구비된다.
다음, 도 9c에 도시된 바와 같이, 평탄화층(158)이 패턴화된다.
다음, 도 9d에 도시된 바와 같이, 애싱(ashing) 공정 및 드라이 에칭 공정이 수행되어, 평탄화층(158)이 더 제거되며, 보조 캐소드 전극(152)이 절연층(157) 및 버퍼(153)를 통해 노출된다.
다음, 도 9e에 도시된 바와 같이, 애노드를 형성하기 위한 애노드 전극이 표시영역(120)의 전체 면에 구비되며, 애노드 전극 상단에는 뱅크(160)가 구비된다.
다음, 도 9f에 도시된 바와 같이, 뱅크(160)가 마스크에 의해 식각되어 패턴화된다. 이 경우, 하프톤 마스크가 이용될 수 있다.
즉, 상기에서 설명된 바와 같이, 도 9f에 도시된 바와 같은 형태를 제조하기 위해, 다섯 개의 마스크들이 이용될 수 있다.
또한, 이하에서 설명되는 공정에서는 도 10에 도시된 바와 같은 형태를 형성하기 위한 여섯 번째 마스크 및 컬러필터를 형성하기 위한 일곱 번째 마스크 내지 아홉 번째 마스크가 더 이용될 수 있다.
다음, 도 9g에 도시된 바와 같이, 애노드 전극이 패턴화되며, 이에 따라, 애노드(159c), 캐소드 패드 전극(159a), 보조 연결전극(159b) 및 제2 단자 전극(159d)이 형성된다.
다음, 도 9h에 도시된 바와 같이, 절연층(157)과 버퍼(153)에 대해 드라이 에칭(건식에칭) 공정이 수행된다. 이에 따라, 보조 캐소드 전극(152a)의 일측이 절연층(157)과 버퍼(153)를 통해 노출된다.
다음, 도 10에 도시된 바와 같이, 포토레지스터(190)가 증착된 후 포토레지스터가 마스크에 의해 패턴화된다.
다음, 도 9i에 도시된 바와 같이, 절연층(157)과 버퍼(153)에 대해 Ÿ‡ 에칭(습식에칭) 공정이 수행된다. 이에 따라, 언더컷 영역(K)이 형성된다.
마지막으로, 도 9j에 도시된 바와 같이, 발광층(161) 및 캐소드(162)가 표시영역(120)의 전체 면에 도포된다.
즉, 9개의 마스크들을 이용하여 발광표시패널을 제조하는 방법에 있어서는, 도 9h에 도시된 단면도 및 도 9i에 도시된 단면도 사이에, 도 10에 도시된 단면도가 더 추가되며, 도 10에 도시된 바와 같이, 포토레지스터(190)를 패턴화하기 위해, 하나의 마스크가 더 추가된다.
부연하여 설명하면, 9개의 마스크들을 이용하여 발광표시패널을 제조하는 방법에서는, 도 10에 도시된 바와 같이, 언더컷 영역(K)을 제외한 부분이 포토레지스터에 의해 보호된 상태에서, 언더컷 영역(K) 만이 패턴화될 수 있기 때문에, 공정성 측면에서는, 9개의 마스크들을 이용하는 방법이 8개의 마스크들을 이용하는 방법보다 우수하다.
일반적으로 발광표시패널의 제조에 이용되는 마스크의 개수가 10개 이상인 점을 고려할 때, 본 발명에 따른 발광표시패널은 종래와 비교할 때 마스크의 개수가 크게 증가되지 않고서도 제조될 수 있으며, 오히려, 종래 보다 적은 개수의 마스크들을 이용하여 제조될 수 있다.
따라서, 본 발명에 의하면, 제조 공정이 간소화될 수 있으며, 제조 비용이 감소될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 발광표시패널 200: 게이트 드라이버
300: 데이터 드라이버 400: 제어부

Claims (16)

  1. 기판;
    상기 기판에 구비되는 보조 캐소드 전극;
    상기 보조 캐소드 전극을 커버하는 보호층;
    상기 보호층 상단에 구비되는 애노드;
    상기 애노드의 외곽을 감싸고 있는 뱅크;
    상기 애노드 상단에 구비되는 발광층; 및
    상기 발광층 상단에 구비되는 캐소드를 포함하고,
    상기 캐소드는 상기 뱅크 및 상기 보호층을 관통하는 언더컷 영역에 노출되어 있는 연결전극을 통해 상기 보조 캐소드 전극과 연결되는 발광표시패널.
  2. 제 1 항에 있어서,
    상기 보조 캐소드 전극의 일측은 상기 언더컷 영역에 노출되어 있고,
    상기 보조 캐소드 전극의 타측은 상기 보호층에 의해 커버되어 있고,
    상기 보조 캐소드 전극의 타측은 상기 보호층의 내부에 구비되는 보조 연결전극과 연결되어 있고,
    상기 연결전극은 상기 보호층의 내부에서 상기 보조 연결전극과 연결되어 있는 발광표시패널.
  3. 제 2 항에 있어서,
    상기 보호층은,
    상기 보조 캐소드 전극을 커버하는 버퍼;
    상기 버퍼에 구비되며, 상기 애노드와 연결되는 구동 트랜지스터를 포함하는 픽셀구동회로층;
    상기 픽셀구동회로층을 커버하는 절연층; 및
    상기 절연층을 커버하며, 상기 절연층 상단을 평탄화시키는 평탄화층을 포함하는 발광표시패널.
  4. 제 3 항에 있어서,
    상기 연결전극은,
    상기 버퍼 상단에 구비되며, 상기 구동 트랜지스터를 구성하는 반도체층과 동일한 물질로 형성되는 제1 전극; 및
    상기 제1 전극 상단에 구비되는 제2 전극을 포함하는 발광표시패널.
  5. 제 4 항에 있어서,
    상기 캐소드는 상기 제2 전극에 연결되고,
    상기 보조 연결전극은 상기 제1 전극 및 상기 제2 전극과 연결되어 있으며,
    상기 보조 연결전극은 상기 버퍼에 구비된 보조 연결전극 컨택홀을 통해 상기 보조 캐소드 전극에 연결되는 발광표시패널.
  6. 제 2 항에 있어서,
    상기 보호층은,
    상기 보조 캐소드 전극의 타측을 커버하는 버퍼;
    상기 버퍼에 구비되며, 일측이 상기 언더컷 영역에 노출되어 있는 상기 연결전극;
    상기 연결전극의 타측을 커버하는 절연층;
    상기 절연층을 커버하는 평탄화층; 및
    상기 평탄화층, 상기 절연층 및 상기 버퍼를 관통하는 보조 연결전극 컨택홀을 통해 상기 보조 캐소드 전극에 연결되는 보조 연결전극을 포함하는 발광표시패널.
  7. 제 6 항에 있어서,
    상기 보조 연결전극은 상기 뱅크에 의해 커버되는 발광표시패널.
  8. 제 1 항에 있어서,
    상기 보조 캐소드 전극은, 상기 기판의 비표시영역에 구비된 캐소드 패드 전극과 연결되는 발광표시패널.
  9. 제 1 항에 있어서,
    상기 보조 캐소드 전극의 일측은 상기 언더컷 영역에 노출되어 있는 발광표시패널.
  10. 제 9 항에 있어서,
    상기 언더컷 영역에 노출되어 있는 상기 보조 캐소드 전극의 일측의 상단에는 상기 발광층과 동일한 물질로 형성된 제1 물질층이 구비되며,
    상기 제1 물질층 상단에는 상기 캐소드와 동일한 물질로 형성된 제2 물질층이 구비되는 발광표시패널.
  11. 제 3 항에 있어서,
    상기 구동 트랜지스터는,
    상기 버퍼 상단에 구비되는 반도체층;
    상기 버퍼 상단에 구비되며, 상기 반도체층의 일측과 연결되는 제1 단자;
    상기 버퍼 상단에 구비되며, 상기 반도체층의 타측과 연결되는 제2 단자;
    상기 반도체층 상단에 구비되는 게이트 절연층; 및
    상기 게이트 절연층 상단에 구비되는 게이트를 포함하며,
    상기 제1 단자는 상기 애노드와 연결되는 발광표시패널.
  12. 제 11 항에 있어서,
    상기 제1 단자는,
    상기 버퍼 상단에 구비되며, 상기 반도체층의 일측과 연결되는 제1 액티브 전극; 및
    상기 제1 액티브 전극의 상단에 구비되는 제1 보조 전극을 포함하고,
    상기 제2 단자는,
    상기 버퍼 상단에 구비되며, 상기 반도체층의 타측과 연결되는 제2 액티브 전극; 및
    상기 제2 액티브 전극의 상단에 구비되는 제2 보조 전극을 포함하며,
    상기 애노드는 상기 제1 보조 전극 및 상기 제1 액티브 전극에 연결되는 발광표시패널.
  13. 제 12 항에 있어서,
    상기 제1 보조 전극과 상기 애노드 사이에는 상기 게이트 절연층과 동일한 물질로 형성되는 보조 절연층 및 상기 게이트와 동일한 물질로 형성되는 보조 금속이 구비되는 발광표시패널.
  14. 제 12 항에 있어서,
    상기 연결전극은,
    상기 버퍼 상단에 구비되며, 상기 반도체층과 동일한 물질로 형성되는 제1 전극; 및
    상기 제1 전극 상단에 구비되며, 상기 제1 보조 전극 및 상기 제2 보조 전극과 동일한 물질로 형성되는 제2 전극을 포함하는 발광표시패널.
  15. 기판;
    상기 기판에 구비되는 보조 캐소드 전극;
    상기 보조 캐소드 전극을 커버하는 버퍼;
    상기 버퍼에 구비되며, 구동 트랜지스터를 포함하는 픽셀구동회로층;
    상기 픽셀구동회로층을 커버하는 절연층;
    상기 절연층을 커버하며, 상기 절연층 상단을 평탄화시키는 평탄화층;
    상기 평탄화층에 구비되며, 상기 구동 트랜지스터와 연결되는 애노드;
    상기 애노드의 외곽을 감싸고 있는 뱅크;
    상기 애노드 상단에 구비되는 발광층; 및
    상기 발광층에 구비되는 캐소드를 포함하고,
    상기 캐소드는 상기 뱅크, 상기 평탄화층, 상기 절연층 및 상기 버퍼를 관통하는 언더컷 영역에 노출되어 있는 연결전극을 통해 상기 보조 캐소드 전극과 연결되는 발광표시패널.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 기재된 발광표시패널;
    상기 발광표시패널에 구비된 데이터 라인들로 데이터 전압들을 공급하는 데이터 드라이버;
    상기 발광표시패널에 구비된 게이트 라인들로 게이트 전압들을 공급하는 게이트 드라이버; 및
    상기 데이터 드라이버와 상기 게이트 드라이버를 제어하는 제어부를 포함하는 발광표시장치.




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