JP2023016484A - 表示装置及び電子機器 - Google Patents

Abstract

【課題】表示装置の表示品質を改善する。【解決手段】表示装置は、第１表示領域と、第１表示領域より画素密度が低第２表示領域と、第１金属層と、第１金属層より上層の第２金属層と、第１金属層及び第２金属層より上層の第３金属層とを含む。第３金属層の第２表示領域における占有率は、第３金属層の第１表示領域における占有率より小さい。第１金属層は、各第１画素部において、トランジスタのチャネルの電流量を制御する第１電極を含む。第２金属層は、各第１画素部において、駆動トランジスタのチャネルに電流を与える第２電極部及び第３電極部を含む。第３金属層は、駆動トランジスタを制御する電圧を保持する第１容量素子に含まれる容量を構成する主要部と、主要部に周囲を間隙を介して囲まれ、発光素子の下部電極部にビア部によって相互接続されたアイランド部と、を含む。【選択図】図４

Description

本開示は、表示装置に関する。

ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）素子は電流駆動型の自発光素子であるため、バックライトが不要となる上に、低消費電力、高視野角、高コントラスト比が得られるなどのメリットがあり、フラットパネルディスプレイの開発において期待されている。

ＯＬＥＤ表示装置の表示領域が、画素密度が異なる領域を含むことがある。例えば、いくつかのスマートフォンやタブレット型コンピュータなどの携帯端末において、表示領域の下に画像撮像用のカメラのような受光素子が配置されることがある。カメラが外部からの光を受光するために、カメラは、周囲よりも画素密度が小さい領域の下に配置される。

米国特許出願公開第２０２０／０３１２９４１号 米国特許出願公開第２０１９／０３９３２９４号

高精細化に伴う画素回路の高密度化によって、例えば、以下の問題が発生し得る。一つは、電源配線が細線化、高抵抗化して、アノード電源電圧の面内不均一（Ｉｒ－ｄｒｏｐ）が生じ得ることである。他の一つは、保持容量と配線が近づくことで、容量カップリングによるクロストークが発生し、保持容量の電圧が所望電圧から変化し得ることである。また、上述のように表示領域の裏側に光センサが配置される構成において、表示領域において当該光センサと重なる領域と他の領域との間において、求められる透過率が異なる。

本開示の一態様に係る表示装置は、画像を表示する第１表示領域と、前記第１表示領域より画素密度が低く、画像を表示する第２表示領域と、第１金属層と、前記第１金属層より上層の第２金属層と、前記第１金属層及び前記第２金属層より上層の、第３金属層と、を含む。前記第３金属層の前記第２表示領域における占有率は、前記第３金属層の前記第１表示領域における占有率より小さい。前記第１表示領域は複数の第１画素部を含み、各第１画素部は、上部電極部と下部電極部と前記上部電極部と前記下部電極部との間の発光層と、を含む発光素子と、前記発光素子の発光を制御する駆動トランジスタと、を含む。前記第１金属層、前記第２金属層、及び前記第３金属層は、前記下部電極部より下層である。前記第１金属層は、前記複数の第１画素部の各第１画素部において、前記駆動トランジスタのチャネルの電流量を制御する第１電極を含む。前記第２金属層は、前記複数の第１画素部の各第１画素部において、前記駆動トランジスタのチャネルに電流を与える第２電極部及び第３電極部を含む。前記第３金属層は、電源電位が与えられ、前記第２金属層との間において、前記駆動トランジスタを制御する電圧を保持する第１容量素子に含まれる容量を構成する、主要部と、前記第主要部から分離され、前記主要部に周囲を間隙を介して囲まれ、前記下部電極部にビア部によって相互接続されたアイランド部と、を含む。

本開示の一態様に係る表示装置は、画像を表示する第１表示領域と、前記第１表示領域より画素密度が低く、画像を表示する第２表示領域と、第１金属層と、前記第１金属層より上層の第２金属層と、前記第１金属層及び前記第２金属層より上層の、第３金属層と、を含む。前記第２表示領域における前記第３金属層のパターンは、前記第１表示領域における前記第３金属層のパターンと異なる。前記第１表示領域は複数の第１画素部を含む。各第１画素部は、上部電極部と下部電極部と前記上部電極部と前記下部電極部との間の発光層と、を含む発光素子と、前記発光素子の発光を制御する駆動トランジスタと、を含む。前記第１金属層、前記第２金属層、及び前記第３金属層は、前記下部電極部より下層である。前記第１金属層は、前記複数の第１画素部の各第１画素部において、前記駆動トランジスタのチャネルの電流量を制御する第１電極を含む。前記第２金属層は、前記複数の第１画素部の各第１画素部において、前記駆動トランジスタのチャネルに電流を与える第２電極部及び第３電極部を含む。前記第３金属層は、電源電位が与えられ、前記第２金属層との間において、前記駆動トランジスタを制御する電圧を保持する第１容量素子に含まれる容量を構成する、主要部と、前記第主要部から分離され、前記主要部に周囲を間隙を介して囲まれ、前記下部電極部にビア部によって相互接続されたアイランド部と、を含む。

本開示の一態様によれば、表示装置の表示品質を改善できる。

ＯＬＥＤ表示装置の構成例を模式的に示す。 本明細書の一実施形態に係る画素回路及び制御信号の構成例を示す。 一つの画素部のデバイス構造を模式的に示す平面図である。 図３におけるＩＶ－ＩＶ´切断線における断面構造を模式的に示す。 ＴＦＴ基板の積層構造の含まれる層のパターンを示している。 ＴＦＴ基板の積層構造の含まれる層のパターンを示している。 ＴＦＴ基板の積層構造の含まれる層のパターンを示している。 ＴＦＴ基板の積層構造の含まれる層のパターンを示している。 ＴＦＴ基板の積層構造の含まれる層のパターンを示している。 ＴＦＴ基板の積層構造の含まれる層のパターンを示している。 ＴＦＴ基板の積層構造の含まれる層のパターンを示している。 表示領域の構成例を模式的に示す。 ＴＦＴ基板上の制御配線のレイアウトを模式的に示す。 第３金属層を含む画素部の他の構造例における、第１金属層パターン、中間導体層パターン及び第３金属層パターンを示す。 図８Ａに示す構造例における、中間導体層パターン及び第３金属層パターンを示す。 図８Ａに示す層構造に加えて、第２金属層パターンを示す。 画素部の他の構造例の断面構造を模式的に示す断面図である。 第３金属層の他のパターン例を含む低密度領域の断面構造を模式的に示す断面図である。

以下、添付図面を参照して本開示の実施形態を説明する。本実施形態は本開示を実現するための一例に過ぎず、本開示の技術的範囲を限定するものではないことに注意すべきである。

以下の説明において、画素は、表示領域における最小単位であり、単一色の光を発光する要素を示し、副画素とも呼ばれることがある。複数の異なる色の画素、例えば、赤、青及び緑の画素のセットが、一つのカラードットを表示する要素を構成し、主画素と呼ばれることがある。以下において、説明の明確化のために単一色表示を行う要素とカラー表示を行う要素を区別する場合に、それぞれ、副画素及び主画素と呼ぶ。なお、本明細書の特徴は、モノクロ表示を行う表示装置に適用することができ、その表示領域はモノクロ画素で構成されている。

以下において、表示装置の構成例を説明する。表示装置の表示領域は、相対的に画素密度が小さい領域（低密度又は低解像度領域とも呼ぶ）と、相対的に画素密度が大きい領域（通常領域又は通常解像度領域とも呼ぶ）とを含む。通常領域よりも画素密度が低い複数の低密度領域が配置されてもよく、これらの画素密度が異なっていてもよい。以下に説明する例において、画素の発光素子は電流駆動型の素子であり、例えば、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）素子である。

高精細化に伴う画素回路の高密度化によって、例えば、以下の問題が発生し得る。一つは、電源配線が細線化、高抵抗化して、アノード電源電圧の面内不均一（Ｉｒ－ｄｒｏｐ）が生じ得ることである。他の一つは、保持容量と配線が近づくことで、容量カップリングによるクロストークが発生し、保持容量に正確な電位を保持できない（発光素子の発光が所望の通りに得られない）場合があることである。他の一つは、フレキシブル表示装置において、絶縁層やポリシリコン上に金属配線を形成する場合、配線が細線化すると、基板を折り曲げた際に配線が断線しやすいことである。

本明細書の一実施形態に係る表示装置の画素部は、ゲート電極部を含む第１金属層及びソース／ドレイン電極部を含む第２金属層に加えて、これらより上層の第３金属層を含む。ゲート電極部は、トランジスタのチャネルの電流量を制御する第１電極部である。ソース／ドレイン電極部は、トランジスタのチャネルに電流を与える第２電極部又は第３電極部である。

第３金属層は発光素子の電源電位与えられ、駆動電界効果トランジスタの保持容量を、第２金属層との間で形成する。表示領域は、通常領域と低密度領域を含み、それらの間で第３金属層のパターンが異なっている。この構成により、電源電位のＩｒ‐Ｄｒｏｐを低減し、さらに、表示領域に適した特性を画素部に与えることができる。

［表示装置の構成］
図１を参照して、本明細書の一実施形態に係る、表示装置の全体構成を説明する。なお、説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。以下において、表示装置の例として、ＯＬＥＤ表示装置を説明する。

図１は、ＯＬＥＤ表示装置１０の構成例を模式的に示す。ＯＬＥＤ表示装置１０は、ＯＬＥＤ素子（発光素子）が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１００と、ＯＬＥＤ素子を封止する封止構造部１５０を含んで構成されている。ＴＦＴ基板１００の表示領域１２５の外側のカソード電極形成領域１１４の周囲に、制御回路が配置されている。具体的には、走査ドライバ１３１、エミッションドライバ１３２、静電気放電保護回路１３３、ドライバＩＣ１３４、デマルチプレクサ１３６が配置されている。

ドライバＩＣ１３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１３５を介して外部の機器と接続される。走査ドライバ１３１はＴＦＴ基板１００の走査線を駆動する。エミッションドライバ１３２は、エミッション制御線を駆動して、各画素の発光を制御する。静電気放電保護回路１３３は、ＴＦＴ基板における素子の静電破壊を防ぐ。ドライバＩＣ１３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。

ドライバＩＣ１３４は、走査ドライバ１３１及びエミッションドライバ１３２に電源、及び、タイミング信号を含む制御信号を与える。さらに、ドライバＩＣ１３４は、デマルチプレクサ１３６に、電源及びデータ信号を与える。デマルチプレクサ１３６は、ドライバＩＣ１３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ１３６は、ドライバＩＣ１３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ１３４の出力ピン数のｄ倍のデータ線を駆動する。

［画素回路］
図２は、本明細書の一実施形態に係る画素回路２００及び制御信号の構成例を示す。画素回路２００は、Ｎ段目（Ｎは整数）の画素回路行に含まれている。画素回路２００は、ゲート、ソースおよびドレインを持った６つのトランジスタ（ＴＦＴ）Ｐ１～Ｐ６を含む。本例において、全てのトランジスタＰ１～Ｐ６はＰ型ＴＦＴである。

トランジスタＰ１は、ＯＬＥＤ素子Ｅ１への電流量を制御する駆動トランジスタである。駆動トランジスタＰ１のソースは、電源電位ＶＤＤを伝送する電源線２４１に接続されている。駆動トランジスタＰ１は、電源線２４１からＯＬＥＤ素子Ｅ１に与える電流量を、保持容量素子Ｃ０が保持する電圧に応じて制御する。保持容量素子Ｃ０は、書き込まれた電圧を、１フレーム期間を通じて保持する。ＯＬＥＤ素子Ｅ１のカソードは、カソード電源からの電源電位ＶＥＥを伝送する電源線２０４に接続されている。

図２の構成例において、保持容量素子Ｃ０は直列に接続された第１容量素子Ｃ１及び第２容量素子Ｃ２で構成されている。保持容量素子Ｃ０の一端には、アノード電源電位ＶＤＤが与えられ、他の一端は駆動トランジスタＰ１のゲートに接続されている。

保持容量素子Ｃ０は、アノード電源電位ＶＤＤを伝送する電源線２４１と駆動トランジスタＰ１のゲートとの間において直列に接続されている容量素子Ｃ１及びＣ２で構成されている。容量素子Ｃ１の一端に電源線２４１が接続されている。容量素子Ｃ１の他端に容量素子Ｃ２の一端が接続されている。容量素子Ｃ２の他端に駆動トランジスタＰ１のゲートが接続されている。容量素子Ｃ１とＣ２の中間ノードにトランジスタＰ４のソース／ドレイン及びＰ２のソース／ドレインが接続されている。

保持容量素子Ｃ０の電圧は、駆動トランジスタＰ１のゲートとＶＤＤ電源線２４１との間の電圧である。駆動トランジスタＰ１のソースはＶＤＤ電源線２４１に接続され、ソース電位はアノード電源電位ＶＤＤである。したがって、保持容量素子Ｃ０は、駆動トランジスタＰ１のゲートソース間電圧を保持する。

トランジスタＰ５はＯＬＥＤ素子Ｅ１への駆動電流の供給及びそれによる発光のＯＮ／ＯＦＦを制御する、発光制御スイッチトランジスタである。トランジスタＰ５のソースが駆動トランジスタＰ１のドレインに接続されている。トランジスタＰ５は、そのドレインに接続されたＯＬＥＤ素子Ｅ１への電流供給をＯＮ／ＯＦＦする。トランジスタＰ５のゲートは制御信号線２３２Ａに接続され、トランジスタＰ５は、エミッションドライバ１３２からの発光制御信号Ｅｍにより制御される。発光制御信号は、ＯＬＥＤ素子Ｅ１の発光を制御する選択信号である。

トランジスタＰ６は、ＯＬＥＤ素子Ｅ１のアノードへのリセット電位Ｖｒｓｔの供給のために動作する。トランジスタＰ６のソース／ドレインの一端はリセット電位Ｖｒｓｔを伝送する電源線２４２に接続され、他端はＯＬＥＤ素子Ｅ１のアノードに接続されている。

トランジスタＰ６のゲートは制御信号線２３１Ａに接続され、トランジスタＰ６は、選択信号Ｓ１により制御される。トランジスタＰ６は、走査ドライバ１３１からの選択信号Ｓ１によりＯＮにされると、電源線２４２により伝送されたリセット電位Ｖｒｓｔを、ＯＬＥＤ素子Ｅ１のアノードへ与える。また、トランジスタＰ５及びＰ６は、トランジスタＰ３を介して、リセット電位Ｖｒｓｔを、駆動トランジスタＰ１のゲートに与える。

トランジスタＰ３は、駆動トランジスタＰ１の閾値補正（閾値補償）を行うための電圧を保持容量素子Ｃ０に書き込むためのスイッチトランジスタ（閾値補償トランジスタ）であり、駆動トランジスタＰ１のゲート電位をリセットするためのトランジスタである。トランジスタＰ３のソース及びドレインは、駆動トランジスタＰ１のゲート及びドレインを接続する。そのため、トランジスタＰ３がＯＮであるとき、駆動トランジスタＰ１はダイオード接続の状態にある。

トランジスタＰ４は、駆動トランジスタＰ１の閾値補償を行うための電圧を保持容量素子Ｃ０に書き込むためのスイッチトランジスタ（閾値補償トランジスタ）である。トランジスタＰ４は、保持容量素子Ｃ０への基準電位Ｖｒｅｆの供給の有無を制御する。トランジスタＰ４のソース／ドレインの一端は基準電位Ｖｒｅｆを伝送する電源線２０２に接続され、他端は容量素子Ｃ１及びＣ２の中間ノードに接続されている。トランジスタＰ４のゲートは制御信号線２３１Ｂに接続され、トランジスタＰ４は、走査ドライバ１３１からゲートに入力される選択信号Ｓ１により制御される。

トランジスタＰ３、Ｐ６及びＰ４は、選択信号Ｓ１により制御される。したがって、これらトランジスタＰ３、Ｐ６及びＰ４は、同時にＯＮ／ＯＦＦされる。これらがＯＮの状態にある期間において、トランジスタＰ５がＯＮされて駆動トランジスタＰ１のゲート電位がリセットされた後、トランジスタＰ５がＯＦＦされる。トランジスタＰ３及びＰ４がＯＮであるとき、トランジスタＰ１はダイオード接続されたトランジスタを構成する。電源電位ＶＤＤと基準電位Ｖｒｅｆとに基づき、保持容量素子Ｃ０に閾値補償電圧が書き込まれる。

トランジスタＰ２は、データ信号を供給する画素回路を選択し、保持容量素子Ｃ０にデータ信号（データ信号電圧）Ｖｄａｔａを書き込むためのスイッチトランジスタである。トランジスタＰ２のソース／ドレインの一端は、保持容量素子Ｃ０に接続され、データ信号Ｖｄａｔａを伝送するデータ線２３７に接続され。

トランジスタＰ２のゲートは、走査ドライバ１３１からの選択信号Ｓ２を伝送する制御信号線２３１Ｃに接続されている。トランジスタＰ２は、選択信号Ｓ２により制御される。選択信号Ｓ２は選択信号Ｓ１と異なる選択信号である。画素回路２００において、選択信号Ｓ２は、保持容量素子Ｃ０へのデータ信号Ｖｄａｔａｅの供給を制御する選択信号である。トランジスタＰ２がＯＮのとき、トランジスタＰ２は、ドライバＩＣ１３４からデータ線２３７を介して供給されるデータ信号Ｖｄａｔａを、保持容量素子Ｃ０に与える。

［画素部の構造］
以下において、表示領域１２５における画素部の構造を説明する。図３は、一つの画素部３００のデバイス構造を模式的に示す平面図である。図３は、一つの画素部３００の全部及び隣接する画素部の一部を模式的に示す。画素部３００は、画素領域とも呼ぶ。画素部３００は、図２を参照して説明した回路構成を有している。つまり、画素部３００は、図３に示すように、薄膜トランジスタＰ１～Ｐ６の六つのトランジスタと、二つの容量素子Ｃ１、Ｃ２を含む。図３において、発光素子Ｅ１は、図示の簡略化のために省略されている。

図３は、さらに、電源電位ＶＤＤを伝送するＶＤＤ電源線２４１、リセット電位Ｖｒｓｔを伝送する電源線２４２を示す。基準電位Ｖｒｅｆは、例えば、アノード電源電位ＶＤＤと同一である。また、選択信号Ｓ１伝送する制御信号線２３１Ａ、２３１Ｂ、選択信号Ｓ２を伝送する制御信号線２３１Ｃ、発光制御信号Ｅｍを伝送する制御信号線２３２Ａを示している。さらに、データ信号Ｖｄａｔａを伝送するデータ線２３７を示している。

図３において、図示のために、電源線２４１を含む金属層（後述する第２金属層）は破線で示されている。また、同一層の部分は、同一のパターンで表されている。一つの層は、同一材料で同一プロセスにより形成される。層は、単一材料の単一構成要素層で構成される、又は、異なる材料の複数の構成要素層からなる積層構造を有することがある。図３において、異なる層を相互接続する、絶縁体の垂直な孔に形成された導体部であるビア部（コンタクト部とも呼ぶ）は、黒塗の矩形又はＸを囲む矩形で表されている。

Ｘを囲む矩形は、後述する第３金属層と他の導体層との間のビア部を表し、黒塗の矩形は、第２金属層と異なる導体層間のビア部を表す。例えば、ビア部３０１は、第３金属層とＶＤＤ電源線２４１とを相互接続するビア部であり、ビア部３１１は、第３金属層とＯＬＥＤ素子Ｅ１のアノード電極とを相互接続するビア部である。

第３金属層は、画素部３００の多くの領域を占有する主要部３６１と、主要部３６１に形成された開口内に存在するアイランド部３６２とを含む。主要部３６１は、画素部３００において、開口の周囲の全ての領域を埋めており、例えば、画素部３００の面積の半分以上を埋めている。アイランド部３６２の全周は間隙で囲まれており、主要部３６１から物理的かつ電気的に分離されている。

図４は、図３におけるＩＶ－ＩＶ´切断線における断面構造を模式的に示す。図４は、ＴＦＴ基板１００のフレキシブル基板、駆動ＴＦＴ及びＯＬＥＤ素子、並びに、封止構造部を含む構成の断面構造を模式的に示す。以下の説明において、上下は、図面における上下を示す。

ＴＦＴ基板１００は、フレキシブル基板並びにフレキシブル基板上に構成された画素回路（ＴＦＴアレイ）及びＯＬＥＤ素子を含む。フレキシブル基板は、下層から、ポリイミド層４０２、シリコン酸化物層（ＳｉＯｘ層）４０３、アモルファスシリコン層（ａ－Ｓｉ層）４０４、ポリイミド層４０５を含む。シリコン酸化物層４０３は、ポリイミド層４０２上に直接接触して形成されている。アモルファスシリコン層４０４は、シリコン酸化物層４０３上に直接接触して形成されている。ポリイミド層４０５は、アモルファスシリコン層４０４上に直接接触して形成されている。

ＴＦＴ基板１００は、フレキシブル基板（ポリイミド層４０５）上に、下層から、シリコン酸化物層４０６、透明導電層４０７、シリコン酸化物層４０８、シリコン窒化物層（ＳｉＮｘ層）４０９、及びシリコン酸化物層４１０を含む。透明導電層４０７は、例えば、ＩＴＯ及びＩＺＯ等のアモルファス酸化物やアモルファスシリコン層（ａ－Ｓｉ層）で形成される。シリコン酸化物層４１０上に、画素回路（ＴＦＴアレイ）及びＯＬＥＤ素子が形成されている。

シリコン酸化物層４０６は、ポリイミド層４０５と透明導電層４０７との間において、それらに直接接触して形成されている。シリコン酸化物層４０６は、ポリイミド層４０５の全面を覆う。シリコン酸化物層４０８は、透明導電層４０７上に直接接触して形成されている。シリコン窒化物層４０９は、シリコン酸化物層４０８上に直接接触して形成されている。シリコン酸化物層４１０は、シリコン窒化物層４０９上に直接接触して形成されている。

上記複数の層を含むフレキシブル基板上に、ＯＬＥＤ素子が形成されている。ＯＬＥＤ素子は、下部電極部（例えば、アノード電極４３８）と、上部電極部（例えば、カソード電極４３２）と、有機発光多層膜４３４とを含む。カソード電極４３２とアノード電極４３８との間に、有機発光多層膜４３４が配置されている。複数のアノード電極４３８は、同一面上（例えば、平坦化膜４３１の上）に配置され、１つのアノード電極４３８の上に１つの有機発光多層膜４３４が配置されている。図４の例において、一つの画素のカソード電極４３２は、表示領域１２５の全面を覆う連続する導体膜の一部である。

図４は、トップエミッション型（ＯＬＥＤ素子）の画素構造の例である。トップエミッション型の画素構造は、光が出射する側（図面上側）に、複数の画素に共通のカソード電極４３２が配置される。カソード電極４３２は、表示領域１２５の全面を覆う形状を有する。トップエミッション型の画素構造において、アノード電極４３８は光を反射し、カソード電極４３２は光透過性をもっている。これにより、有機発光多層膜４３４からの光を封止構造部１５０に向けて出射させる構成となっている。カソード電極４３２に半透明膜を用いてアノード電極４３８との間の距離を光学的に最適化して共振構造にすることもできる。

なお、ボトムエミッション型の画素構造は、透明アノード電極と反射カソード電極を有し、フレキシブル基板を介して外部に光を出射する。また、アノード電極とカソード電極の双方を光透過性材料で形成することで透明表示装置を実現することもできる。本開示のフレキシブル基板構造は、これらのうちの任意の型のＯＬＥＤ表示装置にも適用でき、さらには、ＯＬＥＤと異なる発光素子を含む表示装置に適用できる。

副画素は、フルカラーＯＬＥＤ表示装置において一般に、赤、緑、又は青のいずれかの色を表示する。赤、緑、及び青の副画素により一つの主画素が構成される。複数の薄膜トランジスタを含む画素回路は、対応するＯＬＥＤ素子の発光を制御する。ＯＬＥＤ素子は、下部電極部であるアノード電極、有機発光層、及び上部電極部であるカソード電極で構成される。

各画素部３００は、複数のスイッチトランジスタ及び駆動トランジスタを含む画素回路を含む。画素回路は、シリコン酸化物層４１０とアノード電極４３８との間に形成され、アノード電極４３８に供給する電流を制御する。図４に示すトランジスタＰ３は、トップゲート構造を有する。他のトランジスタも同様に、トップゲート構造を有する。

ポリシリコン層が、シリコン酸化物層４１０上の直接接触して存在している。ポリシリコン層には、トランジスタＰ３のトランジスタ特性をもたらすチャネル４１３が、ゲート電極部４１８が形成される位置に存在する。その両端には上部の配線層と電気的に接続をとるために高濃度不純物がドープされたソース／ドレイン領域４１４、４１５が存在する。図４は、さらに、ポリシリコン層における、トランジスタＰ５のソース／ドレイン領域４１２を示している。

チャネル４１３とソース／ドレイン領域４１４、４１５の間には、低濃度の不純物をドープされたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成する場合もある。なお、ＬＤＤについては、煩雑になるため図示を省略している。ポリシリコン層は、さらに、配線や電極の一部として使用される部分を含む。

ポリシリコン層の上には、ゲート絶縁層４１６を介して、ゲート電極部４１７及び電極部４１８、４１９を含む、第１金属層が形成されている。電極部４１８は、不図示の駆動トランジスタＰ１のゲート電極部を含む。第１金属層は、例えば、Ｗ、Ｍｏ、Ｔａ等の高融点金属又はこれらの合金で形成することができる。

第１金属層を覆うように、層間絶縁膜４２０が形成されている。層間絶縁膜４２０は、例えば、シリコン酸化物又はシリコン窒化物で形成できる。層間絶縁膜４２０上に、直接接触して、電極部４２１、４２２を含む中間導体層が形成されている。中間導体層は、例えば、低抵抗半導体、又は、Ｗ、Ｍｏ、Ｔａ等の高融点金属又はこれらの合金で形成することができる。中間導体層により、より少ない面積で保持容量素子Ｃ０の容量値を増加させることができる。

図４に示す例において、電極部４２１は、積層方向において、層間絶縁膜４２０を挟んで、第１金属層の電極部４１９と重なっている。電極部４２２は、積層方向において、層間絶縁膜４２０を挟んで、第１金属層の電極部４１８と重なっている。保持容量素子Ｃ１の一部が、電極部４２１と電極部４１９の間に形成されている。電極部４１９には、アノード電源電位ＶＤＤが与えられる。また、保持容量素子Ｃ２の一部が、電極部４２２と電極部４１８との間に形成されている。

中間導体層及び層間絶縁膜４２０を覆うように、平坦化膜４２４が形成されている。平坦化膜４２４は、有機又は無機絶縁物で形成でき、中間導体層及び層間絶縁膜４２０に直接接触している。

平坦化膜４２４上に、ソース／ドレイン電極部４２５を含む、第２金属層が形成されている。第２金属層は、例えば、Ａｌ単層又はＴｉ／Ａｌ／Ｔｉの積層構造を有することができる。ソース／ドレイン電極部４２５は、層間絶縁膜４２０及びゲート絶縁層４１６を積層方向に貫通するにホールに形成されたビア部によって、ポリシリコン層のソース／ドレイン領域４１４に接続されている。

第２金属層はさらに、電極部４２６を含む。電極部４２６は、平坦化膜４２４を積層方向に貫通するにホールに形成されたビア部によって、中間導体層の電極部４２２に接続している。これらは同電位である。

第２金属層はさらに、電極部４２７を含む。電極部４２７は、積層方向において、中間導体層の電極部４２１に対向しており、これらの間に層間絶縁膜４２０が介在している。保持容量素子Ｃ１の一部が、電極部４２７と電極部４２１との間に形成されている。

第２金属層はさらに、電極部４２８を含む。電極部４２８は、直下に延びて、平坦化膜４２４、層間絶縁膜４２０及びゲート絶縁層４１６を貫通する孔に形成されているビア部によって、トランジスタＰ５のソース／ドレイン領域４１２に接続されている。

第２金属層及び平坦化膜４２４を覆うように、平坦化膜４３０が形成されている。平坦化膜４３０は、有機又は無機絶縁物で形成でき、第２金属層及び平坦化膜４２４に直接接触している。

平坦化膜４２４上に、主要部３６１及びアイランド部３６２を含む第３金属層が形成されている。第３金属層は、例えば、Ａｌ単層又はＴｉ／Ａｌ／Ｔｉの積層構造を有することができ、平坦化膜４２４に直接接触している。上述のように、アイランド部３６２は、主要部３６１から分離され、主要部３６１に周囲を間隙を介して囲まれている。主要部３６１は、アイランド部３６２を囲み、アイランド部３６２の周囲には、間隙が存在する。

主要部３６１は、平坦化膜４３０の孔を直下に延びるビア部３０１によって、第２金属層の電極部４２７に接続されている。主要部３６１は、電極部４２７を介して、アノード電源電位ＶＤＤが与えられる。

本例において、主要部３６１は、積層方向において見て（図４の上下方向において見て）、中間導体層の全域を覆う。主要部３６１の一部は、平坦化膜４３０、４２４を間に挟んで、第３金属層の電極部４２１、４２２の一部と対向している。電極部４２１、４２２と主要部３６１との間には、保持容量素子Ｃ１の一部が形成されている。さらに、主要部３６１の一部は、第２金属層の電極部４２６と、平坦化膜４３０を間に挟んで対向している。主要部３６１と電極部４２６との間には、保持容量素子Ｃ１の一部が形成されている。

本例において、上述のように、保持容量素子Ｃ１は、中間導体層の電極部４２１と第１金属層の電極部４１９との間の容量と、電極部４２１と第２金属層の電極部４２７との間の容量、中間導体層の電極部４２１、４２２と第３金属層の主要部３６１との間の容量、及び、第２金属層の電極部４２６と第３金属層の主要部３６１との間の容量、を含む。

第２金属層の電極部４２７と第３金属層の主要部３６１は同電位である。第２金属層の電極部４２７、中間導体層の電極部４２１、４２２は、同電位である。電極部４１９、４２７及び主要部３６１には、アノード電源電位ＶＤＤが与えられる。このように、保持容量素子Ｃ１は、第３金属層と第１金属層の間の容量に加えて、中間導体層と第３金属層との間の容量を含む。

保持容量素子Ｃ２は、中間導体層の電極部４２２と第１金属層の電極部４１８との間の容量で構成されている。電極部４１８は、駆動トランジスタＰ１のゲート電極とつながる。このように、保持容量素子Ｃ２は、中間導体層と第１金属層との間の容量のみで構成されている。

上述のように、中間導体層は、第１金属層との間において容量素子Ｃ２に含まれる容量を構成し、主要部３６１との間において、容量素子Ｃ１含まれる容量を構成する。

第３金属層の主要部３６１は画素部３００の多くの面積を占め、保持容量素子Ｃ０を形成する、電極部４２１、４２２を含む中間導体層の全域を覆う。主要部３６１には一定のアノード電源電位ＶＤＤが与えられるため、クロストークによる保持容量の電圧変動を抑制できる。また、主要部３６１により電源線の面積が増加するため、折り曲げによる電源線の断線の可能性及びＩｒ－Ｄｒｏｐを低減することができる。

アイランド部３６２は、直下のビア部３１２によって、第２金属層の電極部４２８に接続されている。ビア部３１２は、平坦化膜４３０を積層方向に貫通して、電極部４２８に直接接触している。

第３金属層及び平坦化膜４３０を覆うように、平坦化膜４３１が形成されている。平坦化膜４３１は、有機又は無機絶縁物で形成でき、第２金属層及び平坦化膜４２４に直接接触している。

平坦化膜４３１の上に、アノード電極４３８が形成されている。アノード電極４３８は、平坦化膜４３１に直接接触している。アノード電極４３８は、平坦化膜４３１のコンタクトホールを介してソース／ドレイン領域４１２に接続されている。画素回路のＴＦＴは、アノード電極４３８の下側に形成されている。アノード電極４３８は、例えば、中央の反射金属層と反射金属層を挟む透明導電層で構成される。アノード電極４３８は、例えば、ＩＴＯ／Ａｇ／ＩＴＯ構造又はＩＺＯ／Ａｇ／ＩＺＯ構造を有する。

アノード電極４３８は、直下のビア部によって、第３金属層のアイランド部３６２に接続されている。ビア部は、平坦化膜４３１を積層方向に貫通して、アイランド部３６２に直接接触している。ソース／ドレイン領域４１２、第２金属層の電極部４２８及びアイランド部３６２は、アノード電極４３８に対して、発光素子の輝度（発光量）を決める駆動電位（アノード電位）を与える。アイランド部３６２は、電源電位ＶＤＤが与えられる主要部３６１から離れて、その外側に存在している。そのため、アノード電極４３８に駆動電位を与えることができる。

アノード電極４３８の上に、ＯＬＥＤ素子を分離する絶縁性の画素定義層（Ｐｉｘｅｌ Ｄｅｆｉｎｉｎｇ Ｌａｙｅｒ：ＰＤＬ）４３７が形成されている。ＯＬＥＤ素子は、画素定義層４３７の開口４３６に形成されている。

アノード電極４３８の上に、有機発光多層膜４３４が形成されている。有機発光多層膜４３４は、画素定義層４３７の開口４３６及びその周囲において、画素定義層４３７に付着している。ＲＧＢの色毎に、有機発光材料を成膜して、アノード電極４３８上に、有機発光多層膜４３４が形成される。

有機発光多層膜４３４の成膜は、メタルマスクを使用して、画素に対応する位置に有機発光材料を蒸着させる。有機発光多層膜４３４は、下層側から、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層によって構成される。有機発光多層膜４３４の積層構造は設計により決められる。

有機発光多層膜４３４の上にカソード電極４３２が形成されている。カソード電極４３２は、光透過性を有する電極である。カソード電極４３２は、有機発光多層膜４３４からの可視光の一部を透過させる。カソード電極４３２の層は、例えば、Ａｇ、Ｍｇ等の金属又はこれらの金属を含む合金を蒸着して、形成する。カソード電極４３２の抵抗が高く発光輝度の均一性が損なわれる場合には、さらに、ＩＴＯ、ＩＺＯ、ＺｎＯまたはＩｎ２Ｏ３などの透明電極形成用の材料で補助電極層を追加する。

画素定義層４３７の開口４３６に形成された、アノード電極４３８、有機発光多層膜４３４及びカソード電極４３２の積層膜が、ＯＬＥＤ素子を構成する。カソード電極４３２上には、封止構造部が直接接触して形成されている。封止構造部（薄膜封止部）は、下層から、無機絶縁物（例えばＳｉＮｘ、ＡｌＯｘ）層４３３、有機平坦化膜４３９、無機絶縁物（例えばＳｉＮｘ、ＡｌＯｘ）層４３５を含む。

封止構造部上に、下層から、タッチスクリーンフィルム４５３、λ／４板４５４、偏光板４５５、及び樹脂カバーレンズ４５６が積層されている。λ／４板４５４及び偏光板４５５は、外部から入射した光の反射を抑制する。なお、図４を参照して説明したＯＬＥＤ表示装置の積層構造は一例であり、図４に示す層の一部が省略されてもよく、図４に示されていない層が追加されてもよい。例えば、中間導体層が省略されてもよい。中間導体層が省略された場合には、例えばゲート絶縁層４１６を介して高濃度不純物をドープしたポリシリコン層とゲート電極との間に保持容量を形成する。

図５Ａから５Ｇは、ＴＦＴ基板１００の積層構造の含まれるいくつかの層のパターンをそれぞれ示している。図５Ａから５Ｇは、これらの順に、フレキシブル基板側（下側）から順に形成される層を示している。

図５Ａは、半導体層（例えばポリシリコン層）パターン５０１を模式的に示す。半導体層パターン５０１は、高抵抗のチャネル領域を含む。さらに、半導体層パターン５０１の一部には不純物がドープされ、それらの部分はチャネルより低抵抗の低抵抗部となる。

図５Ｂは、第１金属層パターン５０３を模式的に示す。上述のように、第１金属層は、トランジスタのゲート電極に加えて、電源電位又は信号電位を伝送する配線部又は電極部を含む。図５Ｃは、中間導体層パターン５０５を模式的に示す。中間導体層は、電極部４２１、４２２及びこれら電極部を連結する連結部４２３を含む。電極部４２１、４２２は、それぞれ、第５電極部及び第４電極部である。

連結部４２３の幅（図５Ｃにおける左右方向の長さ）は、電極部４２１、４２２の幅より小さい。連結部４２３の幅は、アライメントずれや加工ばらつきによる二つの保持容量への影響を最小化するため狭いほどよく、製造工程で許される最小値を用いる。例えば電極部４２１、４２２の幅の１／１０以下である。上述のように、中間導体層は、保持容量の構成要素である。

図５Ｄは、半導体層パターン５０１、第１金属層パターン５０３及び中間導体層パターン５０５の積層構造を模式的に示す。図５Ｄは、さらに、第２金属層と、それより下層の導体層とを相互接続するビア部を黒矩形で示す。ビア部５３１は、第１金属層と第２金属層とを相互接続する。ビア部５５１は、中間導体層と第２金属層とを相互接続する。

図５Ｅは、第２金属層パターン５０７を模式的に示す。図５Ｅは、さらに、第２金属層と第３金属層とを相互接続するビア部３０１、３０２を示す。上述のように、ビア部３０１は、第３金属層の主要部３６１と第２金属層を相互接続する。ビア部３１２は、第３金属層のアイランド部３６２と第２金属層とを相互接続する。図５Ｆは、第３金属層パターン５０９を模式的に示す。図５Ｆは、さらに、第２金属層と第３金属層とを相互接続するビア部３０１、３０２を示す。図５Ｆに示すように、主要部３６１は、アイランド部３６２及び主要部３６１とアイランド部３６２との間隙以外の画素部の領域を埋めている。

一つの画素部３００の主要部３６１は、連続した一つの金属シートの一部である。この金属シートは、複数の画素部３００の主要部３６１を含む。アイランド部３６２は、一つの画素部３００に一つアイランド部３６２が存在する。アイランド部３６２は、主要部３６１の開口３６３内に存在し、アイランド部３６２の全外周端は、主要部３６１の開口３６３の内側端から離間している。

図５Ｇは、アノード電極４３８及びＰＤＬ層４３７の開口４３６を模式的に示す。発光領域は、開口４３６内に存在する。上述のように、駆動電位は、第３金属層のアイランド部３６２を介して、アノード電極４３８に与えられる。

［表示領域構成］
以下において、本明細書の一実施形態に係る、表示領域１２５の構成例を説明する。図６は、表示領域１２５の構成例を模式的に示す。ＯＬＥＤ表示装置１０は、例えば、スマートフォンやタブレット端末のようなモバイル端末に実装される。表示領域１２５は、通常の画素密度を有する通常領域４６１と、通常領域４６１の画素密度よりも低い画素密度を有する低密度領域４６３を含む。通常領域４６１は第１表示領域、低密度領域４６３は第２表示領域である。

１又は複数のカメラ４６５が、低密度領域４６３の下（裏）に配置されている。カメラ４６５は光センサの例であり、他の光センサが低密度領域４６３の下に配置されてよい。図６において、複数のカメラのうちの一つが例として符号４６５で指示されている。

低密度領域４６３はカメラ４６５の視認側に配置されており、カメラ４６５は、低密度領域４６３と通過した光によって視認側の物体を撮影する。カメラ４６５による撮影を妨げないように、低密度領域４６３の画素部（発光素子及び画素回路を含む）の密度は、周囲の通常領域４６１の画素部の密度より低い。

不図示の制御装置は、例えば、カメラ４６５により撮像した画像のデータをＯＬＥＤ表示装置１０に送信する。なお、図６は、低密度領域の例として、カメラがその下に配置されている領域を示すが、本明細書における特徴は、他の目的のために画素密度が相対的に低い領域を含む表示装置に適用できる。光センサが感知する光の周波数は限定されない。

［配線及び第３金属層レイアウト］
以下において、ＯＬＥＤ表示装置１０の配線レイアウト例を説明する。図７は、ＴＦＴ基板１００上の制御配線のレイアウトを模式的に示す。図７の構成例において、低密度領域４６３は、表示領域１２５の端部を含む領域であり、低密度領域４６３の一辺は、表示領域１２５の一辺の一部である。低密度領域４６３の外周の他の部分は、表示領域１２５内に存在し、通常領域４６１との境界である。

図７の構成例において、通常領域４６１の画素回路のレイアウトは、ストライプ配置である。具体的には、Ｙ軸に沿って延びる画素列（副画素列）は、同一色の画素（副画素）で構成されている。Ｘ軸に沿って延びる画素行は、サイクリックに配置された、赤画素、緑画素及び青画素で構成されている。低密度領域４６３は、通常領域４６１の画素レイアウトから、一部の画素を間引いた構成を有している。低密度領域４６３における空白領域には、ＯＬＥＤ素子を含む画素回路は形成されておらず、配線のみが通過している。

複数の走査線１０６が、走査ドライバ１３１からＸ軸に沿って延びている。また、複数のエミッション制御線１０７が、エミッションドライバ１３２からＸ軸に沿って延びている。図７は、例として、一つの走査線及び一つのエミッション制御線を、それぞれ符号１０６及び１０７で指示していている。図７に示す構成例において、走査線１０６は、通常領域４６１及び低密度領域４６３の画素の選択信号を伝送する。エミッション制御線１０７は、通常領域４６１及び低密度領域４６３のエミッション制御信号を伝送する。

ドライバＩＣ１３４は、配線７１１によって走査ドライバ１３１に制御信号を送信し、配線７１３によってエミッションドライバ１３２に制御信号を送信する。ドライバＩＣ１３４は、外部からの画像データ（画像信号）に基づき、走査ドライバ１３１から走査信号（選択パルス）及びエミッションドライバ１３２のエミッション制御信号のタイミングを制御する。

ドライバＩＣ１３４は、配線７０５によって、通常領域４６１及び低密度領域４６３の副画素のデータ信号をデマルチプレクサ１３６に与える。図７は、１本の配線を例として、符号７０５で指示している。ドライバＩＣ１３４は、外部からの画像データ（フレーム）の１又は複数の副画素の階調レベルから、通常領域４６１及び低密度領域４６３の各副画素のデータ信号を決定する。

デマルチプレクサ１３６は、ドライバＩＣ１３４の一つの出力を、走査期間内にＮ本（Ｎは２以上の整数）のデータ線１０５に順次出力する。図７において、Ｙ軸に沿って延びる複数のデータ線のうち、１本のデータ線が、例として符号１０５で指示されている。

図７は、ＴＦＴ基板１００上のアノード電源線パターンのレイアウトを模式的に示す。図７に示すように、ＴＦＴ基板１００は、アノード電源線パターン８０１を含む。電源線パターン８０１は、通常領域４６１及び低密度領域４６３の画素回路にアノード電源電位を与える。

アノード電源線パターン８０１は矩形の周囲部と、周囲部内でＹ軸に沿って延びＸ軸に沿って配列された線部とを含む。一部の線部は、通常領域４６１及び低密度領域４６３を通過する。アノード電源線パターン８０１は、通常領域４６１及び低密度領域４６３の各副画素の画素回路にアノード電源電位ＶＤＤを伝送する。なお、アノード電源線パターン８０１は、図７の例と異なっていてもよい。例えば、アノード電源線パターン８０１は、網目状であって、Ｙ軸に沿って延びる線部に加えて、Ｘ軸に沿って延びる複数の線部を含んでもよい。

図７は、さらに、第３金属層５９１を模式的に示す。第３金属層５９１の主要部には、アノード電源線パターン８０１からアノード電源電位ＶＤＤが与えられる。本例において、第３金属層５９１は、低密度領域４６３内に存在せず、通常領域４６１内に存在する。第３金属層５９１が、低密度領域４６３において除去され、低密度領域４６３の外側のみに存在するので、低密度領域４６３を通過して背面のカメラ４６５に届く光の減少を小さくすることができる。

低密度領域４６３が第３金属層５９１の一つの開口内に存在する構成と異なり、第３金属層５９１の一部が、低密度領域４６３内に存在してもよい。低密度領域４６３における第３金属層５９１のパターンは、通常領域４６１における第３金属層５９１のパターンと異なっている。

低密度領域４６３における第３金属層５９１の占有率は、通常領域４６１における占有率よりも小さい。これにより、カメラ４６５に届く光の減少を小さくすることができる。領域における占有率は、当該領域において第３金属層５９１が埋めている領域を当該領域の面積で割った値である。

例えば、通常表示領域４６１の画素回路と低密度領域４６３の画素回路及び画素部の外形サイズは同一である。通常領域４６１の画素部は、図３から図５Ｇを参照して説明した構造を有している。

一方、第３金属層５９１は、低密度領域４６３に存在しないため、低密度領域４６３の画素部は、図３から図５Ｇを参照して説明した構造から第３金属層を除いた構造を有している。このため、図４に示すビア部３１１は、第２金属層の電極部４２８に直接接触する。つまり、アノード電極４３８は、直下に延びるビア部によって、第３金属層を介することなく、第２金属層に接続される。なお、低密度領域４６３の画素部に第３金属層が存在してもよい。例えばビア部３１１のみに第３電極のアイランドパターンを配置してもよい。この場合には低密度領域と高密度領域とで駆動ＴＦＴからアノード電極までのコンタクト抵抗を同一にすることができる。低密度領域４６３における画素部（画素領域）における第３金属層の占有率は、通常領域４６１より小さい。

ドライバＩＣ１３４は、ＤＣ－ＤＣコンバータを含み、複数の電源電位を生成して、ＯＬＥＤ表示パネルに供給する。ドライバＩＣ１３４は、アノード電源線パターン８０１にアノード電源電位ＶＤＤを出力し、カソード電極４３２にカソード電源電位ＶＳＳを出力する。

なお、図７にお置いて不図示のカソード電極層は、１枚のシート状であって、通常領域４６１及び低密度領域４６３の全体を覆う。これら領域４６１、４６３の各画素のカソード電極は、一枚のシート状カソード電極層の一部である。

［他の構成例］
以下において、通常表示領域４６１における画素部の他の構造例を説明する。図３から図５Ｇを参照して説明した構造例は、第３金属層の主要部が、積層方向において見て、画素部内の中間導体層の全域を覆っている。他の構成例において、画素部内の中間導体層の一部のみが、主要部によって覆われていてもよい。主要部が中間導体層を覆う領域を調整することで、容量素子Ｃ１の容量値を調整することができる。

図８Ａは、第３金属層を含む画素部の他の構造例における、第１金属層パターン５０３、中間導体層パターン５０５及び第３金属層パターン８２０を示す。図３から５Ｇを参照して説明した構造と比較して、第１金属層パターン５０３及び中間導体層パターン５０５は同様であり、第３金属層パターン８２０が異なる。

図８Ｂは、図８Ａに示す構造例における、中間導体層パターン５０５及び第３金属層パターン８２０を示す。第３金属層パターン８２０は、画素部内において、主要部８２１及びアイランド部８２２で構成されている。アイランド部８２２は、主要部８２１の開口内に存在する。

アイランド部８２２の周囲には、主要部８２１からアイランド部８２２を分離する間隙が存在している。この間隙の領域が、上記構造例よりも広い。このため、画素部における第３金属層の占有率は、上記構造例よりも小さい。中間導体層の電極部４２１は、主要部８２１とアイランド部８２２との間隙内に存在し、積層方向において、第３金属層８００と重なっていない。一方、中間導体層の電極部４２２の全体が、積層方向において、第３金属層８００と重なっている（覆われている）。

中間導体層パターン５０５は、二つの電極部４２１及び４２２をＹ軸方向（第１方向）に連結する連結部４２３を含む。連結部４２３の幅（図８ＢにおけるＸ軸方向（第２方向）の長さ）は、電極部４２１及び４２２の幅に比べて狭ければ狭いほどよく、製造工程で許される最小線幅を用いる。このため、Ｙ軸方向における中間導体層のアライメント誤差による保持容量変化を低減できる。

図８Ｂに示すように、中間導体層の電極部４２１の端と、第３金属層の主要部８２１の端（開口内側端）との間において、Ｘ軸に沿った距離Ｌ１、Ｌ２が定義される。一例において、これら距離Ｌ１及びＬ２は同一である。これによって、アライメント誤差による影響を低減できる。

図８Ｃは、図８Ａに示す層構造に加えて、第２金属層パターン８５０を示す。本実施例においては中間導体層の電極部４２１上に第３金属層が重ならないようにしたため、上記他の構造例と比較して、第２金属層パターン８５０と第３金属層パターン８２０とを接続するビア部８２５の位置が異なる。ビア部８２５は、上記他の構造例のビア部３０１と同様に、第３金属層の主要部８２１と第２金属層のアノード電源電位ＶＤＤを伝送する電極（配線）とを相互接続する。

図９は、本画素部構造例の断面構造を模式的に示す断面図である。図４の構造例との差異を主に説明する。中間導体層の電極部４２１は、第３金属層パターンに覆われておらず、開口内に存在する。また、第２金属層と第３金属層とを接続するビア部の位置が異なるため、本例において、図４に示すビア部３０１及び第２金属層の電極部４２７は存在しない。

図４の構造例と同様に、第３金属層の主要部８２１と第２金属層の電極部４２６との間に保持容量素子Ｃ１の一部が構成され、主要部８２１と中間導体層の電極部４２２との間に保持容量素子Ｃ１の一部が構成されている。保持容量素子Ｃ２は、中間導体層と第１金属層との間にのみ形成されている。

次に、第３金属層の他の利用例を説明する。以下に説明する例は、第３金属層を、ピンホールマトリックス層として使用する。ピンホールマトリックス層は、二次元に配置された複数のピンホールからなるピンホールアレイを含む。ピンホールは、物体の一点から特定の方向の光のみを通過させる。

図１０は、低密度領域４６３の断面構造を模式的に示す断面図である。低密度領域４６３において、第３金属層は、ＭＡＰＩＳ（Ｍａｔｒｉｘ Ｐｉｎｈｏｌｅ Ｉｍａｇｅ Ｓｅｎｓｉｎｇ）層５９３として機能する。ＭＡＰＩＳ層５９３は、ピンホールマトリックス層である。

ＯＬＥＤ素子Ｅ１を覆うように封止構造部４７１が積層されている。封止構造部４７１の上に、タッチスクリーンフィルム４５３、偏光板４５５及びカバーレンズ４５６が順次積層されている。通常領域４６１における第３金属層パターンは、図３から５Ｇ又は８Ａから９を参照して説明した通りである。このように、低密度領域４６３における第３金属層のパターンは、通常領域４６１における第３金属層のパターンと異なっている。

図１０において、光センサであるＣＭＯＳセンサ９０１が、ＭＡＰＩＳ層５９３の下（裏）に配置されている。図１０に示す構成例は、例えば、指紋センサとして機能することができる。撮像対象の指９０２は、ＯＬＥＤ素子Ｅ１からの光を反射する。指９０２からの光は、ＭＡＰＩＳ層５９３のピンホールアレイを通過して、ＣＭＯＳセンサ９０１において結像する。ＣＭＯＳセンサ９０１により撮像された指紋画像は、不図示の制御装置に転送される。制御装置は登録ユーザの指紋データと撮像された指紋画像とを比較して、ユーザ認証を行う。

ＭＡＰＩＳ層５９３には、アノード電源電位ＶＤＤが与えられる。また、ＭＰＩＳ５９３の一部は、保持容量の一部の容量を構成する。ＭＡＰＩＳ層５９３のピンホール以外の部分は、金属で埋められている。一例において、ＭＡＰＩＳ層５９３の画素部における占有率は、通常領域４６１の第３金属層の画素部における占有率より大きい。本構成例及び他の構成例に示すように、第３金属層が表示領域１２５における異なる領域において異なるパターンを有することで、それぞれの領域の目的に適した光を裏側の光センサに届けることができる。

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１００ ＴＦＴ基板
１０６ 走査線
１０７ エミッション制御線
１３１ 走査ドライバ
１３２ エミッションドライバ
１３４ ドライバＩＣ
３６１、８０１ 第３金属層主要部
３６２、８０２ 第３金属層アイランド部
４２１、４２２ 中間導体層電極部
４２５－４２８ 第２金属層電極部
４６１ 通常領域
４６３ 低密度領域
４６５ カメラ

Claims (10)

1. 表示装置であって、
   画像を表示する第１表示領域と、
   前記第１表示領域より画素密度が低く、画像を表示する第２表示領域と、
   第１金属層と、
   前記第１金属層より上層の第２金属層と、
   前記第１金属層及び前記第２金属層より上層の、第３金属層と、
   を含み、
   前記第３金属層の前記第２表示領域における占有率は、前記第３金属層の前記第１表示領域における占有率より小さく、
   前記第１表示領域は複数の第１画素部を含み、各第１画素部は、
   上部電極部と下部電極部と前記上部電極部と前記下部電極部との間の発光層と、を含む発光素子と、
   前記発光素子の発光を制御する駆動トランジスタと、
   を含み、
   前記第１金属層、前記第２金属層、及び前記第３金属層は、前記下部電極部より下層であり、
   前記第１金属層は、前記複数の第１画素部の各第１画素部において、前記駆動トランジスタのチャネルの電流量を制御する第１電極部を含み、
   前記第２金属層は、前記複数の第１画素部の各第１画素部において、前記駆動トランジスタのチャネルに電流を与える第２電極部及び第３電極部を含み、
   前記第３金属層は、
   電源電位が与えられ、前記第２金属層との間において、前記駆動トランジスタを制御する電圧を保持する第１容量素子に含まれる容量を構成する、主要部と、
   前記主要部から分離され、前記主要部に周囲を間隙を介して囲まれ、前記下部電極部にビア部によって相互接続されたアイランド部と、
   を含む、
   表示装置。
2. 請求項１に記載の表示装置であって、
   前記第１金属層と前記第２金属層との間に中間導体層を含み、
   前記中間導体層は、
   前記第１金属層との間において、前記第１容量素子と異なる第２容量素子に含まれる容量を構成し、
   前記主要部との間において、前記第１容量素子に含まれる容量を構成する、
   表示装置。
3. 請求項２に記載の表示装置であって、
   前記主要部は、積層方向において見て、前記中間導体層の全域を覆う、
   表示装置。
4. 請求項２に記載の表示装置であって、
   前記中間導体層は、第４電極部と、第５電極部と、前記第４電極部と前記第５電極部を、第１方向において連結する連結部と、を含み、
   前記第３金属層は、積層方向において見て前記第４電極部の全体を覆い、
   前記第５電極部は、前記積層方向において見て、前記主要部と前記アイランド部との間隙内に存在し、
   前記連結部の、前記第１方向と垂直な第２方向における長さは、前記第４電極部及び前記第５電極部の前記第２方向における長さより小さい、
   表示装置。
5. 請求項２に記載の表示装置であって、
   前記中間導体層は、第４電極部と、第５電極部と、を含み、
   前記第３金属層は、積層方向において見て前記第４電極部の全体を覆い、
   前記第５電極部は、前記積層方向において見て、前記主要部と前記アイランド部との間隙内に存在し、
   前記第５電極部の２辺それぞれから前記主要部までの距離は同一である、
   表示装置。
6. 請求項１に記載の表示装置であって、
   前記主要部は、前記アイランド部及び前記間隙以外の画素部の領域を埋めている、
   表示装置。
7. 請求項１に記載の表示装置であって、
   前記第２表示領域において、前記第３金属層は除去されている、
   表示装置。
8. 表示装置であって、
   画像を表示する第１表示領域と、
   前記第１表示領域より画素密度が低く、画像を表示する第２表示領域と、
   第１金属層と、
   前記第１金属層より上層の第２金属層と、
   前記第１金属層及び前記第２金属層より上層の、第３金属層と、
   を含み、
   前記第２表示領域における前記第３金属層のパターンは、前記第１表示領域における前記第３金属層のパターンと異なり、
   前記第１表示領域は複数の第１画素部を含み、各第１画素部は、
   上部電極部と下部電極部と前記上部電極部と前記下部電極部との間の発光層と、を含む発光素子と、
   前記発光素子の発光を制御する駆動トランジスタと、
   を含み、
   前記第１金属層、前記第２金属層、及び前記第３金属層は、前記下部電極部より下層であり、
   前記第１金属層は、前記複数の第１画素部の各第１画素部において、前記駆動トランジスタのチャネルの電流量を制御する第１電極部を含み、
   前記第２金属層は、前記複数の第１画素部の各第１画素部において、前記駆動トランジスタのチャネルに電流を与える第２電極部及び第３電極部を含み、
   前記第３金属層は、
   電源電位が与えられ、前記第２金属層との間において、前記駆動トランジスタを制御する電圧を保持する第１容量素子に含まれる容量を構成する、主要部と、
   前記主要部から分離され、前記主要部に周囲を間隙を介して囲まれ、前記下部電極部にビア部によって相互接続されたアイランド部と、
   を含む、
   表示装置。
9. 請求項８に記載の表示装置であって、
   前記第３金属層は、前記第２表示領域において、ピンホールアレイを有する、
   表示装置。
10. 請求項１又は８に記載の表示装置と、
    前記第２表示領域の下に配置された光センサと、
    を含む、電子機器。

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