KR20180047584A - 보조 전극을 포함하는 디스플레이 장치 - Google Patents

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심성빈
지문배
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Abstract

본 발명은 보조 전극을 이용하여 휘도 불균일을 방지하는 디스플레이 장치에 관한 것으로, 상부 전극이 보조 전극과 전기적으로 연결되는 언더 컷 영역을 위한 하부 보호막의 제 1 관통홀과 오버 코트층의 제 2 관통홀이 엇갈리게 위치하여, 보조 전극의 가장 자리에서 언더 컷 영역이 부분적으로 끊어지도록 함으로써, 보조 전극과 상부 전극 사이의 전기적 연결에 대한 신뢰성을 향상한다.

Description

보조 전극을 포함하는 디스플레이 장치{Display device having an auxiliary electrode}
본 발명은 보조 전극을 이용하여 전압 강하에 의한 휘도 불균일을 방지하는 디스플레이 장치에 관한 것이다.
일반적으로 모니터, TV, 노트북, 디지털 카메라 등과 같은 전자 기기는 영상을 구현하기 위한 디스플레이 장치를 포함한다. 예를 들어, 상기 디스플레이 장치는 액정 표시 장치 및 유기 발광 표시 장치를 포함할 수 있다.
상기 디스플레이 장치는 특정 색을 구현하기 위한 발광 구조물을 포함할 수 있다. 예를 들어, 상기 발광 구조물은 순서대로 적층된 하부 전극, 발광층 및 상부 전극을 포함할 수 있다.
상기 디스플레이 장치는 상부 전극의 저항에 의한 전압 강하 및 휘도 불균일을 방지하기 위하여, 보조 전극을 이용할 수 있다. 상기 보조 전극은 상기 디스플레이 장치의 발광 영역 외측에 위치하는 비발광 영역 상에 위치할 수 있다. 상기 디스플레이 장치의 발광 영역 상에는 상기 발광 구조물이 위치할 수 있다. 상기 보조 전극은 상기 발광 구조물의 상기 상부 전극과 전기적으로 연결될 수 있다.
상기 디스플레이 소자에서는 상기 보조 전극과 상기 상부 전극을 연결하기 위하여 다양한 구조가 적용될 수 있다. 예를 들어, 상기 디스플레이 장치는 상기 보조 전극과 상기 상부 전극 사이에 위치하는 하부 보호막과 오버 코트층에 의한 언더 컷 영역을 이용하여 상기 보조 전극의 일부 영역 상에 발광층이 증착되지 않도록 함으로써, 상기 발광층보다 스텝 커버리지가 좋은 공정에 의해 형성되는 상기 상부 전극이 상기 발광층이 증착되지 않은 상기 보조 전극의 상기 일부 영역과 전기적으로 연결되도록 할 수 있다.
그러나, 상기 하부 보호막과 상기 오버 코트층에 의한 언더 컷 영역에서 상기 상부 전극이 상대적으로 얇은 두께로 형성되거나, 부분적으로 끊어질 수 있다. 따라서, 상기 디스플레이 장치에서는 상기 언더 컷에 의한 상기 보조 전극과 상기 상부 전극의 전기적 연결이 불안정해지고, 상기 상부 전극의 저항 산포에 의한 휘도 불균일이 발생하는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 언더 컷에 의한 보조 전극과 상부 전극 사이의 전기적 연결이 안정적으로 이루어질 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 언더 컷을 이용하여 보조 전극과 연결되는 상부 전극의 저항 산포를 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 하부 기판의 비발광 영역 상에 위치하는 보조 전극을 포함한다. 보조 전극 상에는 하부 보호막이 위치한다. 하부 보호막은 보조 전극을 노출하는 제 1 관통홀을 포함한다. 하부 보호막 상에는 오버 코트층이 위치한다. 오버 코트층은 보조 전극과 중첩하는 제 2 관통홀을 포함한다. 제 2 관통홀은 제 1 관통홀의 측면과 교차하는 측면을 포함한다.
제 2 관통홀의 측면은 제 1 관통홀 내에 위치하는 제 1 측면 영역 및 하부 보호막과 중첩하는 제 2 측면 영역을 포함할 수 있다. 제 1 측면 영역은 역 테이퍼를 가질 수 있다. 제 2 측면 영역은 정 테이퍼를 가질 수 있다.
제 2 관통홀의 평면 형상은 제 1 관통홀의 평면 형상과 다를 수 있다.
제 2 관통홀은 제 1 관통홀과 동일한 타입의 다각형일 수 있다.
제 1 방향으로 제 2 관통홀의 길이는 제 1 관통홀의 길이보다 길 수 있다. 제 1 방향과 수직한 제 2 방향으로 제 2 관통홀의 길이는 제 1 관통홀의 길이보다 짧을 수 있다.
제 2 관통홀의 평면 크기는 제 1 관통홀의 평면 크기보다 작을 수 있다.
제 2 관통홀의 중심은 제 1 관통홀의 중심과 위치가 다를 수 있다.
제 2 관통홀은 제 1 관통홀의 서로 마주보는 측면들을 가로지를 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 하부 기판 상에 위치하는 박막 트랜지스터를 포함한다. 하부 기판 상에는 박막 트랜지스터와 이격되는 보조 전극이 위치한다. 박막 트랜지스터 및 보조 전극 상에는 하부 보호막이 위치한다. 하부 보호막 상에는 박막 트랜지스터와 연결되는 하부 전극, 보조 전극과 보조 전극과 연결되는 상부 전극 및 하부 전극과 상부 전극 사이에 위치하는 발광층을 포함하는 발광 구조물이 위치한다. 하부 보호막과 발광 구조물 사이에는 오버 코트층이 위치한다. 하부 보호막과 오버 코트층은 하부 전극이 연장하는 컨택홀들 및 보조 전극과 중첩하는 관통홀들을 포함한다. 오버 코트층의 관통홀은 역 테이퍼를 갖는 제 1 측면 영역 및 정 테이퍼를 갖는 제 2 측면 영역을 포함한다.
박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 보조 전극은 게이트 전극, 소스 전극 및 드레인 전극 중 어느 하나와 동일한 물질을 포함할 수 있다.
디스플레이 장치는 보조 전극과 상부 전극 사이에 위치하는 연결 전극을 더 포함할 수 있다. 연결 전극은 오버 코트층 상으로 연장할 수 있다. 연결 전극은 하부 전극과 동일한 물질을 포함할 수 있다.
제 2 관통홀의 제 1 측면 영역은 제 1 관통홀의 측면과 평면적으로 일치할 수 있다. 제 2 관통홀의 제 2 측면 영역은 제 1 관통홀 내에 위치할 수 있다.
제 1 관통홀의 평면은 사각형 형상일 수 있다. 제 2 관통홀의 평면은 제 1 관통홀에 내접하는 원형 형상일 수 있다.
본 발명의 기술적 사상에 따른 디스플레이 장치는 보조 전극과 중첩하는 하부 보호막의 제 1 관통홀과 오버 코트층의 제 2 관통홀 사이의 상대적 위치를 조절하여, 보조 전극 상에 발광층이 증착되지 않도록 하는 언더 컷 영역이 부분적으로 끊어질 수 있다. 이에 따라 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 언더 컷 영역에 의해 보조 전극과 연결되는 상부 전극의 저하 산포가 방지될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 보조 전극과 상부 전극 사이의 전기적 연결에 대한 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 실시 예에 따른 디스플레이 장치의 평면을 나타낸 도면이다.
도 1b는 도 1a의 R 영역을 확대한 도면이다.
도 2a는 도 1a의 I-I'선을 따라 절단한 단면을 나타낸 도면이다.
도 2b는 도 1b의 II-II'선을 따라 절단한 단면을 나타낸 도면이다.
도 2c는 도 1b의 III-III'선을 따라 절단한 단면을 나타낸 도면이다.
도 3은 도 2a의 P 영역을 확대한 도면이다.
도 4a 내지 4e는 각각 본 발명의 다른 실시 예에 따른 하부 보호막의 제 1 관통홀과 오버 코트층의 제 2 관통홀을 나타낸 도면들이다.
도 5a 내지 5f는 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 순차적으로 나타낸 도면들이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다"　또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(실시 예)
도 1a는 본 발명의 실시 예에 따른 디스플레이 장치의 평면을 나타낸 도면이다. 도 1b는 도 1a의 R 영역을 확대한 도면이다. 도 2a는 도 1a의 I-I'선을 따라 절단한 단면을 나타낸 도면이다. 도 2b는 도 1b의 II-II'선을 따라 절단한 단면을 나타낸 도면이다. 도 2c는 도 1b의 III-III'선을 따라 절단한 단면을 나타낸 도면이다. 도 3은 도 2a의 P 영역을 확대한 도면이다.
도 1a, 1b, 2a 내지 2c 및 3을 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 하부 기판(100), 박막 트랜지스터(Tr1, Tr2), 하부 보호막(130), 오버 코트층(140), 발광 구조물(150) 및 보조 전극(200)을 포함할 수 있다.
상기 하부 기판(100)은 상기 박막 트랜지스터(Tr1, Tr2), 상기 발광 구조물(150) 및 상기 보조 전극(200)을 지지할 수 있다. 상기 하부 기판(100)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 기판(100)은 유리 또는 플라스틱을 포함할 수 있다.
상기 하부 기판(100) 상에는 게이트 라인(GL), 데이터 라인(DL) 및 전원전압 라인(VDD)이 위치할 수 있다. 상기 데이터 라인(DL)은 상기 게이트 라인(GL)과 교차할 수 있다. 상기 전원전압 라인(VDD)은 상기 게이트 라인(GL) 또는 상기 데이터 라인(DL)과 평행할 수 있다. 예를 들어, 상기 전원전압 라인(VDD)은 상기 게이트 라인(GL)과 교차할 수 있다.
상기 게이트 라인(GL), 상기 데이터 라인(DL) 및 상기 전원전압 라인(VDD)은 화소 영역을 정의할 수 있다. 예를 들어, 각 화소 영역은 상기 게이트 라인(GL), 상기 데이터 라인(DL) 및 상기 전원전압 라인(VDD)에 의해 둘러싸일 수 있다. 상기 화소 영역 내에는 발광 구조물(150)을 제어하기 위한 회로부가 위치할 수 있다. 예를 들어, 상기 화소 영역 내에는 선택 박막 트랜지스터(Tr1), 구동 박막 트랜지스터(Tr2) 및 스토리지 커패시터(Cst)가 위치할 수 있다.
상기 선택 박막 트랜지스터(Tr1)는 상기 게이트 라인(GL)을 통해 인가되는 게이트 신호에 따라 상기 구동 박막 트랜지스터(Tr2)를 온/오프 할 수 있다. 상기 구동 박막 트랜지스터(Tr2)는 상기 선택 박막 트랜지스터(Tr1)의 신호에 따라 해당 발광 구조물(150)로 구동 전류를 공급할 수 있다. 예를 들어, 상기 선택 박막 트랜지스터(Tr1)는 상기 구동 박막 트랜지스터(Tr2)와 동일한 구조를 가질 수 있다. 상기 스토리지 커패시터(Cst)는 상기 구동 박막 트랜지스터(Tr2)에 인가되는 상기 선택 박막 트랜지스터(Tr1)의 신호를 일정 기간 동안 유지할 수 있다.
상기 구동 박막 트랜지스터(Tr2)는 반도체 패턴(121), 게이트 절연막(122), 게이트 전극(123), 층간 절연막(124), 소스 전극(125) 및 드레인 전극(126)을 포함할 수 있다.
상기 반도체 패턴(121)은 상기 하부 기판(100)에 가까이 위치할 수 있다. 상기 반도체 패턴(121)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 패턴(121)은 비정질 실리콘 또는 다결정 실리콘을 포함할 수 있다. 예를 들어, 상기 반도체 패턴(121)은 IGZO와 같은 산화물 반도체 물질을 포함할 수 있다.
상기 반도체 패턴(121)은 소스 영역, 드레인 영역 및 채널 영역을 포함할 수 있다. 상기 채널 영역은 상기 소스 영역과 상기 드레인 영역 사이에 위치할 수 있다. 상기 채널 영역의 전도율(conductivity)은 상기 소스 영역 및 상기 드레인 영역의 전도율보다 낮을 수 있다. 예를 들어, 상기 소스 영역 및 상기 드레인 영역은 도전형 불순물을 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 하부 기판(100)과 반도체 패턴(121) 사이에 위치하는 버퍼층(110)을 더 포함할 수 있다. 상기 버퍼층(110)은 상기 박막 트랜지스터(Tr1, Tr2)의 외측으로 연장할 수 있다. 예를 들어, 상기 버퍼층(110)은 상기 하부 기판(100)의 표면 전체를 덮을 수 있다. 상기 버퍼층(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 버퍼층(110)은 실리콘 산화물을 포함할 수 있다.
상기 게이트 절연막(122)은 상기 반도체 패턴(121) 상에 위치할 수 있다. 상기 게이트 절연막(122)은 상기 반도체 패턴(121)의 상기 채널 영역과 중첩할 수 있다. 상기 게이트 절연막(122)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(122)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 게이트 절연막(122)은 High-K 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(122)은 하프늄 산화물(HfO) 또는 티타늄 산화물(TiO)을 포함할 수 있다. 상기 게이트 절연막(122)은 다중층 구조일 수 있다.
상기 게이트 전극(123)은 상기 게이트 절연막(122) 상에 위치할 수 있다. 상기 게이트 전극(123)은 상기 반도체 패턴(121)의 상기 채널 영역과 중첩할 수 있다. 예를 들어, 상기 게이트 절연막(122)은 상기 게이트 전극(123)의 측면과 연속하는 측면을 포함할 수 있다. 상기 게이트 전극(123)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 전극(123)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 등과 같은 금속을 포함할 수 있다.
상기 층간 절연막(124)은 상기 반도체 패턴(121) 및 상기 게이트 전극(123) 상에 위치할 수 있다. 상기 층간 절연막(124)은 상기 반도체 패턴(121)의 외측으로 연장할 수 있다. 상기 게이트 절연막(122) 및 상기 게이트 전극(123)은 상기 층간 절연막(124)에 의해 완전히 둘러싸일 수 있다. 예를 들어, 상기 층간 절연막(124)은 상기 반도체 패턴(121)의 외측에서 상기 버퍼층(110)과 직접 접촉할 수 있다. 상기 층간 절연막(124)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 층간 절연막(124)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 층간 절연막(124)은 다중층 구조일 수 있다.
상기 소스 전극(125) 및 상기 드레인 전극(126)은 상기 층간 절연막(124) 상에 위치할 수 있다. 상기 드레인 전극(126)은 상기 소스 전극(125)과 이격될 수 있다. 상기 소스 전극(125)은 상기 반도체 패턴(121)의 상기 소스 영역과 전기적으로 연결될 수 있다. 상기 드레인 전극(126)은 상기 반도체 패턴(121)의 상기 드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 층간 절연막(124)은 상기 반도체 패턴(121)의 상기 소스 영역 및 상기 드레인 영역을 노출하는 컨택홀들을 포함할 수 있다.
상기 소스 전극(125) 및 상기 드레인 전극(126)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 소스 전극(125) 및 상기 드레인 전극(126)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 등과 같은 금속을 포함할 수 있다. 상기 드레인 전극(126)은 상기 소스 전극(125)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 드레인 전극(126)은 상기 소스 전극(125)과 동일한 식각 공정에 의해 형성될 수 있다. 상기 게이트 전극(123)은 상기 소스 전극(125) 및 상기 드레인 전극(126)과 다른 물질을 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 반도체 패턴(121)이 하부 기판(100)에 가까이 위치하는 박막 트랜지스터(Tr1, Tr2)를 포함하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 박막 트랜지스터(Tr1, Tr2)의 반도체 패턴(121)이 게이트 전극(123)과 소스 전극(125) 및 드레인 전극(126) 사이에 위치할 수 있다.
상기 보조 전극(200)은 상기 하부 기판(100) 상에 위치할 수 있다. 상기 보조 전극(200)은 상기 박막 트랜지스터(Tr1, Tr2)와 이격될 수 있다. 상기 보조 전극(200)은 상기 게이트 라인(GL) 및/또는 상기 데이터 라인(DL)과 평행할 수 있다. 예를 들어, 상기 보조 전극(200)은 상기 데이터 라인(DL)과 평행할 수 있다. 상기 보조 전극(200)은 상기 데이터 라인(DL)의 외측에 위치할 수 있다.
상기 보조 전극(200)은 상기 박막 트랜지스터(Tr1, Tr2)를 구성하는 도전성 물질들 중 하나와 동일한 물질을 포함할 수 있다. 예를 들어, 상기 보조 전극(200)은 상기 박막 트랜지스터(Tr1, Tr2)의 형성 공정을 이용하여 형성될 수 있다. 상기 보조 전극(200)은 상기 박막 트랜지스터(Tr1, Tr2)의 상기 게이트 전극(123), 상기 소스 전극(125) 및 상기 드레인 전극(126) 중 하나와 동일한 물질을 포함할 수 있다. 예를 들어, 상기 보조 전극(200)은 상기 소스 전극(125) 및 상기 드레인 전극(126)과 동일한 물질을 포함할 수 있다. 상기 보조 전극(200)은 상기 층간 절연막(124) 상에 위치할 수 있다.
상기 하부 보호막(130)은 상기 박막 트랜지스터(Tr1, Tr2) 및 상기 보조 전극(200) 상에 위치할 수 있다. 상기 하부 보호막(130)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 보호막(130)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 하부 보호막(130)은 다중층 구조일 수 있다.
상기 하부 보호막(130)은 제 1 컨택홀(CH1) 및 제 1 관통홀(130h)을 포함할 수 있다.
상기 하부 보호막(130)의 상기 제 1 컨택홀(CH1)은 상기 구동 박막 트랜지스터(Tr2)와 중첩할 수 있다. 예를 들어, 상기 하부 보호막(130)의 상기 제 1 컨택홀(CH1)은 상기 구동 박막 트랜지스터(Tr2)의 상기 드레인 전극(126)을 노출할 수 있다.
상기 하부 보호막(130)의 상기 제 1 관통홀(130h)은 상기 보조 전극(200)과 중첩할 수 있다. 상기 보조 전극(200)은 상기 하부 보호막(130)의 상기 제 1 관통홀(130h)에 의해 노출될 수 있다. 상기 하부 보호막(130)은 상기 보조 전극(200)의 가장 자리만을 덮을 수 있다.
상기 오버 코트층(140)은 상기 하부 보호막(130) 상에 위치할 수 있다. 상기 오버 코트층(140)은 상기 박막 트랜지스터(Tr1, Tr2)에 의한 단차를 제거할 수 있다. 상기 오버 코트층(140)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 오버 코트층(140)은 열 경화성 수지를 포함할 수 있다.
상기 오버 코트층(140)은 제 2 컨택홀(CH2) 및 제 2 관통홀(140h)을 포함할 수 있다.
상기 오버 코트층(140)의 상기 제 2 컨택홀(CH2)은 상기 하부 보호막(130)의 상기 제 1 컨택홀(CH1)과 정렬될 수 있다. 상기 제 2 컨택홀(CH2)의 크기는 상기 제 1 컨택홀(CH1)의 크기보다 클 수 있다. 예를 들어, 상기 제 1 컨택홀(CH1)의 측면들은 상기 제 2 컨택홀(CH2) 내에 위치할 수 있다. 상기 제 2 컨택홀(CH2)은 상기 제 1 컨택홀(CH1)에 의해 노출된 상기 구동 트랜지스터(Tr2)의 상기 드레인 전극(126)의 모든 영역을 노출할 수 있다.
상기 오버 코트층(140)의 상기 제 2 관통홀(140h)은 상기 보조 전극(300)과 중첩할 수 있다. 상기 오버 코트층(140)의 상기 제 2 관통홀(140h)은 상기 하부 보호막(130)의 상기 제 1 관통홀(130h)과 정렬될 수 있다.
상기 제 2 관통홀(140h)은 상기 제 1 관통홀(130h)의 측면과 교차하는 측면을 포함할 수 있다. 상기 제 2 관통홀(140h)의 상기 측면은 상기 제 1 관통홀(130h)의 적어도 하나의 측면을 가로지를 수 있다. 예를 들어, 상기 제 2 관통홀(140h)은 상기 제 1 관통홀(130h) 내에 위치하는 제 1 측면 영역(141sa) 및 상기 제 1 관통홀(130h)의 외측에 위치하는 제 2 측면 영역(142sa)을 포함할 수 있다. 상기 제 2 측면 영역(142sa)는 상기 하부 보호막(130)과 중첩할 수 있다. 상기 제 2 관통홀(140h)의 상기 제 1 측면 영역(141sa)은 역 테이퍼를 가질 수 있다. 상기 제 2 관통홀(140h)의 상기 제 2 측면 영역(142sa)은 정 테이퍼를 가질 수 있다.
상기 오버 코트층(140)의 상기 제 1 측면 영역(141sa)을 포함하는 단부는 상기 하부 보호막(130)으로부터 상기 제 1 관통홀(130h) 내측 방향으로 연장할 수 있다. 상기 보조 전극(200)과 상기 오버 코트층(140)의 상기 제 1 측면 영역(141sa)을 포함하는 단부 사이에는 상기 하부 보호막(130)이 위치하지 않을 수 있다. 상기 보조 전극(200) 상에는 상기 하부 보호막(130)과 상기 오버 코트층(140)에 의해 언더 컷 영역(UC)이 위치할 수 있다. 상기 언더 컷 영역(UC)은 상기 오버 코트층(140)의 상기 제 1 측면 영역(141sa)을 포함하는 단부와 중첩할 수 있다.
상기 제 2 관통홀(140h)의 상기 제 2 측면 영역(142sa)은 상기 제 2 관통홀(140h)의 상기 제 1 측면 영역(141sa)과 연결될 수 있다. 예를 들어, 상기 제 1 관통홀(130h)을 가로지르는 상기 제 2 관통홀(140h)의 측면은 정 테이퍼의 제 1 측면 영역들(141sa) 사이에 역 테이퍼의 제 2 측면 영역(142sa)가 위치하는 구조일 수 있다. 상기 언더 컷 영역(UC)은 상기 오버 코트층(140)의 상기 제 1 측면 영역(142sa)을 포함하는 단부와 상기 보조 전극(200) 사이에는 위치하지 않을 수 있다. 상기 언더 컷 영역(UC)은 상기 오버 코트층(140)의 상기 제 2 관통홀(140h)을 따라 연장되지 않을 수 있다.
상기 제 2 관통홀(140h)의 평면 형상은 상기 제 1 관통홀(130h)의 평면 형상과 다른 수 있다. 예를 들어, 제 1 방향으로 상기 제 2 관통홀(140h)의 길이는 상기 제 1 관통홀(130h)의 길이보다 길고, 상기 제 1 방향과 수직한 제 2 방향으로 상기 제 2 관통홀(140h)의 길이는 상기 제 1 관통홀(130h)의 길이보다 짧을 수 있다. 상기 제 2 관통홀(140h)은 상기 제 1 관통홀(130h)과 동일한 타입의 다각형일 수 있다. 예를 들어, 상기 제 1 관통홀(130h)의 평면은 정사각형 형상이고, 상기 제 2 관통홀(140h)의 평면은 상기 제 1 관통홀(130h)을 가로지르며, 상기 보조 전극(200)이 연장하는 방향으로 연장하는 직사각형 형상일 수 있다. 상기 제 2 관통홀(140h)의 평면 크기는 상기 제 1 관통홀(130h)의 평면 크기보다 작을 수 있다.
상기 발광 구조물(150)은 특정 색을 구현할 수 있다. 예를 들어, 상기 발광 구조물(150)은 순서대로 적층된 하부 전극(151), 발광층(152) 및 상부 전극(153)을 포함할 수 있다.
상기 발광 구조물(150)은 상기 박막 트랜지스터(Tr1, Tr2)에 의해 제어될 수 있다. 예를 들어, 상기 발광 구조물(150)의 상기 하부 전극(151)은 상기 구동 박막 트랜지스터(Tr2)의 드레인 전극(126)과 전기적으로 연결될 수 있다. 상기 발광 구조물(150)은 상기 오버 코트층(140) 상에 위치할 수 있다. 예를 들어, 상기 하부 전극(151)은 상기 하부 보호막(130)의 상기 제 1 컨택홀(CH1)의 측면 및 상기 오버 코트층(140)의 상기 제 2 컨택홀(CH2)의 측면을 따라 연장할 수 있다.
상기 하부 전극(151)은 도전성 물질을 포함할 수 있다. 상기 하부 전극(151)은 반사율이 높은 물질을 포함할 수 있다. 예를 들어, 상기 하부 전극(151)은 알루미늄(Al) 및 은(Ag)과 같은 금속을 포함할 수 있다. 상기 하부 전극(151)은 다중층 구조일 수 있다. 예를 들어, 상기 하부 전극(151)은 ITO, IZO 등과 같은 투명한 전도성 물질을 포함하는 투명 전극들 사이에 반사율이 높은 물질을 포함하는 반사 전극이 위치하는 구조일 수 있다.
상기 발광층(152)은 상기 하부 전극(151)과 상기 상부 전극(153) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 상기 발광층(152)은 발광 물질을 포함하는 발광 물질층(Emitting Material Layer; EML)을 포함할 수 있다. 상기 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질일 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 유기 발광층(152)을 포함하는 유기 발광 표시 장치일 수 있다.
상기 발광층(152)은 발광 효율을 높이기 위하여, 다중층 구조일 수 있다. 예를 들어, 상기 발광층(152)은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 전자 수송층(Electron Transport Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 포함할 수 있다.
상기 상부 전극(153)은 도전성 물질을 포함할 수 있다. 상기 상부 전극(153)은 상기 하부 전극(151)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 상부 전극(153)은 투명한 물질만을 포함할 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치는 상기 발광층(153)에 의해 생성된 빛이 상기 상부 전극(153)을 통해 외부로 방출될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 인접한 화소 영역에 위치하는 하부 전극들(151)을 절연하기 위한 뱅크 절연막(160)을 더 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(160)은 하부 전극(151)의 가장 자리를 덮을 수 있다. 상기 발광층(152) 및 상기 상부 전극(153)은 상기 뱅크 절연막(160)에 의해 노출된 상기 하부 전극(151)의 표면 상에 적층될 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치에서 상기 하부 기판(100)은 순서대로 적층된 하부 전극(151), 발광층(152) 및 상부 전극(153)을 포함하는 발광 구조물(150)이 위치하는 발광 영역(EA) 및 상기 발광 영역(EA)의 외측에 위치하는 비발광 영역(NEA)을 포함할 수 있다. 상기 보조 전극(200)은 상기 하부 기판(100)의 상기 비발광 영역(NEA) 상에 위치할 수 있다.
상기 발광층(152) 및 상기 상부 전극(153)은 상기 뱅크 절연막(160) 상으로 연장할 수 있다. 상기 발광층(152) 및 상기 상부 전극(153)은 상기 하부 기판(100)의 상기 비발광 영역(NEA) 상으로 연장할 수 있다. 상기 발광층(152) 및 상기 상부 전극(153)은 상기 보조 전극(200) 상으로 연장할 수 있다.
상기 발광층(152)은 상기 오버 코트층(140)의 상기 제 2 관통홀(140h)의 상기 제 1 측면 영역(141sa)에 의해 부분적으로 끊어질 수 있다. 상기 언더 컷 영역(UC) 상에는 상기 발광층(152)이 위치하지 않을 수 있다. 상기 오버 코트층(140)의 상기 제 1 측면 영역(141sa)을 포함하는 단부와 중첩하는 상기 보조 전극(200)의 표면은 상기 발광층(152)에 의해 덮이지 않을 수 있다. 상기 언더 컷 영역(UC)에서 상기 보조 전극(200)은 상기 발광층(152)에 의해 노출될 수 있다.
상기 상부 전극(153)은 상기 발광층(152)을 따라 연장할 수 있다. 상기 상부 전극(153)은 상기 발광층(152)보다 스텝 커버리지가 좋을 수 있다. 예를 들어, 상기 상부 전극(153)은 상기 제 2 관통홀(140h)의 상기 제 1 측면 영역(141sa) 상으로 연장할 수 있다. 상기 상부 전극(153)은 상기 오버 코트층(140)의 상기 제 1 측면 영역(141sa)을 포함하는 단부, 상기 오버 코트층(140)의 상기 제 1 측면 영역(141sa)에 가까이 위치하는 상기 하부 보호막(130)의 측면 및 상기 오버 코트층(140)의 상기 제 1 측면 영역(141sa)과 중첩하는 상기 보조 전극(200)의 표면을 덮을 수 있다. 상기 발광층(152)에 의해 노출된 상기 보조 전극(200)의 표면은 상기 상부 전극(153)에 의해 덮일 수 있다. 상기 보조 전극(200)은 상기 언더 컷 영역(UC)에 의해 상기 상부 전극(153)과 전기적으로 연결될 수 있다.
상기 오버 코트층(140)의 상기 제 2 관통홀(140h)의 상기 제 2 측면 영역(142sa) 상에서 상기 발광층(152) 및 상기 상부 전극(153)은 두께 변화 없이 상기 보조 전극(200) 상으로 연장할 수 있다. 상기 오버 코트층(140)의 상기 제 2 측면 영역(142sa) 상에 위치하는 상기 상부 전극(153)은 상기 오버 코트층(140)의 상기 제 1 측면 영역(141sa) 상에 위치하는 상기 상부 전극(153)과 연결될 수 있다. 상기 언더 컷 영역(UC)에서 상기 보조 전극(200)의 표면을 덮는 상기 상부 전극(153)은 상기 오버 코트층(140)의 상기 제 2 측면 영역(142sa) 상에 위치하는 상기 상부 전극(153)과 연결될 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치에서는 언더 컷 영역(UC)에서 상부 전극(153)의 두께가 얇아지거나 끊어지는 경우에도, 상기 제 2 관통홀(140h)의 상기 제 2 측면 영역(142sa)으로 연장하는 상기 상부 전극(153)에 의해 상기 상부 전극(153)의 저항 증가가 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 언더 컷 영역(UC)에 의해 보조 전극(200)과 연결되는 상부 전극(153)의 저항 산포가 방지될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 상부 전극(153)과 보조 전극(200) 사이에 위치하는 연결 전극(155)을 더 포함할 수 있다. 상기 연결 전극(155)은 도전성 물질을 포함할 수 있다. 상기 연결 전극(155)은 상기 오버 코트층(140)의 형성 공정과 상기 상부 전극(153)의 형성 공정 사이에 형성되며, 도전성을 갖는 구성과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 연결 전극(155)은 상기 하부 전극(151)과 동일한 물질을 포함할 수 있다.
상기 연결 전극(155)은 상기 발광층(152)보다 스텝 커버리지가 좋을 수 있다. 상기 연결 전극(155)은 상기 하부 보호막(130)의 상기 제 1 관통홀(130h)의 측면 및 상기 오버 코트층(140)의 상기 제 2 관통홀(140h)의 측면을 따라 연장할 수 있다. 상기 연결 전극(155)은 상기 제 2 관통홀(140h)의 상기 제 1 측면 영역(141sa) 상으로 연장할 수 있다. 상기 발광층(152)은 상기 언더 컷 영역(UC)에서 상기 연결 전극(155)의 표면을 덮지 않을 수 있다. 상기 상부 전극(153)은 상기 언더 컷 영역(UC)과 중첩하는 상기 연결 전극(155)과 전기적으로 연결될 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치에서는 언더 컷 영역(UC)에 의한 보조 전극(200)과 상부 전극(153) 사이의 전기적 연결이 연결 전극(155)에 의해 효과적으로 유지될 수 있다.
결과적으로 본 발명의 실시 예에 따른 디스플레이 장치는 보조 전극(200)을 노출하는 하부 보호막(130)의 제 1 관통홀(130h) 상에 위치하는 오버 코트층(140)의 제 2 관통홀(140h)이 역 테이퍼를 갖는 제 1 측면 영역(141sa) 및 정 테이퍼를 갖는 제 2 측면 영역(142sa)을 포함하도록 하여, 발광층(152)에 의해 덮이지 않는 상기 보조 전극(200)의 영역을 형성하기 위한 언더 컷 영역(UC)이 상기 오버 코트층(140)의 상기 제 2 측면 영역(142sa)에 의해 연속되지 않음으로써, 상기 언더 컷 영역(UC)에 의한 상부 전극(153)의 저항 산포가 방지될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 평면이 오버 코트층(140)의 제 2 관통홀(140h)이 정사각형 형상인 하부 보호막(130)의 제 1 관통홀(130h)을 완전히 가로지르는 것으로 설명된다. 그러나, 도 4a에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 제 2 관통홀(140h)이 제 1 관통홀(130h)의 일측 측면을 부분적으로 노출할 수 있다. 본 발명의 다른 실시 예에 따른 디스플레이 장치에서 상기 제 2 관통홀(140h)의 평면 크기는 상기 제 1 관통홀(130h)의 평면 크기보다 작을 수 있다. 본 발명의 다른 실시 예에 따른 디스플레이 장치에서 상기 제 2 관통홀(140h)의 제 1 방향으로 연장하는 측면 및 상기 제 1 방향과 수직한 제 2 방향으로 연장하는 측면은 모두 상기 제 1 관통홀(130h)의 해당 측면보다 작을 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 제 2 관통홀(140h)이 제 1 관통홀(130h)과 다른 평면 형상을 갖는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 제 2 관통홀(140h)의 평면 형상이 제 1 관통홀(130h)의 평면 형상과 동일할 수 있다. 예를 들어, 도 4b에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 제 2 관통홀(140h)이 제 1 관통홀(130h)와 동일한 평면 형상을 가지되, 상기 제 1 관통홀(130h)과 중심 위치가 다를 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 제 2 관통홀(140h)이 제 1 관통홀(130h)보다 작은 평면 크기를 갖는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 제 2 관통홀(140h)이 제 1 관통홀(130h)과 동일 또는 그 이상의 평면 크기를 가질 수 있다. 예를 들어, 도 4c에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 제 2 관통홀(140h)의 평면 형상이 제 1 관통홀(130h)의 평면 형상을 평면적으로 0° 내지 90° 회전한 것과 동일할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 제 2 관통홀(140h)의 평면 형상이 제 1 관통홀(130h)의 평면 형상과 동일한 다각형 형상인 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 제 2 관통홀(140h)의 평면 형상이 제 1 관통홀(130h)의 평면 형상과 다른 타입의 도형 형상일 수 있다. 예를 들어, 도 4d에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 제 1 관통홀(130h)의 평면 형상이 사각형 형상이고, 제 2 관통홀(140h)의 평면 형상이 원형 형상일 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 제 2 관통홀(140h)의 일부가 하부 보호막(130)과 중첩하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 제 2 관통홀(140h)의 측면이 역 테이퍼를 갖는 영역 및 정 테이퍼를 갖는 영역을 포함할 수 있다면, 상기 제 1 관통홀(130h)과 어떠한 위치 관계를 가져도 무관할 수 있다. 예를 들어, 도 4e에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 상기 제 1 관통홀(130h)의 평면 형상이 사각형 형상이고, 상기 제 2 관통홀(140h)의 평면 형상이 상기 제 1 관통홀(130h)에 내접하는 원형 형상일 수 있다. 본 발명의 다른 실시 예에 따른 디스플레이 장치에서 상기 제 2 관통홀(140h)은 상기 제 1 관통홀(130h) 내에 위치하는 제 1 측면 영역(141sa) 및 상기 제 1 관통홀(130h)의 측면과 평면적으로 일치하는 제 2 측면 영역(143sa)을 포함할 수 있다. 본 발명의 다른 실시 예에 따른 디스플레이 장치에서 상기 제 2 관통홀(140h)의 상기 제 1 측면 영역(141sa)은 역 테이퍼를 가지고, 상기 제 2 관통홀(130h)의 상기 제 2 측면 영역(143sa)은 정 테이퍼를 가질 수 있다.
도 5a 내지 5f는 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 순차적으로 나타낸 도면들이다.
도 2a 및 5a 내지 5f를 참조하여, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 설명한다. 먼저, 도 5a를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 발광 영역(EA) 및 비발광 영역(NEA)을 포함하는 하부 기판(100) 상에 버퍼층(110)을 형성하는 공정, 상기 버퍼층(110) 상에 박막 트랜지스터(Tr2)를 형성하는 공정, 상기 버퍼층(110) 상에 상기 박막 트랜지스터(Tr2)와 이격되는 보조 전극(200)을 형성하는 공정, 상기 박막 트랜지스터(Tr2) 및 상기 보조 전극(200) 상에 하부 보호막(130)을 형성하는 공정 및 상기 하부 보호막(130)에 제 1 컨택홀(CH1)과 제 1 관통홀(130h)을 형성하는 공정을 포함할 수 있다.
상기 박막 트랜지스터(Tr2)를 형성하는 공정은 반도체 패턴(121)을 형성하는 공정, 상기 반도체 패턴(121) 상에 게이트 절연막(122)을 형성하는 공정, 상기 게이트 절연막(122) 상에 게이트 전극(123)을 형성하는 공정, 상기 게이트 전극(123)을 덮는 층간 절연막(124)을 형성하는 공정 및 상기 층간 절연막(124) 상에 소스 전극(125)과 드레인 전극(126)을 형성하는 공정을 포함할 수 있다.
상기 보조 전극(200)은 상기 하부 기판(100)의 상기 비발광 영역(NEA) 상에 형성될 수 있다. 상기 보조 전극(200)은 상기 박막 트랜지스터(Tr2)를 형성하는 공정 중 도전성 물질을 포함하는 구성을 형성하는 공정에 의해 형성될 수 있다. 예를 들어, 상기 보조 전극(200)은 상기 박막 트랜지스터(Tr2)의 상기 소스 전극(125) 및 상기 드레인 전극(126)을 형성하는 공정에 의해 형성될 수 있다. 상기 보조 전극(200)은 상기 소스 전극(125) 및 상기 드레인 전극(126)과 동시에 형성될 수 있다. 상기 보조 전극(200)은 상기 소스 전극(125) 및 상기 드레인 전극(126)과 동일한 물질로 형성될 수 있다.
상기 제 1 컨택홀(CH1)을 형성하는 공정은 상기 박막 트랜지스터(Tr2)의 일부 영역을 노출하는 공정을 포함할 수 있다. 예를 들어, 상기 제 1 컨택홀(CH1)을 형성하는 공정은 상기 박막 트랜지스터(Tr2)의 상기 드레인 전극(126)을 노출하는 공정을 포함할 수 있다. 상기 제 1 컨택홀(CH1)은 상기 드레인 전극(126)과 중첩하도록 형성될 수 있다.
상기 제 1 관통홀(130h)을 형성하는 공정은 상기 보조 전극(200)의 일부 영역을 노출하는 공정을 포함할 수 있다. 상기 제 1 관통홀(130h)은 상기 보조 전극(200)과 중첩하도록 형성될 수 있다.
도 5b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 제 1 컨택홀(CH1) 및 상기 관통홀(130h)을 포함하는 상기 하부 보호막(130) 상에 오버 코트층(140)을 형성하는 공정을 포함할 수 있다.
상기 오버 코트층(140)은 상기 하부 보호막(130)의 상기 제 1 컨택홀(CH1) 및 상기 관통홀(130h)의 내측으로 연장할 수 있다. 상기 제 1 컨택홀(CH1) 및 상기 관통홀(130h)은 상기 오버 코트층(140)에 의해 채워질 수 있다.
도 5c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 오버 코트층(140)을 부분적으로 노광하는 공정을 포함할 수 있다.
상기 오버 코트층(140)은 포토레지스트와 같은 감광성 물질로 형성될 수 있다. 예를 들어, 상기 오버 코트층(140)의 노광된 부분은 상기 오버 코트층(140)의 노광되지 않은 부분과 물리적 특성이 달라질 수 있다.
상기 오버 코트층(140)의 노광 공정에 의해 노광되는 부분을 후속 공정에 따라 달라질 수 있다. 예를 들어, 후속 공정에 의해 상기 오버 코트층(140)의 노광되지 않은 부분이 제거되는 경우, 상기 오버 코트층(140)의 노광 공정은 후속 공정에 의해 형성되는 제 2 컨택홀(CH2) 및 제 2 관통홀(140h)에 대응되는 영역을 가리는 마스크 패턴(300)이 사용될 수 있다. 상기 마스크 패턴(300)은 후속 공정에 의해 형성될 상기 제 1 컨택홀(CH1)을 위한 제 1 마스크 패턴(310) 및 후속 공정에 의해 형성될 상기 제 1 관통홀(130h)을 위한 제 2 마스크 패턴(320)을 포함할 수 있다.
상기 제 1 마스크 패턴(310)은 상기 하부 보호막(130)의 상기 제 1 컨택홀(CH1) 상에 위치할 수 있다. 상기 제 1 컨택홀(CH1)은 상기 제 1 마스크 패턴(310)과 중첩할 수 있다. 상기 제 1 마스크 패턴(310)은 상기 제 1 컨택홀(CH1)을 덮을 수 있다. 상기 제 1 마스크 패턴(310)의 평면 크기는 상기 제 1 컨택홀(CH1)의 평면 크기보다 클 수 있다.
상기 제 2 마스크 패턴(320)은 상기 제 1 관통홀(130h)을 부분적으로 가릴 수 있다. 예를 들어, 상기 제 2 마스크 패턴(320)의 일측 측면은 상기 제 1 관통홀(130h) 내에 위치할 수 있다. 상기 제 2 마스크 패턴(320)의 타측 측면은 상기 하부 보호막(130)과 중첩할 할 수 있다.
상기 오버 코트층(140)의 노광 공정은 상기 하부 보호막(130) 상에 위치하는 상기 오버 코트층(140)을 노광할 수 있을 정도로 진행될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 상기 제 2 마스크 패턴(320)과 중첩하지 않으며, 상기 제 1 관통홀(130h) 내에 위치하는 상기 오버 코트층(140)의 일부 영역(K)에 빛이 충분히 전달되지 않을 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 상기 오버 코트층(140)이 상기 제 1 관통홀(130h)을 채우되, 노광된 영역의 하부에 위치하는 미노광 영역(K)을 포함할 수 있다. 상기 오버 코트층(140)의 상기 미노광 영역(K) 상에 위치하는 상기 오버 코트층(140)의 노광 영역의 측면은 역 테이퍼를 가질 수 있다.
도 5d에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 오버 코트층(140)에 제 2 컨택홀(CH2) 및 제 2 관통홀(140h)을 형성하는 공정을 포함할 수 있다.
상기 제 2 컨택홀(CH2) 및 상기 제 2 관통홀(140h)을 형성하는 공정은 상기 오버 코트층(140)의 노광되지 않은 영역을 제거하는 공정을 포함할 수 있다.
상기 제 2 컨택홀(CH2)은 상기 제 1 컨택홀(CH1) 상에 형성될 수 있다. 상기 제 2 컨택홀(CH2)의 평면 크기는 상기 제 1 컨택홀(CH1)의 평면 크기보다 크게 형성될 수 있다. 상기 제 2 컨택홀(CH2)의 측면들은 상기 제 1 컨택홀(CH1)의 측면들의 외측에 형성될 수 있다.
상기 제 2 관통홀(140h)은 상기 보조 전극(200) 상에 형성될 수 있다. 상기 오버 코트층(140)의 노광되지 않은 영역을 제거하는 공정에 의해 상기 제 1 관통홀(130h) 내에 위치하는 상기 오버 코트층(140)의 상기 미노광 영역(K)이 제거될 수 있다. 상기 제 2 관통홀(140h)의 측면은 상기 제 1 관통홀(130h) 내에 위치하는 제 1 측면 영역(141sa) 및 상기 하부 보호막(130)과 중첩하는 제 2 측면 영역(142sa)을 포함하도록 형성될 수 있다. 상기 제 1 측면 영역(141sa)은 역 테이퍼로 형성될 수 있다. 상기 제 2 측면 영역(142sa)은 정 테이퍼로 형성될 수 있다.
상기 오버 코트층(140)의 상기 미노광 영역(K)이 제거됨에 따라 상기 제 2 컨택홀(CH2) 및 상기 제 2 관통홀(140h)을 형성하는 공정은 상기 오버 코트층(140)의 상기 제 1 측면 영역(141sa)의 하부에 언더 컷 영역(UC)을 형성할 수 있다.
도 5e에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치는 상기 제 2 컨택홀(CH2) 및 상기 제 2 관통홀(140h)을 포함하는 상기 오버 코트층(140) 상에 하부 전극(151) 및 연결 배선(155)을 형성하는 공정을 포함할 수 있다.
상기 연결 배선(155)은 상기 하부 전극(151)과 동일한 물질 및 구조로 형성될 수 있다. 예를 들어, 상기 연결 배선(155)은 상기 하부 전극(151)과 동시에 형성될 수 있다. 상기 하부 전극(151) 및 상기 연결 배선(155)은 스퍼터링(sputtering) 공정과 같은 스텝 커버리지(step coverage)가 좋은 공정으로 형성될 수 있다. 상기 하부 전극(151)은 상기 제 1 컨택홀(CH1)의 측면 및 상기 제 2 컨택홀(CH2)의 측면을 따라 연장하도록 형성될 수 있다. 상기 연결 배선(155)은 상기 제 1 관통홀(130h)의 측면 및 상기 제 2 관통홀(140h)의 측면을 따라 연장하도록 형성될 수 있다.
상기 연결 배선(155)은 상기 제 2 관통홀(140h)의 상기 제 1 측면 영역(141sa) 상에 형성될 수 있다. 상기 연결 배선(155)은 상기 제 2 관통홀(140h)의 상기 제 1 측면 영역(141sa) 상에서 상대적으로 얇은 두께로 형성될 수 있다. 상기 제 2 관통홀(140h)의 상기 제 2 측면 영역(142sa) 상에 형성된 연결 배선(155)은 상기 제 2 관통홀(140h)의 상기 제 1 측면 영역(141sa) 상에 형성된 연결 배선(155)과 연결될 수 있다.
도 5f에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 하부 전극(151) 및 연결 배선(155)의 가장 자리를 덮는 뱅크 절연막(160)을 형성하는 공정 및 상기 뱅크 절연막(160)이 형성된 상기 하부 기판(100) 상에 발광층(152)을 형성하는 공정을 포함할 수 있다.
상기 발광층(152)은 증발을 이용한 증착 공정에 의해 형성될 수 있다. 상기 제 1 관통홀(130h)에 의해 노출된 상기 보조 전극(155)은 상기 언더 컷 영역(UC)에서 상기 제 2 관통홀(140h)의 역 테이퍼를 갖는 제 1 측면 영역(141sa)에 의해 가려질 수 있다. 상기 발광층(152)은 상기 오버 코트층(140)의 상기 제 1 측면 영역(141sa)을 포함하는 단부와 중첩하는 상기 보조 전극(200)의 표면을 상에 형성되지 않을 수 있다.
도 2a에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 발광층(152)이 형성된 하부 기판(100) 상에 상부 전극(153)을 형성하는 공정을 포함할 수 있다.
상기 상부 전극(153)은 스퍼터링(sputtering) 공정과 같은 스텝 커버리지(step coverage)가 좋은 공정으로 형성될 수 있다. 상기 상부 전극(153)은 상기 연결 배선(155)을 따라 연장하도록 형성될 수 있다. 상기 상부 전극(153)은 상기 제 2 관통홀(140h)의 상기 제 1 측면 영역(141sa) 상에 형성될 수 있다. 상기 상부 전극(153)은 상기 제 2 관통홀(140h)의 상기 제 1 측면 영역(141sa) 상에서 상대적으로 얇은 두께로 형성될 수 있다. 상기 제 2 관통홀(140h)의 상기 제 2 측면 영역(142sa) 상에 형성된 상부 전극(153)은 상기 제 2 관통홀(140h)의 상기 제 1 측면 영역(141sa) 상에 형성된 상부 전극(153)과 연결될 수 있다.
결과적으로 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 오버 코트층(140)의 제 2 관통홀(140h)이 보조 전극(200)을 노출하는 하부 보호막(130)의 제 1 관통홀(130h)의 일부 측면을 노출하여 정 테이퍼를 갖는 제 2 측면 영역(142sa)을 포함하여, 후속 공정에 의해 형성되는 상부 전극(153)이 언더 컷 영역(UC)에 의해 상대적으로 얇은 두께로 형성되는 영역 및 제 2 관통홀(140h)의 제 2 측면 영역(142sa)에 의해 정상적인 두께로 형성되는 영역을 포함하므로, 언더 컷 영역(UC)에 의한 상부 전극(153)의 저항 산포를 방지할 수 있다.
100 : 하부 기판 110 : 버퍼층
120 : 박막 트랜지스터 130 : 하부 보호막
140 : 오버 코트층 150 : 발광 구조물
155 : 연결 전극 200 : 보조 배선
UC : 언더 컷 영역

Claims (14)

  1. 하부 기판의 비발광 영역 상에 위치하는 보조 전극;
    상기 보조 전극 상에 위치하고, 상기 보조 전극을 노출하는 제 1 관통홀을 포함하는 하부 보호막; 및
    상기 하부 보호막 상에 위치하고, 제 2 관통홀을 포함하는 오버 코트층을 포함하되,
    상기 제 2 관통홀은 상기 제 1 관통홀의 측면과 교차하는 측면을 포함하는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제 2 관통홀의 상기 측면은 상기 제 1 관통홀 내에 위치하는 제 1 측면 영역 및 상기 하부 보호막과 중첩하는 제 2 측면 영역을 포함하되,
    상기 제 1 측면 영역은 역 테이퍼를 가지고, 상기 제 2 측면 영역은 정 테이퍼를 가지는 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 제 2 관통홀의 평면 형상은 상기 제 1 관통홀의 평면 형상과 다른 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 제 2 관통홀은 상기 제 1 관통홀과 동일한 타입의 다각형인 디스플레이 장치.
  5. 제 3 항에 있어서,
    제 1 방향으로 상기 제 2 관통홀의 길이는 상기 제 1 관통홀의 길이보다 길고, 상기 제 1 방향과 수직한 제 2 방향으로 상기 제 2 관통홀의 길이는 상기 제 1 관통홀의 길이보다 짧은 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 제 2 관통홀의 평면 크기는 상기 제 1 관통홀의 평면 크기보다 작은 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 제 2 관통홀의 중심은 상기 제 1 관통홀의 중심과 위치가 다른 디스플레이 장치.
  8. 제 1 항에 있어서,
    상기 제 2 관통홀은 상기 제 1 관통홀의 서로 마주보는 측면들을 가로지르는 디스플레이 장치.
  9. 하부 기판 상에 위치하는 박막 트랜지스터;
    상기 하부 기판 상에 위치하고, 상기 박막 트랜지스터와 이격되는 보조 전극;
    상기 박막 트랜지스터 및 상기 보조 전극 상에 위치하고, 상기 박막 트랜지스터와 중첩하는 제 1 컨택홀 및 상기 보조 전극과 중첩하는 제 1 관통홀을 포함하는 하부 보호막;
    상기 하부 보호막 상에 위치하고, 상기 제 1 컨택홀을 통해 상기 박막 트랜지스터와 연결되는 하부 전극, 상기 제 1 관통홀을 통해 상기 보조 전극과 연결되는 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이에 위치하는 발광층을 포함하는 발광 구조물; 및
    상기 하부 보호막과 상기 발광 구조물 사이에 위치하고, 상기 제 1 컨택홀과 정렬되는 제 2 컨택홀 및 상기 제 1 관통홀과 정렬되는 제 2 관통홀을 포함하는 오버 코트층을 포함하되,
    상기 제 2 관통홀은 역 테이퍼를 갖는 제 1 측면 영역 및 정 테이퍼를 갖는 제 2 측면 영역을 포함하는 디스플레이 장치.
  10. 제 9 항에 있어서,
    상기 박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,
    상기 보조 전극은 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 중 어느 하나와 동일한 물질을 포함하는 디스플레이 장치.
  11. 제 9 항에 있어서,
    상기 보조 전극과 상기 상부 전극 사이에 위치하고, 상기 오버 코트층 상으로 연장하는 연결 전극을 더 포함하는 디스플레이 장치.
  12. 제 11 항에 있어서,
    상기 연결 전극은 상기 하부 전극과 동일한 물질을 포함하는 디스플레이 장치.
  13. 제 9 항에 있어서,
    상기 제 2 관통홀의 상기 제 1 측면 영역은 상기 제 1 관통홀 내에 위치하고, 상기 제 2 관통홀의 상기 제 2 측면 영역은 상기 제 1 관통홀의 측면과 평면적으로 일치하는 디스플레이 장치.
  14. 제 13 항에 있어서,
    상기 제 1 관통홀의 평면은 사각형 형상이고, 상기 제 2 관통홀의 평면은 상기 제 1 관통홀에 내접하는 원형 형상인 디스플레이 장치.
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