CN117939944A - 显示装置 - Google Patents

Abstract

提供了显示装置。显示装置包括：有源层；在有源层上的栅电极；在栅电极上并且连接到有源层的导电层；在导电层上并且连接到导电层的像素电极；以及将连接到有源层的导电层连接到像素电极的连接电极。将连接到有源层的导电层连接到像素电极的连接电极具有小于或等于有源层的抗拉强度的抗拉强度。

Description

显示装置

技术领域

本公开涉及显示装置，并且更具体地，涉及柔性显示装置。

背景技术

显示装置指显示用于向用户提供视觉信息的图像的装置。有机发光二极管(OLED)显示器已经成为显示装置中的焦点。

与液晶显示装置不同，由于有机发光二极管显示器具有自发射特性并且不需要单独的光源，因此能够减小有机发光二极管显示器的厚度和重量。此外，有机发光二极管显示器具有诸如低功耗、高亮度和高响应速度的高质量特性。

发明内容

显示装置可以包括柔性的一个或多个组件，诸如包括塑料。由于外部冲击，可能在显示装置中出现点缺陷。当显示装置的一些晶体管因外部冲击而损坏时，电气驱动电流可以被连续地施加到驱动晶体管，并且因此亮点缺陷可以在显示装置中被可视化地识别。

本公开的目的在于提供被配置为防止由于外部冲击引起的显示质量的劣化的显示装置。

然而，本公开的目的不限于上述目的，并且可以在不背离本公开的观点和范围的情况下进行各种扩展。

为了实现上述目的，根据实施方式的显示装置可以包括：衬底；布置在衬底上的有源层；布置在有源层上的栅电极；布置在栅电极上并且连接到有源层的导电层；布置在导电层上、连接到导电层并且具有小于或等于有源层的抗拉强度的抗拉强度的连接电极；以及布置在连接电极上并且连接到连接电极的像素电极。

在一个实施方式中，有源层可以包括选自硅半导体、氧化物半导体和有机半导体中的至少一种。

在一个实施方式中，连接电极的抗拉强度可以是大约400兆帕(MPa)或更小。

在一个实施方式中，连接电极的弹性模量可以大于或等于有源层的弹性模量。

在一个实施方式中，连接电极的弹性模量可以是大约50吉帕(GPa)或更大。

在一个实施方式中，连接电极的抗拉强度可以小于或等于栅电极的抗拉强度。

在一个实施方式中，连接电极的抗拉强度可以小于或等于导电层的抗拉强度。

在一个实施方式中，连接电极可以包括透明导电氧化物(TCO)。

透明导电氧化物可以是选自氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟镓锌(IGZO)、氧化锌(ZnO)、氧化铝锌(AZO)和氧化铟(In₂O₃)中的至少一种。

在一个实施方式中，衬底可以包括聚酰亚胺。

在一个实施方式中，显示装置可以进一步包括包含有源层、栅电极和导电层的晶体管。

在一个实施方式中，显示装置可以进一步包括作为包括像素电极的发光元件的发光结构。

在一个实施方式中，发光结构可以进一步包括布置在像素电极上的发光层和布置在发光层上的公共电极。

为了实现上述目的，根据实施方式的显示装置可以包括：衬底；布置在衬底上的有源层；布置在有源层上的栅电极；布置在栅电极上并且连接到有源层的导电层；布置在导电层上、连接到导电层并且具有大于或等于有源层的弹性模量的弹性模量的连接电极；以及布置在连接电极上并且连接到连接电极的像素电极。

在一个实施方式中，有源层可以包括选自硅半导体、氧化物半导体和有机半导体中的至少一种。

在一个实施方式中，连接电极的弹性模量可以是大约50GPa或更大。

在一个实施方式中，连接电极的抗拉强度可以小于或等于有源层的抗拉强度。

在一个实施方式中，连接电极的抗拉强度可以是大约400MPa或更小。

在一个实施方式中，连接电极的弹性模量可以大于或等于栅电极的弹性模量。

在一个实施方式中，连接电极的弹性模量可以大于或等于导电层的弹性模量。

在根据实施方式的显示装置中，连接电极具有小于或等于有源层的抗拉强度的抗拉强度，或者具有大于或等于有源层的弹性模量的弹性模量，使得连接电极可以具有大于有源层的脆性的脆性。

当显示装置包括具有高脆性的连接电极时，连接漏电极和像素电极的连接电极可以与有源层同时被损坏或早于有源层被损坏。换句话说，当连接电极被损坏时，驱动电流(或初始化电压)可以不从漏电极传输到像素电极。因此，即使当晶体管因外部冲击而损坏时，也可能在显示装置中出现暗点而不是亮点。由于显示装置的亮点比暗点从显示装置外部(诸如由用户的眼睛)更可视化地被识别，因此能够防止因由连接电极引起的外部冲击导致的显示质量的劣化。

然而，本公开的有益效果不限于上述效果，并且可以在不背离本公开的观点和范围的情况下进行各种扩展。

附图说明

图1是示出根据本公开的实施方式的显示装置的平面图。

图2是用于描述图1的显示装置的框图。

图3是用于描述包含在图1的显示装置中的像素的电路图。

图4是用于描述包含在图1的显示装置中的像素单元的截面图。

图5是用于描述包含在图1的显示装置中的像素单元的截面图。

图6至图17是用于描述根据本公开的实施方式的用于制造(或提供)显示装置的方法的视图。

具体实施方式

在下文中，将参考附图更详细地描述本公开的实施方式。在附图中，相同的附图标记用于相同的元件，并且相同元件的冗余描述将被省略。

将理解，当元件被称为与另一元件相关，诸如“在”另一元件“上”时，该元件能够直接在该另一元件上，或者在它们之间可以存在居间元件。相反，当元件被称为与另一元件相关，诸如“直接在”另一元件“上”时，不存在居间元件。当“直接”相关时，元件可以彼此接触，以便在它们之间形成接口。

将理解，尽管术语“第一”、“第二”、“第三”等可以在本文中用来描述各个元件、组件、区、层和/或区段，但是这些元件、组件、区、层和/或区段不应当受这些术语限制。这些术语仅用于将一个元件、组件、区、层或区段与另一元件、组件、区、层或区段相区分。因此，在不背离本文中的教导的情况下，下面讨论的“第一元件”、“第一组件”、“第一区”、“第一层”或“第一区段”可以被称为第二元件、第二组件、第二区、第二层或第二区段。

本文中使用的术语仅是为了描述特定实施方式的目的，而不旨在限制。除非上下文中另有明确指示，否则如本文中所使用的“一(a)”、“一个(an)”、“该(the)”和“至少一个”不表示数量的限制，并且旨在包括单数和复数两者。例如，除非上下文中另有明确指示，否则“元件”具有与“至少一个元件”的含义相同的含义。“至少一个”不应当被解释为限制于“一”或者“一个”。“或”意味着“和/或”。如本文中所使用的，术语“和/或”包括相关所列项目中的一个或者多个的任何和所有组合。在本公开的图和文本内，指示元件的单数形式的附图标记也可以用于表示多个单数元件。

将进一步理解，术语“包括(comprise)”和/或“包括有(comprising)”或者“包含(include)”和/或“包含有(including)”在本说明书中使用时，指定所陈述的特征、区、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、区、整体、步骤、操作、元件、组件和/或它们的组的存在或附加。

此外，在本文中可以使用诸如“下(lower)”或“底部(bottom)”以及“上(upper)”或“顶部(top)”的相对术语来描述如图中图示的一个元件与另一元件的关系。将理解，相对术语旨在包含装置的除图中描绘的取向以外的不同取向。例如，如果一个图中的装置被翻转，则被描述为在其它元件的“下”侧上的元件将被取向为在其它元件的“上”侧上。因此，根据图的特定取向，术语“下”能够包含“下”和“上”的取向两者。类似地，如果一个图中的装置被翻转，则被描述为在其它元件“下方(below)”或“下面(beneath)”的元件将被取向为在其它元件“上方(above)”。因此，术语“下方”和“下面”能够包含上方和下方的取向两者。

考虑到有关测量和与特定数量的测量相关的误差(即，测量系统的限制)，如本文中所使用的“约(about)”或者“大约(approximately)”包括所述值，并且意味着在如由本领域普通技术人员确定的针对特定值的可接受偏差范围内。例如，“约”能够意味着在一个或者多个标准偏差内，或者在所述值的±30％、20％、10％或5％内。

除非另有限定，否则本文中所使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。还将理解，除非在本文中明确地这样限定，否则术语(诸如在常用词典中限定的那些术语)应当被解释为具有与它们在相关技术和本公开的上下文中的含义一致的含义，并且将不以理想化或过于正式的意义来解释。

在本文中参照作为理想化实施方式的示意性图示的剖面图示对实施方式进行描述。这样，由例如制造技术和/或公差导致的图示的形状的变体将被预期。因此，本文中所描述的实施方式不应当被解释为受限于如本文中图示的特定的区形状，而是包括由例如制造而导致的形状上的偏差。例如，图示或描述为平坦的区通常可具有粗糙和/或非线性特征。此外，图示的尖角可被倒圆。因此，图中图示的区本质上是示意性的，并且它们的形状并不旨在图示区的精确形状，并且不意在限制本权利要求书的范围。

图1是示出根据本公开的实施方式的显示装置10的平面图。

参考图1，根据本公开的实施方式的显示装置10可以包括(图2的)像素单元PXP、数据驱动器DDV、第一电力线PL1、第二电力线PL2、第三电力线PL3、第四电力线PL4、第一电力图案PP1和第二电力图案PP2。

像素单元PXP可以包括至少一个像素PX，并且可以接收诸如用于驱动像素PX的电压(例如，电力电压和/或数据电压)的电气信号。另外，像素单元PXP可以在其中布置有连接到像素PX的(图2的)数据线DL、连接到像素PX的(图2的)栅极线GL和连接到像素PX的(图2的)发射控制线EML。

数据驱动器DDV可以与显示装置10的非显示区域NDA重叠。在一个实施方式中，非显示区域NDA可以被布置成与显示区域DA相邻。例如，显示区域DA可以具有矩形形状，并且非显示区域NDA可以被布置成围绕显示区域DA。在实施方式中，图像可以显示在显示区域DA中，并且图像可以不显示在非显示区域NDA中，不限于此。

显示装置10的平面形状可以沿由彼此交叉的第一方向和第二方向限定的平面延伸。参考图1，例如，垂直方向和水平方向可以不同地表示第一方向和第二方向。显示装置10及其各个组件或层的厚度可以沿第三方向延伸，以便限定厚度方向。显示装置10的各个组件和层可以具有分别与上面描述的显示区域DA和非显示区域NDA相对应的显示区域DA和非显示区域NDA。

在一个实施方式中，数据驱动器DDV可以以集成电路(IC)的形式被布置在非显示区域NDA中。例如，数据驱动器DDV可以结合以连接到布置在非显示区域NDA中的扇出线，并且(图3的)数据电压DATA可以通过扇出线传输到显示区域DA。然而，用于设置数据驱动器DDV的结构不限于此。例如，数据驱动器DDV可以被单独布置在印刷电路板上。

数据驱动器DDV可以生成数据电压DATA，并且向显示区域DA提供数据电压DATA。这将参考图2进行描述。

第一电力线PL1、第二电力线PL2、第三电力线PL3和第四电力线PL4可以与非显示区域NDA重叠(或相对应)。在一个实施方式中，在平面图中，第一电力线PL1可以与数据驱动器DDV相邻，并且被布置在数据驱动器DDV的左侧上。第二电力线PL2可以与第一电力线PL1相邻，并且被布置在第一电力线PL1的左侧上。在平面图中，第三电力线PL3可以与数据驱动器DDV相邻，并且被布置在数据驱动器DDV的右侧处。第四电力线PL4可以与第三电力线PL3相邻，并且被布置在第三电力线PL3的右侧上。因此，第一电力线PL1、第二电力线PL2、第三电力线PL3和第四电力线PL4可以关于作为参考线的数据驱动器DDV对称。即，数据驱动器DDV的中心可以沿图1中的水平方向被限定，参考线可以延伸穿过中心并且沿垂直方向延伸，并且各种电力线可以关于该参考线对称。

然而，第一电力线PL1、第二电力线PL2、第三电力线PL3和第四电力线PL4的数量和设置结构不限于此。例如，显示装置10可以包括第一电力线PL1和第二电力线PL2，并且可以不包括第三电力线PL3和第四电力线PL4。另外，第一电力线PL1、第二电力线PL2、第三电力线PL3和第四电力线PL4中的全部都可以被布置在数据驱动器DDV的左(或右)侧上。

第一电力线PL1、第二电力线PL2、第三电力线PL3和第四电力线PL4可以将作为电气信号的电力电压从焊盘或端子传输到显示区域DA。外部组件可以在焊盘或端子处连接到显示装置10。例如，焊盘可以连接到电力管理集成电路(PMIC)结合到的柔性印刷电路板，并且可以从电力管理集成电路接收电力电压。在一个实施方式中，第一电力线PL1可以传输(图3的)第一电力电压ELVDD，第二电力线PL2可以传输(图3的)第二电力电压ELVSS，第三电力线PL3可以传输第一电力电压ELVDD，并且第四电力线PL4可以传输第二电力电压ELVSS。

然而，由第一电力线PL1、第二电力线PL2、第三电力线PL3和第四电力线PL4传输的电力电压不限于此。例如，第一电力线PL1和第三电力线PL3可以传输第二电力电压ELVSS，并且第二电力线PL2和第四电力线PL4可以传输第一电力电压ELVDD。另外，第一电力线PL1、第二电力线PL2、第三电力线PL3和第四电力线PL4可以传输与电源电压不同的电压。例如，第一电力线PL1、第二电力线PL2、第三电力线PL3和第四电力线PL4可以传输初始化电压(例如，图3的初始化电压VINT)。

第一电力图案PP1可以与非显示区域NDA重叠，并且被布置在显示区域DA与数据驱动器DDV之间。第一电力图案PP1可以连接到第一电力线PL1和第三电力线PL3。第一电力图案PP1可以从第一电力线PL1和第三电力线PL3接收第一电力电压ELVDD，并且将第一电力电压ELVDD从非显示区域NDA传输到显示区域DA。

第二电力图案PP2可以与非显示区域NDA重叠，并且沿显示区域DA的边界延伸以便围绕显示区域DA。第二电力图案PP2可以连接到第二电力线PL2和第四电力线PL4。第二电力图案PP2可以从第二电力线PL2和第四电力线PL4接收第二电力电压ELVSS，并且将第二电力电压ELVSS从非显示区域NDA传输到显示区域DA。第二电力图案PP2可以具有在显示装置10的一侧(诸如，在其处布置有数据驱动器DDV的一侧)处开口的环形状。

图2是用于描述图1的显示装置10的框图。

参考图2和图3，显示装置10可以包括用于驱动像素单元PXP的栅极驱动器GDV、数据驱动器DDV、发射驱动器EDV和作为时序控制器的控制器CON。

栅极驱动器GDV可以基于栅极控制信号GCTRL生成第一栅极信号GW、第二栅极信号GC、第三栅极信号GI、第四栅极信号GB。例如，第一栅极信号GW、第二栅极信号GC、第三栅极信号GI、第四栅极信号GB可以包括用于使晶体管导通的栅极导通电压和用于使晶体管截止的栅极截止电压。栅极控制信号GCTRL可以包括垂直开始信号、时钟信号等。

数据驱动器DDV可以基于输出图像数据ODAT和数据控制信号DCTRL生成数据电压DATA。例如，数据驱动器DDV可以生成与输出图像数据ODAT相对应的数据电压DATA，并且响应于数据控制信号DCTRL输出数据电压DATA。数据控制信号DCTRL可以包括输出数据使能信号、水平开始信号和负载信号。

发射驱动器EDV可以基于发射驱动信号ECTRL生成发射控制信号EM。例如，发射驱动信号ECTRL可以包括垂直开始信号、时钟信号等，并且发射控制信号EM可以包括用于使晶体管导通的栅极导通电压和用于使晶体管截止的栅极截止电压。

控制器CON(例如，时序控制器T-CON)可以从外部主机处理器(例如，GPU)接收输入图像数据IDAT和控制信号CTRL。例如，输入图像数据IDAT可以是包括红色图像数据、绿色图像数据和蓝色图像数据的RGB数据。控制信号CTRL可以包括垂直同步信号、水平同步信号、输入数据使能信号、主时钟信号等。控制器CON可以基于输入图像数据IDAT和控制信号CTRL生成栅极控制信号GCTRL、发射驱动信号ECTRL、数据控制信号DCTRL和输出图像数据ODAT。

图3是用于描述包含在图1的显示装置10中的像素PX的电路图。

参考图3，像素PX可以包括像素电路PC和发光元件。发光元件可以包括发光二极管LED，然而不限于此。像素电路PC可以向发光二极管LED提供驱动电流，并且发光二极管LED可以基于驱动电流产生光。例如，发光二极管LED可以不同地包括多个发光元件(诸如有机发光二极管、无机发光二极管、纳米发光二极管等)中的任一个。

像素电路PC可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和存储电容器CST。

发光二极管LED可以包括第一端子(例如，阳极端子)和第二端子(例如，阴极端子)。发光二极管LED的第一端子可以连接到第六晶体管T6和第七晶体管T7，并且第二端子可以接收第二电力电压ELVSS。发光二极管LED可以产生具有与驱动电流相对应的亮度的光。

存储电容器CST可以包括第一端子和第二端子。存储电容器CST的第一端子可以连接到第一晶体管T1，并且存储电容器CST的第二端子可以接收第一电力电压ELVDD。当第一栅极信号GW禁用时，存储电容器CST可以保持第一晶体管T1的栅极端子的电压电平。

第一晶体管T1可以包括栅极端子、第一端子(例如，源极端子)和第二端子(例如，漏极端子)。第一晶体管T1的栅极端子可以连接到存储电容器CST的第一端子。第一晶体管T1的第一端子可以耦接到第二晶体管T2，并且接收数据电压DATA。第一晶体管T1的第二端子可以连接到第六晶体管T6。第一晶体管T1可以基于栅极端子与第一端子之间的电压差生成驱动电流。例如，第一晶体管T1可以被称为驱动晶体管。

第二晶体管T2可以包括栅极端子、第一端子(例如，源极端子)和第二端子(例如，漏极端子)。第二晶体管T2的栅极端子可以通过栅极线GL接收第一栅极信号GW。

第二晶体管T2可以响应于第一栅极信号GW而被导通或截止。例如，当第二晶体管T2是PMOS晶体管时，第二晶体管T2可以在第一栅极信号GW具有正电压电平时截止，并且可以在第一栅极信号GW具有负电压电平时导通。第二晶体管T2的第一端子可以通过数据线DL接收数据电压DATA。当第二晶体管T2导通时，第二晶体管T2的第二端子可以向第一晶体管T1的第一端子提供数据电压DATA。例如，第二晶体管T2可以被称为开关晶体管。

第三晶体管T3可以包括栅极端子、第一端子(例如，源极端子)和第二端子(例如，漏极端子)。第三晶体管T3的栅极端子可以接收第二栅极信号GC。第三晶体管T3的第一端子可以连接到第一晶体管T1的第二端子。第三晶体管T3的第二端子可以连接到第一晶体管T1的栅极端子。

第三晶体管T3可以响应于第二栅极信号GC而导通或截止。例如，当第三晶体管T3是PMOS晶体管时，第三晶体管T3可以在第二栅极信号GC具有正电压电平时截止，并且可以在第二栅极信号GC具有负电压电平时导通。

当第三晶体管T3响应于第二栅极信号GC而导通时，第三晶体管T3可以将第一晶体管T1二极管耦接。因此，第三晶体管T3可以补偿第一晶体管T1的阈值电压。例如，第三晶体管T3可以被称为补偿晶体管。

第四晶体管T4可以包括栅极端子、第一端子(例如，源极端子)和第二端子(例如，漏极端子)。第四晶体管T4的栅极端子可以接收第三栅极信号GI。第四晶体管T4的第一端子可以连接到第一晶体管T1的栅极端子。第四晶体管T4的第二端子可以接收初始化电压VINT。

第四晶体管T4可以响应于第三栅极信号GI而导通或截止。例如，当第四晶体管T4为PMOS晶体管时，第四晶体管T4可以在第三栅极信号GI具有正电压电平时截止，并且可以在第三栅极信号GI具有负电压电平时导通。

当第四晶体管T4被第三栅极信号GI导通时，初始化电压VINT可以被提供到第一晶体管T1的栅极端子。因此，第四晶体管T4可以将第一晶体管T1的栅极端子初始化为初始化电压VINT。例如，第四晶体管T4可以被称为栅极初始化晶体管。

第五晶体管T5可以包括栅极端子、第一端子(例如，源极端子)和第二端子(例如，漏极端子)。第五晶体管T5的栅极端子可以接收发射控制信号EM。第五晶体管T5的第一端子可以接收第一电力电压ELVDD。第五晶体管T5的第二端子可以连接到第一晶体管T1。当第五晶体管T5响应于发射控制信号EM而导通时，第五晶体管T5可以向第一晶体管T1提供第一电力电压ELVDD。

第六晶体管T6可以包括栅极端子、第一端子(例如，源极端子)和第二端子(例如，漏极端子)。第六晶体管T6的栅极端子可以接收发射控制信号EM。第六晶体管T6的第一端子可以连接到第一晶体管T1。第六晶体管T6的第二端子可以连接到发光二极管LED。当第六晶体管T6响应于发射控制信号EM而导通时，第六晶体管T6可以向发光二极管LED提供驱动电流。

第七晶体管T7可以包括栅极端子、第一端子(例如，源极端子)和第二端子(例如，漏极端子)。第七晶体管T7的栅极端子可以接收第四栅极信号GB。第七晶体管T7的第一端子可以连接到发光二极管LED。第七晶体管T7的第二端子可以接收初始化电压VINT。

当第七晶体管T7响应于第四栅极信号GB而导通时，第七晶体管T7可以向发光二极管LED提供初始化电压VINT。因此，第七晶体管T7可以将发光二极管LED的第一端子初始化为初始化电压VINT。例如，第七晶体管T7可以被称为阳极初始化晶体管。

图3中所示的像素电路PC的电路结构是示例性的，并且可以进行各种修改。

图4是用于描述包含在图1的显示装置10中的像素单元PXP的截面图。

参考图4，像素单元PXP可以被布置在衬底SUB上。像素单元PXP可以包括衬底SUB、缓冲层BFR、有源层ACT、栅极绝缘层GIL、栅电极GAT、层间绝缘层ILD、第一导电层CDL1、通孔绝缘层、连接电极CP、像素电极PXL、像素限定层PDL、发光层LEL、公共电极CE、第一无机封装层IOL1、有机封装层OL和第二无机封装层IOL2。

衬底SUB可以包括玻璃、石英、塑料等。在一个实施方式中，衬底SUB可以包括塑料，并且显示装置10可以具有柔性特性。在这种情况下，衬底SUB可以具有其中至少一个有机膜层和至少一个阻挡层交替层压的结构。

例如，衬底SUB可以包括基础衬底BS和阻挡层BRR。阻挡层BRR可以被布置在基础衬底BS上。在这种情况下，基础衬底BS可以包括诸如用于限定聚酰亚胺衬底的聚酰亚胺的有机材料。阻挡层BRR可以包括无机材料。然而，本公开不限于此，并且衬底SUB可以包括两个或更多个基础衬底BS和两个或更多个阻挡层BRR。

在另一实施方式中，衬底SUB可以包括玻璃，并且显示装置10可以具有刚性特性。

缓冲层BFR可以被布置在衬底SUB上。缓冲层BFR可以防止金属原子或杂质从衬底SUB扩散到有源层ACT的有源图案。另外，缓冲层BFR可以在用于形成有源层ACT的结晶工艺期间调节热供给速率。缓冲层BFR可以包括无机材料。

有源层ACT可以被布置在缓冲层BFR上。有源层ACT可以包括有源图案中的一个或多个。在一个实施方式中，有源层ACT可以包括选自硅半导体、氧化物半导体和有机半导体中的至少一种。例如，硅半导体可以包括非晶硅、多晶硅等。

栅极绝缘层GIL可以覆盖有源层ACT，并且可以被布置在缓冲层BFR上。栅极绝缘层GIL可以包括无机绝缘材料。例如，栅极绝缘层GIL可以包括氧化硅、氮化硅、氮氧化硅等。

作为栅极图案的栅电极GAT可以被布置在栅极绝缘层GIL上。栅电极GAT可以与有源层ACT重叠或相对应。栅电极GAT可以包括金属、合金、导电金属氧化物等。例如，栅电极GAT可以包括银(Ag)、包含银的合金、钼(Mo)、包含钼的合金、铝(Al)、包含铝的合金、氮化铝(AlN)、钛(Ti)、包含钛的合金、钨(W)、氮化钨(WN)、铜(Cu)、镍(Ni)、铬(Cr)、氮化铬(CrN)、钽(Ta)、铂(Pt)、钪(Sc)等。

层间绝缘层ILD可以覆盖栅电极GAT，并且可以被布置在栅极绝缘层GIL上。层间绝缘层ILD可以包括无机绝缘材料。例如，层间绝缘层ILD可以包括氧化硅、氮化硅、氮氧化硅等。

第一导电层CDL1可以被布置在层间绝缘层ILD上。第一导电层CDL1可以包括多个导电图案，诸如源电极SE和漏电极DE。在一个实施方式中，源电极SE和漏电极DE可以连接到有源层ACT。源电极SE可以将电气驱动电流(或初始化电压VINT)传输到有源层ACT，并且漏电极DE可以将电气驱动电流(或初始化电压VINT)传输到像素电极PXL。源电极SE和漏电极DE中的每个可以包括金属、合金、导电金属氧化物、透明导电材料等。源电极SE和漏电极DE可以彼此在同一层中，但不限于此。由于在同一层中，因此元件可以在同一工艺中形成和/或包括彼此相同的材料，元件可以是相同材料层的相应部分或相应图案，元件可以通过与相同的下层或上覆层形成界面而在同一层上等，但不限于此。

源电极SE和漏电极DE、有源层ACT以及栅电极GAT可以一起构成晶体管TR。晶体管TR可以与参考图3描述的第六晶体管T6相对应。

通孔绝缘层可以被布置在第一导电层CDL1上。通孔绝缘层可以包括第一通孔绝缘层VIAl和第二通孔绝缘层VIA2中的一个或多个。第一通孔绝缘层VIAl可以覆盖源电极SE和漏电极DE，并且可以被布置在层间绝缘层ILD上。

连接电极CP可以被布置在第一通孔绝缘层VIA1上。连接电极CP可以连接到包含在第一导电层CDL1中的漏电极DE。连接电极CP可以从漏电极DE接收驱动电流(或初始化电压VINT)。

在一个实施方式中，连接电极CP可以包括金属、合金等。例如，连接电极CP可以包括透明导电氧化物(TCO)。透明导电氧化物可以是选自氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟镓锌(IGZO)、氧化锌(ZnO)、氧化铝锌(AZO)和氧化铟(In₂O₃)中的至少一种。上述材料可以单独使用或结合使用。

在一个实施方式中，连接电极CP的抗拉强度可以小于或等于有源层ACT的抗拉强度。换句话说，连接电极CP可以包括具有小于或等于包含在有源层ACT中的材料的抗拉强度的抗拉强度的材料。另外，连接电极CP的抗拉强度可以小于或等于栅电极GAT的抗拉强度，并且可以小于或等于第一导电层CDL1的抗拉强度。在实施方式中，连接电极CP的抗拉强度可以小于或等于第一导电层CDL1和第二导电层CDL2(参考图5)当中的多个导电层中的一个或两个的抗拉强度。例如，连接电极CP的抗拉强度可以是约400兆帕(MPa)或更小。

此外，在另一实施方式中，连接电极CP的弹性模量可以大于或等于有源层ACT的弹性模量。换句话说，连接电极CP可以包括具有大于或等于包含在有源层ACT中的材料的弹性模量的弹性模量的材料。另外，连接电极CP的弹性模量可以大于或等于栅电极GAT的弹性模量，并且可以大于或等于第一导电层CDL1的弹性模量。例如，连接电极CP的弹性模量可以是约50吉帕(GPa)或更大。

在一个实施方式中，连接电极CP的抗拉强度可以小于或等于有源层ACT的抗拉强度，并且连接电极CP的弹性模量可以大于或等于有源层ACT的弹性模量。换句话说，连接电极CP可以满足两个条件中的两个，或者可以满足两个条件中的仅一个。

当连接电极CP的抗拉强度大于约400MPa并且弹性模量小于约50GPa时，连接电极CP可能不容易被损坏。因此，在连接电极CP之下的有源层ACT、栅电极GAT和第一导电层CDL1中的一个可能由于外部冲击而早于连接电极CP被损坏。因此，可以在显示装置10中产生亮点，并且可以增加显示装置10的缺陷率。

因此，在一个或多个实施方式中，连接电极CP可以具有约400MPa或更小的抗拉强度或约50GPa或更大的弹性模量。连接电极CP可以满足抗拉强度条件(约400MPa或更小)和弹性模量条件(约50GPa或更大)中的两个，或者可以满足两个条件中的仅一个。当满足两个条件时，连接电极CP可以具有约400Mpa或更小的抗拉强度以及约50GPa或更大的弹性模量。

连接电极CP可以具有电极的形状以及布线的形状。本公开不限于此。

第二通孔绝缘层VIA2可以覆盖连接电极CP，并且可以被布置在第一通孔绝缘层VIA1上。第一通孔绝缘层VIAl和第二通孔绝缘层VIA2均可以包括有机绝缘材料。例如，第一通孔绝缘层VIAl和第二通孔绝缘层VIA2可以包括光刻胶、聚丙烯酸类树脂、聚酰亚胺类树脂、丙烯酸类树脂等。因此，第一通孔绝缘层VIAl和第二通孔绝缘层VIA2可以具有实质上平坦的上表面。组件或层的上表面可以是最远离衬底SUB的表面，但不限于此。

像素电极PXL可以被布置在第二通孔绝缘层VIA2上。在一个实施方式中，像素电极PXL可以连接到连接电极CP。像素电极PXL可以从连接电极CP接收驱动电流(或初始化电压VINT)。

像素电极PXL可以包括反射金属材料或透明金属材料。例如，像素电极PXL可以包括银(Ag)、包含银的合金、钼(Mo)、包含钼的合金、铝(Al)、包含铝的合金、氮化铝(AlN)、钛(Ti)、包含钛的合金、钨(W)、氮化钨(WN)、铜(Cu)、镍(Ni)、铬(Cr)、氮化铬(CrN)、钽(Ta)、铂(Pt)、钪(Sc)、氧化铟锡(ITO)、氧化铟锌(IZO)等。另外，像素电极PXL可以具有包括Ag/ITO/Ag的多层结构。

像素电极PXL可以包括在像素电极PXL的端部处的边缘。像素限定层PDL可以覆盖像素电极PXL的端部，并且可以沿像素电极PXL的端表面延伸以被布置在第二通孔绝缘层VIA2上。像素限定层PDL可以包括有机材料。暴露像素电极PXL的开口可以形成或提供在像素限定层PDL中。像素限定层PDL中的开口可以与发光区域相对应或限定发光区域，来自发光元件的光在发光区域处被发射。

发光层LEL可以被布置在像素电极PXL上。例如，发光层LEL可以被布置在像素限定层PDL的开口中。发光层LEL可以基于驱动电流产生光。另外，为了提高发光层LEL的发光效率，发光层LEL可以包括功能层(例如，空穴注入层、空穴传输层、电子传输层、电子注入层等)。

公共电极CE可以被布置在发光层LEL上。公共电极CE可以具有板形状，并且接收第二电力电压ELVSS。公共电极CE可以包括反射金属材料或透明金属材料。在实施方式中，公共电极CE可以跨像素单元PXP内的多个像素PX延伸并且是公共的。

像素电极PXL、发光层LEL和公共电极CE可以一起构成发光结构LES。发光结构LES可以与参考图3描述的发光二极管LED相对应，以便表示产生和/或发射光的发光元件。

第一无机封装层IOL1可以被布置在公共电极CE上。例如，第一无机封装层IOL1可以包括无机材料。有机封装层OL可以被布置在第一无机封装层IOL1上。例如，有机封装层OL可以包括有机材料。因此，有机封装层OL可以具有实质上平坦的上表面。第二无机封装层IOL2可以被布置在有机封装层OL上。例如，第二无机封装层IOL2可以包括无机材料。第一无机封装层IOL1、有机封装层OL和第二无机封装层IOL2可以一起构成封装层ECL。封装层ECL可以保护发光结构LES免受外部冲击和/或杂质的影响。

在一个实施方式中，连接电极CP可以具有小于或等于有源层ACT的抗拉强度的抗拉强度，或者可以具有大于或等于有源层ACT的弹性模量的弹性模量，使得连接电极CP可以具有大于有源层ACT的脆性的脆性。因此，当晶体管(例如，图3的第二晶体管T2或第三晶体管T3)因外部冲击而被损坏时，连接电极CP可以与包含在晶体管中的有源层ACT同时被损坏，或者连接电极CP可以早于有源层ACT被损坏。

当显示装置10不包括具有高脆性的连接电极CP时，驱动电流(或初始化电压VINT)在晶体管(例如，图3的第二晶体管T2或第三晶体管T3)被损坏时始终被施加到驱动晶体管(例如，图3的第一晶体管T1)，并且因此可能在显示装置10中产生亮点。

然而，当显示装置10包括具有高脆性的连接电极CP时，连接漏电极DE和像素电极PXL的连接电极CP可以与有源层ACT同时被损坏或早于有源层ACT被损坏。换句话说，当连接电极CP被损坏时，驱动电流(或初始化电压VINT)可以不从漏电极DE传输到像素电极PXL。因此，即使当晶体管(例如，图3的第二晶体管T2或第三晶体管T3)因外部冲击而被损坏时，也可能在显示装置10中产生除亮点以外的暗点。由于显示装置10的亮点比暗点对用户的眼睛更可见，因此可以防止因由连接电极CP引起的外部冲击导致的显示装置10的显示质量的劣化。

图5是用于描述包含在显示装置11中的像素单元PXP的截面图。

参考图5描述的显示装置11可以与参考图4描述的显示装置10相同，除了通孔绝缘层和第二导电层CDL2之外。因此，重复的描述可以被省略或简化。

参考图5，包含在显示装置11中的像素单元PXP可以被布置在衬底SUB上。像素单元PXP可以包括衬底SUB、缓冲层BFR、有源层ACT、栅极绝缘层GIL、栅电极GAT、层间绝缘层ILD、第一导电层CDL1、通孔绝缘层、连接电极CP、第二导电层CDL2、像素电极PXL、像素限定层PDL、发光层LEL、公共电极CE、第一无机封装层IOL1、有机封装层OL和第二无机封装层IOL2。

第一导电层CDL1可以被布置在层间绝缘层ILD上。第一导电层CDL1可以包括作为多个第一导电图案的源电极SE和漏电极DE。源电极SE和漏电极DE可以连接到有源层ACT。

通孔绝缘层可以被布置在第一导电层CDL1上。通孔绝缘层可以包括第一通孔绝缘层VIA1、第二通孔绝缘层VIA2和第三通孔绝缘层VIA3中的一个或多个。第一通孔绝缘层VIAl、第二通孔绝缘层VIA2和第三通孔绝缘层VIA3中的每个可以包括有机绝缘材料。因此，第一通孔绝缘层VIAl、第二通孔绝缘层VIA2和第三通孔绝缘层VIA3中的每个可以具有实质上平坦的上表面。

第一通孔绝缘层VIAl可以覆盖源电极SE和漏电极DE，并且可以被布置在层间绝缘层ILD上。

第二导电层CDL2可以被布置在第一通孔绝缘层VIA1上。第二导电层CDL2可以包括连接到漏电极DE的第二导电图案中的一个或多个。第二导电层CDL2可以从漏电极DE接收驱动电流(或初始化电压VINT)。第二导电层CDL2可以包括金属、合金、导电金属氧化物、透明导电材料等。例如，第二导电层CDL2可以包括与第一导电层CDL1的材料相同的材料，但本公开不限于此。

第二通孔绝缘层VIA2可以覆盖第二导电层CDL2，并且可以被布置在第一通孔绝缘层VIA1上。

连接电极CP可以被布置在第二通孔绝缘层VIA2上。连接电极CP可以连接到第二导电层CDL2。连接电极CP可以通过第二导电层CDL2连接到第一导电层CDL1。连接电极CP可以从第二导电层CDL2接收驱动电流(或初始化电压VINT)。

连接电极CP可以具有小于或等于有源层ACT的抗拉强度的抗拉强度，或者可以具有大于或等于有源层ACT的弹性模量的弹性模量。可替代地，连接电极CP可以具有小于或等于有源层ACT的抗拉强度的抗拉强度和大于或等于有源层ACT的弹性模量的弹性模量。

第三通孔绝缘层VIA3可以覆盖连接电极CP，并且可以被布置在第二通孔绝缘层VIA2上。

像素电极PXL可以被布置在第三通孔绝缘层VIA3上。像素电极PXL可以连接到连接电极CP。像素电极PXL可以从连接电极CP接收驱动电流(或初始化电压VINT)。发光元件可以通过包括连接电极CP以及第一导电层CDL1和第二导电层CDL2中的一个或多个的多层连接结构连接到晶体管TR。

在一些实施方式中，即使当至少一个导电层(例如，第二导电层CDL2)被布置在包括第一导电层CDL1的晶体管TR与像素电极PXL之间时，像素电极PXL和连接电极CP也可以在彼此直接接触的同时彼此连接。换句话说，连接电极CP可以被直接布置在像素电极PXL之下，并且可以被布置在像素电极PXL之下的导电层(例如，第一导电层CDL1、第二导电层CDL2)和连接电极CP当中的最上部分处。因此，连接电极CP因外部冲击而与有源层ACT同时被损坏或早于有源层ACT被损坏，使得传输到像素电极PXL的驱动电流(或初始化电压VINT)可以被阻挡。因此，可以在显示装置11中产生除亮点以外的暗点，并且可以防止因外部冲击而导致的显示装置11的显示质量的劣化。

图6至图17是用于描述根据本公开的实施方式的用于制造或提供显示装置10的方法的视图。

参考图6至图17描述的方法可以是用于制造图4的显示装置10的方法。因此，重复的描述可以被省略或简化。

参考图6，可以形成或提供衬底SUB。具体地，可以形成基础衬底BS。基础衬底BS可以由聚酰亚胺形成。阻挡层BRR可以形成在基础衬底BS上。阻挡层BRR可以由无机材料形成。缓冲层BFR可以形成在阻挡层BRR上。

参考图7，晶体管TR的有源层ACT可以形成在缓冲层BFR上。有源层ACT可以由选自硅半导体、氧化物半导体和有机半导体中的至少一种形成。例如，硅半导体可以包括非晶硅、多晶硅等。

参考图8，栅极绝缘层GIL可以形成在缓冲层BFR上，同时覆盖有源层ACT。栅极绝缘层GIL可以由无机绝缘材料形成。

参考图9，晶体管TR的栅电极GAT可以形成在栅极绝缘层GIL上。栅电极GAT可以形成为与有源层ACT重叠或相对应。栅电极GAT可以由金属、合金、导电金属氧化物等形成。

参考图10，层间绝缘层ILD可以形成在栅极绝缘层GIL上，同时覆盖栅电极GAT。层间绝缘层ILD可以由无机绝缘材料形成。

参考图11，作为晶体管导电图案的导电层CDL可以形成在层间绝缘层ILD上。导电层CDL可以包括晶体管TR的源电极SE和漏电极DE。源电极SE和漏电极DE可以通过形成或限定在层间绝缘层ILD和栅极绝缘层GIL中的接触孔而连接到有源层ACT。导电层CDL可以由金属、合金、导电金属氧化物、透明导电材料等形成。

有源层ACT、栅电极GAT和导电层CDL可以一起形成具有多个晶体管导电图案(例如，栅电极GAT、源电极SE和/或漏电极DE)的晶体管TR。栅电极GAT、源电极SE和漏电极DE当中的一个或多个可以是晶体管TR的下导电层或下导电图案。

参考图12，第一通孔绝缘层VIAl可以形成在层间绝缘层ILD上，同时覆盖导电层CDL。第一通孔绝缘层VIAl可以由有机绝缘材料形成。例如，第一通孔绝缘层VIAl可以由光刻胶、聚丙烯酸类树脂、聚酰亚胺类树脂、丙烯酸类树脂等形成。

参考图13，连接电极CP可以形成在第一通孔绝缘层VIA1上。连接电极CP可以通过形成在第一通孔绝缘层VIA1中的接触孔而连接到漏电极DE。连接电极CP可以限定晶体管TR的上导电层或上导电图案。

连接电极CP可以由金属、合金等形成。例如，连接电极CP可以由透明导电氧化物(TCO)形成。透明导电氧化物可以是选自氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟镓锌(IGZO)、氧化锌(ZnO)、氧化铝锌(AZO)和氧化铟(In₂O₃)中的至少一种。这些材料可以单独使用或结合使用。

又例如，连接电极CP可以由具有小于或等于有源层ACT的抗拉强度的抗拉强度的材料形成。连接电极CP可以具有约400MPa或更小的抗拉强度。

又例如，连接电极CP可以由具有大于或等于有源层ACT的弹性模量的弹性模量的材料形成。连接电极CP可以具有约50GPa或更大的弹性模量。

参考图14，第二通孔绝缘层VIA2可以形成在第一通孔绝缘层VIAl上，同时覆盖连接电极CP。第二通孔绝缘层VIA2可以由有机绝缘材料形成。例如，第二通孔绝缘层VIA2可以由光刻胶、聚丙烯酸类树脂、聚酰亚胺类树脂、丙烯酸类树脂等形成。

参考图15，发光元件的像素电极PXL可以形成在第二通孔绝缘层VIA2上。像素电极PXL可以由反射金属材料或透明金属材料形成。

参考图16，像素限定层PDL可以形成在像素电极PXL上。将像素电极PXL暴露于像素限定层PDL外部的开口可以形成在像素限定层PDL中。

发光元件的发光层LEL可以形成在像素电极PXL上。发光层LEL可以形成在开口中。发光元件的公共电极CE可以形成在发光层LEL上。公共电极CE可以由反射金属材料或透明金属材料形成。

像素电极PXL、发光层LEL和公共电极CE可以一起形成发光结构LES。像素限定层PDL还可以限定发光结构LES的一部分，但不限于此。

参考图17，第一无机封装层IOL1可以形成在公共电极CE上。第一无机封装层IOL1可以由无机材料形成。有机封装层OL可以形成在第一无机封装层IOL1上。有机封装层OL可以由有机材料形成。第二无机封装层IOL2可以形成在有机封装层OL上。第二无机封装层IOL2可以由无机材料形成。

第一无机封装层IOL1、有机封装层OL和第二无机封装层IOL2可以一起形成封装层ECL。

根据实施方式的显示装置10(或显示装置11)可以应用于包含在计算机、膝上型计算机、移动电话、智能电话、智能平板、车辆、便携式多媒体播放器(PMP)、个人数字助理(PDA)、MP3播放器等中的电子显示装置。

尽管已经参考本公开的实施方式进行了以上描述，但是本领域的技术人员将理解，在不背离随附权利要求中描述的本公开的观点和范围的情况下，本公开可以进行各种修改和改变。

Claims (10)

1.一种显示装置，包括：

有源层；

在所述有源层上的栅电极；

在所述栅电极上并且连接到所述有源层的导电层；

在所述导电层上并且连接到所述导电层的像素电极；以及

将连接到所述有源层的所述导电层连接到所述像素电极的连接电极，

其中，所述连接电极具有小于或等于所述有源层的抗拉强度的抗拉强度。

2.根据权利要求1所述的显示装置，其中，所述有源层包括选自硅半导体、氧化物半导体和有机半导体中的至少一种。

3.根据权利要求1所述的显示装置，其中，所述连接电极具有400兆帕或更小的所述抗拉强度。

4.根据权利要求1所述的显示装置，其中，所述连接电极具有大于或等于所述有源层的弹性模量的弹性模量。

5.根据权利要求4所述的显示装置，其中，所述连接电极具有50吉帕或更大的所述弹性模量。

6.根据权利要求1所述的显示装置，其中，所述连接电极具有小于或等于所述栅电极的抗拉强度的所述抗拉强度。

7.根据权利要求1所述的显示装置，其中，所述连接电极具有小于或等于所述导电层的抗拉强度的所述抗拉强度。

8.根据权利要求1所述的装置，其中，所述连接电极包括透明导电氧化物。

9.根据权利要求4所述的显示装置，其中，所述连接电极具有大于或等于所述栅电极的弹性模量的所述弹性模量。

10.根据权利要求4所述的显示装置，其中，所述连接电极具有大于或等于所述导电层的弹性模量的所述弹性模量。