KR20230128706A - 발광 표시 장치 - Google Patents

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KR20230128706A
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semiconductor pattern
layer
electrode
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touch
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KR1020220025905A
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나현석
김상길
안재준
박형선
현창석
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엘지디스플레이 주식회사
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Abstract

본 명세서의 실시예에 따른 발광 표시 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 기판의 제1 영역에 배치되며, 제1 반도체 패턴, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 기판의 제2 영역에 배치되며, 제2 반도체 패턴, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 제1 반도체 패턴과 제2 반도체 패턴 사이에 개재되는 적어도 하나의 절연층, 제1 반도체 패턴의 하부에 배치되는 제1 차단층 및 제2 반도체 패턴의 하부에 배치되는 제2 차단층을 포함할 수 있다.

Description

발광 표시 장치 {LIGHT EMITTING DISPLAY APPARATUS}
본 명세서는 발광 표시 장치에 관한 것으로서, 보다 상세하게는 공정을 간소화하고, 발광 표시 장치의 구동 안정성을 향상시키는 복수의 박막 트랜지스터를 포함하는 발광 표시 장치에 관한 것이다.
다양한 정보를 표시함과 동시에 해당 정보를 시청하는 사용자와 상호 작용할 수 있는 근래의 표시 장치는 다양한 크기, 다양한 형태 및 다양한 기능들이 요구되고 있다.
이러한 표시 장치는 액정 표시 장치(Liquid Crystal Display Device: LCD), 전기영동 표시 장치(Electrophoretic Display Device: FPD) 및 발광 표시 장치(Light Emitting Diode Display Device: LED)등이 있다.
발광 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치(LCD)와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조 가능하다. 또한, 발광 표시 장치는 저전압 구동에 의해 소비 전력 측면에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각, 명암 대비비(contrast ratio; CR)도 우수하여, 차세대 디스플레이로서 연구되고 있다.
발광 표시 장치가 유기 발광 표시 장치인 경우, 발광 소자층은 애노드 전극(Anode), 발광층 및 캐소드(Cathode)를 포함하는 유기 발광 소자층 일 수 있다. 이외에도 발광 소자층으로 퀀텀닷(Quantum dot, QD)이 포함된 퀀텀닷 발광 소자(Quantum dot light-emitting diode, QLED) 등이 더 사용될 수도 있다. 이하에서는 발광 표시 장치가 유기 발광 표시 장치인 것으로 가정하여 설명하기로 하나, 발광 소자층의 종류는 이에 한정되는 것은 아니다.
유기 발광 표시 장치는 발광층이 있는 발광 소자층을 포함하는 복수의 화소를 발광하여 정보를 화면에 표시하는데, 화소를 구동하는 방식에 따라 액티브 매트릭스 타입의 유기 발광 표시 장치(Active Matrix type Organic Light Emitting Diode Display, AMOLED) 또는 패시브 매트릭스 타입의 유기 발광 표시 장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)로 나눌 수 있다.
액티브 매트릭스 타입의 유기 발광 표시 장치(AMOLED)는 박막 트랜지스터(Thin Film Transistor; 혹은 “TFT”)를 이용하여 유기 발광 다이오드에 흐르는 전류를 제어하여 화상을 표시한다.
액티브 매트릭스 방식의 유기 발광 표시 장치는 다양한 박막 트랜지스터를 포함할 수 있는데, 스위칭 박막 트랜지스터(Switching Thin Film Transistor), 스위칭 TFT와 연결된 구동 TFT(Driving TFT), 구동 TFT에 접속된 유기 발광 다이오드(OLED)를 포함한다.
기판의 상기 표시 영역 내에는 상기 발광 소자층의 동작을 제어하기 위한 복수의 구동 회로가 배치될 수 있다. 발광 소자층은 구동 회로와 전기적으로 연결될 수 있다. 구동 회로는 스캔 신호에 따라 데이터 신호에 대응하는 구동 전류를 발광 소자층에 공급할 수 있다. 화소 구동 회로는 다수의 박막 트랜지스터 및 스토리지 커패시터를 포함할 수 있다.
다수의 박막 트랜지스터는 서로 다른 종류의 반도체 패턴 또는 하이브리드 형태의 박막 트랜지스터가 배치될 수 있다. 서로 다른 종류의 반도체 패턴, 예를 들면, 저온 폴리 실리콘(Low Temperature Poly-Silicon: LTPS) 물질로 이루어진 다결정 반도체 패턴과 산화물로 이루어진 산화물 반도체 패턴을 사용하기 때문에 다결정 반도체 패턴을 포함하는 박막 트랜지스터의 공정과 산화물 반도체 패턴을 포함하는 박막 트랜지스터의 공정이 별도로 이루어져야 하므로 공정의 수가 많아지고 복잡하다. 다결정 반도체 패턴과 산화물 반도체 패턴은 화학 가스에 대해 서로 다른 특성을 갖기 때문에 더욱 복잡한 공정을 요구되는 문제점이 있다.
또한, 정지 화면이 많은 스마트 시계 등의 발광 표시 장치로 적용하기 위해서 정지 화면에서 누설 전류가 발생하여 소비 전력이 큰 문제점이 있다. 이에 따라, 발광 표시 장치의 공정을 간소화 하고, 발광 표시 장치의 박막 트랜지스터의 안정성을 향상시키기 위한 다양한 검토가 이루어지고 있으나, 아직 미흡하여 이에 대한 개발이 절실히 요구되고 있다.
본 명세서가 해결하고자 하는 과제는 발광 표시 장치에 포함된 서로 다른 종류의 박막 트랜지스터의 반도체 패턴들을 보호하기 위해 각각의 반도체 패턴 사이에 절연층을 포함하는 발광 표시 장치를 제공하는 것이다.
본 명세서가 해결하고자 하는 과제는 발광 표시 장치에 포함된 서로 다른 종류의 박막 트랜지스터의 반도체 패턴들을 보호하고 공정을 줄이기 위해 서로 다른 종류의 반도체 패턴들 사이에 절연층이 개재되는 발광 표시 장치를 제공하는 것이다.
본 명세서가 해결하고자 하는 다른 과제는 공정 수가 줄어들고 제조 비용을 줄이기 위해 서로 다른 박막 트랜지스터의 각각의 게이트 전극 및 소스 및 드레인 전극들이 동일한 층에 배치되는 발광 표시 장치를 제공하는 것이다.
본 명세서가 해결하고자 하는 다른 과제는 구동 시 박막 트랜지스터의 안정성을 확보하여 표시 품질을 향상시키기 위하여 서로 다른 박막 트랜지스터의 하부에 배치되는 차단층을 포함하는 발광 표시 장치를 제공하는 것이다.
본 명세서가 해결하고자 하는 다른 과제는 산화물 반도체 패턴을 포함하는 구동 박막 트랜지스터가 저계조에서 발생되는 화면 얼룩의 문제를 해결하기 위해, 구동 박막 트랜지스터의 하부에 배치되는 차단층의 거리가 다른 박막 트랜지스터의 하부에 배치되는 차단층의 거리보다 작게 배치되는 발광 표시 장치를 제공하는 것이다.
본 명세서의 실시예에 따른 발광 표시 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 기판의 제1 영역에 배치되며, 제1 반도체 패턴, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 기판의 제2 영역에 배치되며, 제2 반도체 패턴, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 제1 반도체 패턴과 제2 반도체 패턴 사이에 개재되는 적어도 하나의 절연층, 제1 반도체 패턴의 하부에 배치되는 제1 차단층 및 제2 반도체 패턴의 하부에 배치되는 제2 차단층을 포함한다.
본 명세서의 다른 실시예에 따른 발광 표시 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 기판의 제1 영역에 배치되며, 제1 반도체 패턴, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 기판의 제2 영역에 배치되며, 제2 반도체 패턴, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 제1 반도체 패턴의 하부에 배치되는 제1 차단층 및 제2 반도체 패턴의 하부에 배치되는 제2 차단층을 포함한다.
본 명세서의 실시예에 따른 발광 표시 장치는 서로 다른 종류의 박막 트랜지스터의 반도체 패턴 사이에 절연층을 개재하므로, 각각의 반도체 패턴을 보호하여 발광 표시 장치의 표시 품질 및 안정성을 향상시킬 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는 절연층의 상부면 및 하부면 각각에 접하는 서로 다른 종류의 반도체 패턴들을 배치하여, 각각의 박막 트랜지스터의 반도체 패턴이 다른 반도체 패턴을 형성하는 공정으로부터 보호하고 공정을 줄일 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는 서로 다른 종류의 박막 트랜지스터의 각각의 게이트 전극 및 소스 및 드레인 전극을 동일한 층에 배치하여 공정 수가 줄어들고 제조 비용을 감소시킬 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는 서로 다른 박막 트랜지스터의 하부에 차단층을 배치하여 구동 시 박막 트랜지스터의 안정성을 확보하여 표시 품질을 향상시킬 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는 산화물 반도체 패턴을 포함하는 구동 박막 트랜지스터의 하부에 배치되는 차단층의 거리가 다른 박막 트랜지스터의 하부에 배치되는 차단층의 거리보다 작게 배치되어, 산화물 반도체 패턴을 포함하는 구동 박막 트랜지스터의 전류 변동률을 작게 하여 산화물 반도체 패턴을 포함하는 구동 박막 트랜지스터가 저계조에서 발생되는 화면 얼룩의 문제를 해결할 수 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 실시예에 따른 발광 표시 장치의 블록도이다.
도 2는 본 명세서의 실시예에 따른 발광 표시 장치의 서브 화소의 개략적인 블록도이다.
도 3은 본 명세서의 실시예에 따른 발광 표시 장치의 서브 화소의 회로도이다.
도 4는 본 명세서의 실시예에 따른 발광 표시 장치의 단면도이다.
도 5는 본 명세서의 실시예에 터치 센서층이 포함된 발광 표시 장치의 단면도이다.
도 6은 본 명세서의 다른 실시예에 따른 발광 표시 장치의 단면도이다.
도 7은 본 명세서의 다른 실시예에 따른 발광 표시 장치의 단면도이다.
도 8a는 도 7의 본 명세서의 다른 실시예에 따른 제2 박막 트랜지스터를 도시한 단면도이다.
도 8b는 도 8a의 제2 박막 트랜지스터에 발생하는 기생 커패시터 간의 연결 관계를 도시한 회로도이다.
도 9는 본 명세서의 다른 실시예에 따른 발광 표시 장치의 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 “포함한다,” “갖는다,” “이루어진다” 등이 사용되는 경우 “만”이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 오차 범위에 대한 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들면, “상에,” “상부에,” “하부에,” “옆에” 등으로 두 부분의 위치 관계가 설명되는 경우, 예를 들면, “바로” 또는 “직접”이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, “후에,” “에 이어서,” “다음에,” “전에” 등으로 시간적 선후 관계가 설명되는 경우, “바로” 또는 “직접”이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 “연결” “결합” 또는 “접속”된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 특별히 명시적인 기재 사항이 없는 간접적으로 연결되거나 또는 접속될 수 있는 각 구성 요소 사이에 다른 구성 요소가 “개재”될 수도 있다고 이해되어야 할 것이다.
“적어도 하나”는 연관된 구성요소의 하나 이상의 모든 조합을 포함하는 것으로 이해되어야 할 것이다. 예를 들면, “제1, 제2, 및 제3 구성요소의 적어도 하나”의 의미는 제1, 제2, 또는 제3 구성요소뿐만 아니라, 제1, 제2, 및 제3 구성요소의 두 개 이상의 모든 구성요소의 조합을 포함한다고 할 수 있다.
본 명세서에서 “장치”는 표시 패널과 표시 패널을 구동하기 위한 구동부를 포함하는 액정 모듈(Liquid Crystal Module; LCM), 유기 발광 표시모듈(OLED Module)과 같은 표시 장치를 포함할 수 있다. 그리고, LCM, OLED 모듈 등을 포함하는 완제품(complete product 또는 final product)인 노트북 컴퓨터, 텔레비전, 컴퓨터 모니터, 차량용 또는 자동차용 장치(automotive apparatus) 또는 차량(vehicle)의 다른 형태 등을 포함하는 전장장치(equipment apparatus), 스마트폰 또는 전자패드 등의 모바일 전자장치(mobile electronic apparatus) 등과 같은 세트 전자 장치(set electronic apparatus) 또는 세트 장치(set device 또는 set apparatus)도 포함할 수 있다.
따라서, 본 명세서에서의 장치는 LCM, OLED 모듈 등과 같은 디스플레이 장치 자체, 및 LCM, OLED 모듈 등을 포함하는 응용제품 또는 최종소비자용 장치인 세트 장치까지 포함할 수 있다.
그리고, 몇몇 실시예에서는, 표시 패널과 구동부 등으로 구성되는 LCM, OLED 모듈을 “표시 장치”로 표현하고, LCM, OLED 모듈을 포함하는 완제품으로서의 전자장치를 “세트장치”로 구별하여 표현할 수도 있다. 예를 들면, 표시 장치는 액정(LCD) 또는 유기 발광(OLED)의 표시 패널과, 표시 패널을 구동하기 위한 제어부인 소스PCB를 포함할 수 있다. 세트장치는 소스PCB에 전기적으로 연결되어 세트장치 전체를 구동하는 세트 제어부인 세트 PCB를 더 포함할 수 있다.
본 명세서의 실시예에 사용되는 표시 패널은 액정표시 패널, 유기전계발광(OLED: Organic Light Emitting Diode) 표시 패널, 및 전계발광 표시 패널(electroluminescent display panel) 등의 모든 형태의 표시 패널이 사용될 수 있으며. 실시예가 이에 한정되는 것은 아니다. 예를 들면, 표시 패널은 본 명세서의 실시예에 따른 진동 장치에 의하여 진동됨으로써 음향을 발생할 수 있는 표시 패널일 수 있다. 본 명세서의 실시예에 따른 표시 장치에 적용되는 표시 패널은 표시 패널의 형태나 크기에 한정되지 않는다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면 및 실시예를 통해 본 명세서의 실시예를 살펴보면 다음과 같다. 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
이하에서는 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다.
도 1은 본 명세서의 실시예에 따른 발광 표시 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 명세서의 실시예에 따른 발광 표시 장치(100)는 표시 패널(PAN) 및 표시 패널(PAN)로 신호를 전달하는 영상처리부(10), 열화보상부(50), 메모리(60), 타이밍 제어부(20), 데이터 구동부(40), 전원공급부(80) 및 게이트 구동부(30)를 포함한다.
영상 처리부(10)는 외부로부터 공급된 영상 데이터와 더불어 각종 장치를 구동하기 위한 구동 신호를 출력한다. 예를 들면, 영상 처리부(10)로부터 출력되는 구동신호로는 데이터 인에이블 신호, 수직동기 신호, 수평동기 신호 및 클럭 신호 등을 포함할 수 있다.
열화 보상부(50)는 데이터 구동부(40)로부터 공급되는 센싱 전압(Vsen)에 기초하여 표시 패널의 서브 화소(SP)의 열화 보상 게인(gain) 값을 산출하고 이 산출된 열화 보상 게인 값에 기초하여 디밍 가중값을 산출한 후 산출된 열화 보상 게인 값과 디밍 가중값에 의해 현재 프레임의 각각의 서브 화소(SP)의 입력 영상 데이터(Idata)를 변조한 후, 변조된 영상데이터(Mdata)를 타이밍 제어부(20)에 공급할 수 있다.
타이밍 제어부(20)는 열화보상부(50)에서 변조된 영상데이터와 더불어 구동신호 등을 공급받을 수 있다. 타이밍 제어부(20)는 영상처리부(10)로부터 입력되는 구동 신호에 기초하여 게이트 구동부(30)의 동작 타이밍을 제어하기 위한 게이트타이밍 제어신호(GDC)와 데이터 구동부(40)의 동작타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 생성하여 출력할 수 있다.
타이밍 제어부(20)는 게이트 구동부(30) 및 데이터 구동부(40)의 동작 타이밍을 제어하여 각각의 서브 화소(SP)로부터 적어도 하나의 센싱 전압(Vsen)을 획득하여 상기 열화 보상부(50)로 공급할 수 있다.
게이트 구동부(30)는 타이밍 제어부(20)로부터 공급된 게이트타이밍 제어 신호(GDC)에 응답하여 스캔 신호를 표시 패널(PAN)로 출력할 수 있다. 게이트 구동부(30)는 복수의 게이트 라인(GL1~GLm)을 통해 스캔 신호를 출력할 수 있다. 게이트 구동부(30)는 IC(Integrated Circuit) 형태로 형성될 수 있지만, 이에 한정되는 것은 아니다. 게이트 구동부(30)는 발광 표시 장치(100)의 기판 상에 직접 박막 트랜지스터를 적층하여 형성하는 GIP(Gate In Panel)구조로 형성될 수 있다. GIP 구조는 시프트레지스터와 레벨 시프터 등과 같은 다수의 회로를 포함할 수 있다.
데이터 구동부(40)는 타이밍 제어부(20)로부터 입력된 데이터타이밍 제어 신호(DDC)에 응답하여 데이터 전압을 표시 패널(PAN)로 출력할 수 있다. 데이터 구동부(40)는 타이밍 제어부(20)로부터 공급되는 디지털 형태의 데이터 신호(DATA)를 샘플링하고 래치(latch)하여 감마 전압에 기초한 아날로그형태의 데이터전압으로 변환할 수 있다. 데이터 구동부(40)는 복수의 데이터 라인(DL1~DLn)을 통해 데이터전압을 출력할 수 있다.
데이터 구동부(40)는 센싱 전압 리드아웃라인을 통해 표시 패널(PAN)로부터 입력되는 센싱 전압(Vsen)을 열화 보상부(50)에 공급할 수 있다. 데이터 구동부(40)는 IC(Integrated Circuit) 형태로 표시 패널(PAN) 상에 실장될 수 있고 표시 패널(PAN)에 직접 각종 패턴과 적층되어 형성될 수 있으나 이에 한정되는 것은 아니다.
메모리(60)에는 열화 보상 게인에 대한 룩업 테이블(Look Up Table)이 저장되어 있을 뿐만 아니라 서브 화소(SP)의 발광 소자층의 열화보상시점이 저장될 수 있다. 발광 소자층의 열화 보상 시점은 발광 표시 장치의 구동 횟수 또는 구동 시간일 수 있다.
전원 공급부(80)는 고전위 구동 전압(EVDD)과 저전위 구동 전압(EVSS)등을 출력하여 표시 패널(PAN)에 공급할 수 있다. 고전위 구동 전압(EVDD) 및 저전위 구동 전압(EVSS)은 전원 라인을 통해 표시 패널(PAN)에 공급될 수 있다. 전원 공급부(80)로부터 출력된 전압은 게이트 구동부(30) 또는 데이터 구동부(40)로 출력되어 이들의 구동에 사용될 수도 있다.
도 2는 본 명세서의 실시예에 따른 발광 표시 장치의 서브 화소의 개략적인 블록도이다. 도 3은 본 명세서의 실시예에 따른 발광 표시 장치의 서브 화소의 회로도이다.
도 3은 3개의 박막 트랜지스터와 1개의 스토리지 커패시터를 포함하는 3T1C 구조의 발광 표시 장치를 예시하여 설명하였으나, 본 명세서의 발광 표시 장치가 이러한 구조에 한정되는 것이 아니라, 4T1C, 5T1C, 6T1C, 7T1C, 8T1C, 4T2C, 5T2C, 6T2C, 7T2C, 8T2C 와 같은 다양한 구조에 적용될 수 있다.
도 2 및 도 3을 참조하면, 본 명세서의 실시예에 따른 발광 표시 장치(100)는 게이트 라인(GL), 데이터 라인(DL) 전원 라인(PL), 센싱 라인(SL)을 포함하며, 각각의 서브 화소(SP)는 제1 스위칭 박막 트랜지스터(ST1), 제2 스위칭 박막 트랜지스터(ST2), 구동 박막 트랜지스터(DT), 유기 발광 소자(D), 및 스토리지 커패시터(Cst)를 포함한다.
유기 발광 소자(D)는 제2노드(N2)에 접속된 애노드 전극과, 저전위 구동 전압(EVSS)의 입력단에 접속된 캐소드 전극과, 애노드 전극과 캐소드 전극 사이에 위치하는 발광 소자층을 포함한다.
구동 박막 트랜지스터(DT)는 게이트-소스 사이의 전압(Vgs)에 따라 유기 발광 소자(D)에 흐르는 전류(Id)를 제어할 수 있다. 구동 박막 트랜지스터(DT)는 제1노드(N1)에 접속된 게이트 전극, 전원 라인(PL)에 접속되어 고전위 구동전압(EVDD)이 제공되는 드레인 전극 및 제2 노드(N2)에 접속된 소스 전극을 구비할 수 있다.
스토리지 커패시터(Cst)는 제1노드(N1)와 제2노드(N2) 사이에 접속된다. 스토리지 커패시터(Cst)는 한 프레임 동안 일정 전압을 유지할 수 있게 한다.
제1 스위칭 박막 트랜지스터(ST1)는 표시 패널(PAN) 구동 시 게이트 신호(SCAN)에 응답하여 데이터 라인(DL)에 충전된 데이터 전압(Vdata)을 제1 노드(N1)에 인가하여 구동 박막 트랜지스터(DT)를 턴 온 시킨다. 이때, 제1 스위칭 박막 트랜지스터(ST1)는 게이트 라인(GL)에 접속되어 게이트 신호(SCAN)가 입력되는 게이트 전극, 데이터 라인(DL)에 접속되어 데이터 전압(Vdata)이 입력되는 드레인 전극 및 제1 노드(N1)에 접속된 소스 전극을 구비할 수 있다.
제2 스위칭 박막 트랜지스터(ST2)는 센싱 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드아웃라인(SRL) 사이의 전류를 스위칭함으로써, 제2 노드(N2)의 소스 전압을 센싱 전압 리드아웃라인(SRL)의 센싱커패시터(Cx)에 저장한다. 제2 스위칭 박막 트랜지스터(ST2)는 표시 패널(PAN)의 구동 시 센싱 신호(SEN)에 응답하여 제2노드(N2)와 센싱 전압 리드아웃라인(SRL) 사이의 전류를 스위칭함으로써, 구동 박막 트랜지스터(DT)의 소스 전압을 초기화 전압(Vpre)으로 리셋한다. 이때, 제2 스위칭 박막 트랜지스터(ST2)의 게이트 전극은 센싱 라인(SL)에 접속되고 드레인 전극은 제2 노드(N2)에 접속되며, 소스 전극은 센싱 전압 리드아웃라인(SRL)에 접속된다.
도 4는 본 명세서의 실시예에 따른 발광 표시 장치의 단면도이다.
본 명세서의 실시예에 따른 발광 표시 장치(100)는 기판(110), 제1 반도체 패턴(210), 제2 반도체 패턴(310), 및 제1 절연층(131)을 포함할 수 있다.
기판(110) 상에 제1 영역(P1)에 제1 박막 트랜지스터(200), 제2 영역(P2)에 제2 박막 트랜지스터(300), 및 제3 영역(P3)에 스토리지 커패시터(400)가 각각 배치될 수 있다.
제1 영역(P1), 제2 영역(P2), 및 제3 영역(P3)은 기판 상에서 다른 영역일 수 있다. 제1 영역(P1), 제2 영역(P2), 및 제3 영역(P3)은 표시 영역 또는 비표시 영역에 배치될 수 있다. 예를 들면, 제1 박막 트랜지스터(200)는 비표시 영역에 배치되며, 제2 박막 트랜지스터(300)는 표시 영역에 배치될 수 있으며, 이에 제한되는 것은 아니다.
또는, 제1 영역(P1), 제2 영역(P2), 및 제3 영역(P3)은 표시 영역 내에 배치될 수 있다. 예를 들면, 단일 서브 화소(SP)내에 제1 박막 트랜지스터(200), 제2 박막 트랜지스터(300), 스토리지 커패시터(400)가 배치될 수 있다. 제1 박막 트랜지스터(200)는 스위칭 박막 트랜지스터라고 할 수 있다. 제2 박막 트랜지스터(300)는 구동 박막 트랜지스터라고 할 수 있다.
스토리지 커패시터(Cst)는 데이터 라인을 통해 인가되는 데이터 전압을 일정기간 저장하였다가 발광 소자층(500)에 제공할 수 있다.
기판(110)은 발광 표시 장치의 다양한 구성요소들을 지지할 수 있다. 기판(110)은 플렉서빌리티(flexibility)(또는 가요성)을 갖는 플라스틱 물질로 이루어질 수 있다. 예를 들면, 기판(110)은 폴리이미드(Polyimide), 폴리에테르술폰(Polyethersulfone), 폴리에틸렌 테레프탈레이트(Polyethylene terephthalate) 및 폴리카보네이트(Polycarbonate) 중 적어도 하나 이상으로 형성될 수 있으며, 이에 한정되는 것은 아니다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 기판(110)의 하부에 유리로 이루어지는 지지 기판이 배치된 상태에서 발광 표시 장치의 제조 공정이 진행되고, 발광 표시 장치의 제조 공정이 완료된 후 지지 기판이 릴리즈(release)될 수 있다. 또한, 지지 기판이 릴리즈된 후, 기판(110)을 지지하기 위한 백 플레이트(back plate)(또는 플레이트)가 기판(110)의 하부에 배치될 수 있다.
기판(110)이 플라스틱 물질로 이루어지는 경우, 수분이 기판(110)을 침투하여 박막 트랜지스터 또는 발광 소자층까지 투습이 진행되어 표시 장치의 성능을 저하시킬 수 있다. 본 명세서의 실시예에 따른 발광 표시 장치는 투습에 의한 표시 장치의 성능이 저하되는 것을 방지하기 위해 플라스틱 물질로 구성된 2개의 기판으로 구성할 수 있다. 그리고, 2개의 기판 사이에 무기막을 형성함으로써, 수분이 기판을 침투하는 것을 차단하여 제품의 성능 신뢰성을 향상시킬 수가 있다. 무기막은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
기판(110)은 기판 상에 형성된 소자 및 기능층, 예를 들면, 스위칭 박막 트랜지스터, 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터, 구동 박막 트랜지스터와 연결된 유기 발광 소자, 및 보호층 등을 포함하는 개념으로 지칭될 수도 있으며, 이에 한정되는 것은 아니다.
버퍼층(120)은 기판(110)의 전체 표면 상에 배치될 수 있다. 버퍼층(120)은 버퍼층 상에 형성되는 층들과 기판 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 다양한 종류의 결함을 차단하는 역할 등을 수행할 수 있다. 또한, 버퍼층(120)은 기판(110)에 침투한 수분 또는 산소가 확산되는 것을 지연시킬 수 있다.
버퍼층(120)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 버퍼층이 다중층으로 이루어진 경우, 산화 실리콘(SiOx)과 질화 실리콘(SiNx)이 교번으로 형성될 수 있다.
버퍼층(120)은 기판(110)의 종류 및 물질, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.
버퍼층(120) 상에 제1 영역(P1)에 제1 박막 트랜지스터(200) 및 제2 영역에 제2 박막 트랜지스터(300)가 배치될 수 있다.
버퍼층(120)상에 제1 영역(P1)에 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210)이 배치될 수 있다.
제1 반도체 패턴(210)은 다결정 반도체로 이루어질 수 있다. 예를 들면, 다결정 반도체는 이동도가 높은 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)으로 이루어 질 수 있다. 제1 반도체 패턴(210)이 다결정 반도체로 이루어지는 경우 에너지 소비 전력이 낮고 신뢰성이 우수하다.
또한, 제1 반도체 패턴(210)은 아몰포스 실리콘(a-Si)으로도 이루어질 수도 있고, 펜타센 등과 같은 다양한 유기 반도체 물질로 이루어질 수도 있다. 또는, 제1 반도체 패턴(210)은 산화물(oxide)로 이루어질 수도 있으며, 이에 한정되는 것은 아니다.
버퍼층(120) 상에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 공정, 결정화 공정, 활성화 공정, 및 수소화 공정을 수행하는 방식으로 폴리 실리콘이 형성되고, 폴리 실리콘을 패터닝하여 제1 반도체 패턴(210)이 형성될 수 있다.
제1 반도체 패턴(210)은 제1 박막 트랜지스터(200)의 구동 시 도핑 공정이 이루어지지 않고, 제1 반도체 패턴(210)에서 전자나 정공이 이동하는 채널이 형성되는 제1 채널 영역을 포함할 수 있다. 또한, 제1 채널 영역은 제1 게이트 전극(230)과 중첩하여 배치될 수 있다.
제1 채널 영역의 양 측에 도핑 공정에 의해 도체화된 제1 소스 영역 및 제1 드레인 영역을 포함할 수 있다. 제1 소스 영역은 제1 소스 전극(250)과 연결된 제1 반도체 패턴(210)의 부분을 의미하며, 제1 드레인 영역은 제1 드레인 전극(270)과 연결된 제1 반도체 패턴(210)의 부분을 의미할 수 있다.
제1 소스 영역 및 제1 드레인 영역은 다결정 실리콘 물질에 이온 도핑하여 형성될 수 있다.
제1 소스 영역 및 제1 드레인 영역은 다결정 반도체 물질에 3족 또는 5족의 원소중 하나를 주입하여 도체화시킨 영역이다. 예를 들면, 제1 소스 영역 및 제1 드레인 영역은 인(P) 또는 붕소(B)를 포함할 수 있다.
다결정 반도체 물질로 박막 트랜지스터의 반도체 패턴을 제조할 경우, 다결정 반도체 물질은 공극(vacancy)이 존재할 경우 특성이 저하되므로, 열처리 공정을 통해, 질화 실리콘(SiNx)과 같은 절연층에 포함된 수소가 다결정 반도체 물질로 확산되어 다결정 반도체 물질 내에 존재하는 공극(vacancy)을 수소가 메워 반도체 패턴의 소자 특성을 향상시킬 수 있다. 예를 들면, 질화 실리콘(SiNx)과 같은 절연층은 제조 공정 중에 수소 입자를 다량 포함하고 있다. 열처리를 수행하여 질화 실리콘(SiNx)과 같은 절연층에 포함된 수소가 후속 열처리에 의해 다결정 반도체 패턴으로 이루어진 제1 반도체 패턴(210)으로 확산되어, 다결정 반도체 물질 내에 존재하는 공극(vacancy)을 수소가 메워 제1 반도체 패턴(210)의 소자 특성을 향상시킬 수 있다. 따라서, 제1 반도체 패턴(210)은 안정화를 이룰 수 있다.
제1 반도체 패턴(210) 상에 제1 절연층(131)이 배치될 수 있다. 제1 절연층(131)은 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210)과 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310) 사이에 배치되어, 제1 반도체 패턴(210)과 제2 반도체 패턴(310)을 절연 시킬 수 있다.
제1 절연층(131)은 제1 영역(P1)에서 제1 반도체 패턴(210)과 제1 게이트 전극(230) 사이에 배치될 수 있다. 제1 절연층(131)은 제2 영역(P2)에서 제2 반도체 패턴(310)과 버퍼층(120) 또는 기판(110) 사이에 배치될 수 있다.
제1 절연층(131)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등과 같은 절연성 무기 물질로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있다. 제1 절연층(131)은 제1 소스 전극(250) 및 제1 드레인 전극(270) 각각을 제1 반도체 패턴(210)과 전기적으로 연결하기 위하여 홀을 구비할 수 있다.
제1 절연층(131)은 상부면 및 하부면을 포함하며, 제1 절연층(131)의 하부면은 제1 반도체 패턴(210)과 접할 수 있으며, 제1 절연층(131)의 상부면은 제2 반도체 패턴(310)과 접할 수 있다. 예를 들면, 제1 절연층(131)의 하부면은 제1 반도체 패턴(210)의 상부면과 접하며, 제1 절연층(131)의 상부면은 제2 반도체 패턴(310)의 하부면과 접할 수 있다. 본 명세서에서는 제1 반도체 패턴(210)과 제2 반도체 패턴(310) 사이에 하나의 절연층을 도시하였으나, 이에 한정되는 것이 아니며, 적어도 하나 이상의 절연층을 더 포함할 수 있다.
제1 반도체 패턴(210)과 제2 반도체 패턴(310) 사이에 제1 절연층(131)을 배치함으로써, 후술하는 다른 종류의 반도체 패턴이 배치되더라도 각각의 반도체 패턴 형성 시 필요한 각각의 공정으로부터 각각의 반도체 패턴을 보호하여 발광 표시 장치의 표시 품질 및 안정성을 향상시킬 수 있다.
제1 절연층(131) 상에 제2 영역(P2)에 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)이 배치될 수 있다.
제2 반도체 패턴(310)은 산화물 반도체로 이루어질 수 있다. 구동 박막 트랜지스터로서 고속 동작에 유리한 다결정 반도체 패턴을 반도체 패턴으로 사용할 경우, 오프(off)상태에서 누설 전류가 발생하여 소비전력이 큰 문제점이 있다. 따라서, 누설 전류 발생을 차단하는데 유리한 산화물(Oxide)를 반도체 패턴으로 형성할 수 있다.
산화물 반도체 물질은 실리콘 반도체 물질과 비교하여 밴드갭이 더 큰 물질이므로 오프(Off) 상태에서 전자가 밴드갭을 넘어가지 못하며, 이에 따라 오프 전류(Off-Current)가 낮다.
오프 전류는 TFT의 오프(Off) 상태에서 TFT의 소스 전극과 드레인 전극 사이에 누설 전류이다. 구동 박막 트랜지스터를 오프 전류가 낮은 산화물 반도체 물질을 사용할 경우, 오프(Off) 상태가 길더라도 누설 전류를 차단하는 효과가 우수하기 때문에 저속 구동 시 화소들의 휘도 변화를 최소화할 수 있다. 또한 오프(off) 상태에서 누설 전류가 낮기 때문에 소비 전력을 줄일 수 있다.
제2 반도체 패턴(310)은 금속 산화물로 이루어 질 수 있다, 예를 들면, IGZO(Indium-gallium-zinc-oxide), IZO(Indium-zinc-oxide), IGTO(Indium-gallium-tin-oxide), 및 IGO(Indium-gallium-oxide) 중 어느 하나로 이루어 질 수 있으며, 이에 한정되는 것은 아니다.
금속 산화물 물질은 불순물을 주입하는 도핑 공정에 의해 도전 특성이 향상될 수 있다.
제2 반도체 패턴(310)은 제2 박막 트랜지스터(300)의 구동 시 도핑 공정이 이루어지지 않고, 제2 반도체 패턴(310)에서 전자나 정공이 이동하는 채널이 형성되는 제2 채널 영역을 포함할 수 있다. 또한 제2 채널 영역은 제2 게이트 전극(330)과 중첩하여 배치될 수 있다.
제2 채널 영역의 양 측에 도핑 공정에 의해 도체화된 제2 소스 영역 및 제2 드레인 영역을 포함할 수 있다. 제2 소스 영역은 제2 소스 전극(350)과 연결된 제2 반도체 패턴(310)의 부분을 의미하며, 제2 드레인 영역은 제2 드레인 전극(370)과 연결된 제2 반도체 패턴(310)의 부분을 의미할 수 있다.
제2 소스 영역 및 제2 드레인 영역은 금속 산화 물질에 붕소(Boron)등과 같은 3족 원소 중 하나를 주입하는 도핑 공정에 의하여 형성될 수 있다.
제2 반도체 패턴(310) 상에 제2 절연층(132)이 배치될 수 있다. 제2 절연층(132)은 제1 반도체 패턴(210) 및 제2 반도체 패턴(310)과 제1 게이트 전극(230) 및 제2 게이트 전극(330) 사이에 배치될 수 있다. 예를 들면, 제2 절연층(132)은 제1 영역(P1)에서 제1 반도체 패턴(210)과 제1 게이트 전극(230)의 사이에 배치될 수 있다. 제2 절연층(132)은 제2 영역(P2)에서 제2 반도체 패턴(310)과 제2 게이트 전극(330)의 사이에 배치될 수 있다.
제2 절연층(132)은 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210)과 제1 게이트 전극(230) 사이에 배치되며, 제1 반도체 패턴(210)과 제1 게이트 전극(230) 사이에 제1 절연층(131) 및 제2 절연층(132)가 배치될 수 있다. 제2 절연층(132)은 제1 절연층(131)과 함께 제1 반도체 패턴(210)과 제1 게이트 전극(230)을 절연 시킬 수 있다.
제2 절연층(132)은 제2 박막 트랜지스터(200)의 제2 반도체 패턴(310)과 제2 게이트 전극(330) 사이에 배치되며, 제2 반도체 패턴(310)과 제2 게이트 전극(330) 사이에 제2 절연층(132)가 배치될 수 있다. 제2 절연층(132)은 제2 반도체 패턴(310)과 제2 게이트 전극(330)을 절연시킬 수 있다.
제2 절연층(132)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등과 같은 절연성 물질로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있다.
제2 절연층(132)은 제1 소스 전극(250) 및 제1 드레인 전극(270) 각각을 제1 반도체 패턴(210)과 전기적으로 연결하기 위하여 홀을 구비할 수 있다. 또한 제2 절연층(132)은 제2 소스 전극(350) 및 제2 드레인 전극(370) 각각을 제2 반도체 패턴(310)과 전기적으로 연결하기 위하여 홀을 구비할 수 있다.
제2 절연층(132) 상에 제1 영역(P1)에 제1 게이트 전극(230), 제2 영역에 제2 게이트 전극(330), 제3 영역(P3)에 제1 스토리지 커패시터 전극(410)이 배치될 수 있다.
제1 게이트 전극(230)은 제1 반도체 패턴(210)과 중첩하도록 배치되고, 제2 게이트 전극(330)은 제2 반도체 패턴(310)과 중첩하도록 배치될 수 있다.
제1 게이트 전극(230), 제2 게이트 전극(330), 및 제1 스토리지 커패시터 전극 (410)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd), 텅스텐(W), 및 금(Au) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제1 박막 트랜지스터(200)의 제1 게이트 전극(230)과 제1 반도체 패턴(210) 사이에 배치되는 절연층의 개수는 제2 박막 트랜지스터(300)의 제2 게이트 전극(330)과 제2 반도체 패턴(310) 사이에 배치되는 절연층의 개수와 다를 수 있다.
제1 박막 트랜지스터(200)의 제1 게이트 전극(230)과 제1 반도체 패턴(210) 사이에 배치되는 절연층의 개수는 제2 박막 트랜지스터(300)의 제2 게이트 전극(330)과 제2 반도체 패턴(310) 사이에 배치되는 절연층의 개수 보다 더 클 수 있다. 예를 들면, 제1 박막 트랜지스터(200)의 제1 게이트 전극(230)과 제1 반도체 패턴(210) 사이에 적어도 2개 이상의 절연층이 배치될 수 있다. 제2 박막 트랜지스터(300)의 제2 게이트 전극(330)과 제2 반도체 패턴(310) 사이에 적어도 1개 이상의 절연층이 배치될 수 있다.
제1 게이트 전극(230) 및 제2 게이트 전극(330), 제1 스토리지 커패시터 전극(410) 상에 제1 층간 절연층(140)이 배치될 수 있다. 제1 층간 절연층(140)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등과 같은 절연성 물질로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있다.
제1 층간 절연층(140)은 제1 소스 전극(250) 및 제1 드레인 전극(270) 각각을 제1 반도체 패턴(210)과 전기적으로 연결하기 위하여 홀을 구비할 수 있다. 또한 제1 층간 절연층(140)은 제2 소스 전극(350) 및 제2 드레인 전극(370) 각각을 제2 반도체 패턴(310)과 전기적으로 연결하기 위하여 홀을 구비할 수 있다.
제1 층간 절연층(140) 상에 제3 영역(P3)에 제2 스토리지 커패시터 전극(420)이 배치될 수 있다.
제2 스토리지 커패시터 전극(420)은 제1 스토리지 커패시터 전극(410)과 중첩하도록 배치될 수 있다.
제2 스토리지 커패시터 전극(420)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd), 텅스텐(W), 및 금(Au) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
스토리지 커패시터(400)는 서로 대응하는 두 개의 전극과 그 사이에 배치되는 유전체를 포함할 수 있다. 스토리지 커패시터(400)는 제1 스토리지 커패시터 전극(410)과 제2 스토리지 커패시터 전극(420)을 포함할 수 있다. 제1 스토리지 커패시터 전극(410)과 제2 스토리지 커패시터 전극(420) 사이에 제1 층간 절연층(140)이 배치될 수 있다.
제2 스토리지 커패시터 전극(420)은 제2 드레인 전극(370) 또는 연결 전극(170)을 통해 발광 소자층(500)과 전기적으로 연결될 수 있다.
스토리지 커패시터(400) 중 제2 스토리지 커패시터 전극(420)은 제2 드레인 전극(370)과 전기적으로 연결될 수 있다.
발광 표시 장치는 신호 배선들을 통해 인가되는 신호에 의해 구동 시 박막 트랜지스터의 전압의 왜곡이 발생할 수 있다. 이에, 제2 박막 트랜지스터(300)에 스토리지 커패시터(400)를 연결할 수 있다. 따라서, 스토리지 커패시터(400)는 데이터 라인을 통해 인가되는 데이터 전압을 일정기간 저장하여, 구동 시 신호 배선들에 의한 전압의 왜곡을 방지하고 구동 회로가 안정적으로 동작될 수 있도록 한다.
제2 스토리지 커패시터 전극(420) 상에 제2 층간 절연층(150)이 배치될 수 있다.
제2 층간 절연층(150)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등과 같은 절연성 물질로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있다.
제2 층간 절연층(150)은 제1 소스 전극(250) 및 제1 드레인 전극(270) 각각을 제1 반도체 패턴(210)과 전기적으로 연결하기 위하여 홀을 구비할 수 있다. 또한 제2 층간 절연층(150)은 제2 소스 전극(350) 및 제2 드레인 전극(370) 각각을 제2 반도체 패턴(310)과 전기적으로 연결하기 위하여 홀을 구비할 수 있다.
제2 층간 절연층(150) 상에 제1 영역(P1)에 제1 소스 전극(250) 및 제1 드레인 전극(270)과 제2 영역(P2)에 제2 소스 전극(350) 및 제2 드레인 전극(370)이 배치될 수 있다.
제1 영역(P1)에 배치된 제1 소스 전극(250) 및 제1 드레인 전극(270)은 제1 절연층(131), 제2 절연층(132), 제1 층간 절연층(140), 및 제2 층간 절연층(150)의 홀을 통해 제1 반도체 패턴(210)과 전기적으로 연결된다.
제2 영역(P2)에 배치된 제2 소스 전극(350) 및 제2 드레인 전극(370)은 제2 절연층(132), 제1 층간 절연층(140), 및 제2 층간 절연층(150)의 홀을 통해 제2 반도체 패턴(310)과 전기적으로 연결된다.
제2 드레인 전극(370)은 제2 층간 절연층(150)의 홀을 통해 제2 스토리지 커패시터(420)와 전기적으로 연결될 수 있다.
제1 소스 전극(250), 제1 드레인 전극(270), 제2 소스 전극(350), 및 제2 드레인 전극(370)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다. 예를 들면, 제1 소스 전극(250), 제1 드레인 전극(270), 제2 소스 전극(350), 및 제2 드레인 전극(370)은 도전성 금속 물질로 이루어진 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으며, 이에 한정되지는 않는다.
제1 소스 전극(250), 제1 드레인 전극(270), 제2 소스 전극(350), 및 제2 드레인 전극(370) 상에 평탄화층(160)이 배치될 수 있다.
평탄화층(160)은 제1 박막 트랜지스터(200) 및 제 2 박막 트랜지스터(300)를 커버하도록 배치될 수 있다. 평탄화층(160)은 하부에 배치된 박막 트랜지스터를 보호하고, 다양한 패턴에 의한 단차를 완화 또는 평탄화 시킬 수 있다.
평탄화층(160)은 BCB (BenzoCycloButene), 아크릴계 수지 (Acryl resin), 에폭시 수지 (Epoxy resin), 페놀 수지 (Phenolic resin), 폴리아미드계 수지 (Polyamide resin), 또는 폴리이미드계 수지 (Polyimide resin)와 같은 유기 절연 물질 중 적어도 하나 이상의 물질로 형성될 수 있으며, 이에 한정되는 것은 아니다. 평탄화층(160)은 단일층으로 배치될 수 있으나 전극의 배치를 고려하여 두 층 이상의 복수층으로 배치될 수 있다.
발광 표시 장치(100)가 고해상도로 진화함에 따라 각종 신호 배선이 증가하게 된 것에 기인한다. 이에 모든 배선을 최소 간격을 확보하면서 한 층에 배치하기 어려워, 추가 층을 만든 것이다. 이러한 추가 층으로 인해 배선 배치에 여유가 생겨서, 전선/전극 배치 설계가 더 용이해진다. 또한 다층으로 구성된 평탄화층으로 유전물질(Dielectric Material)이 사용되면, 평탄화층은 금속 층 사이에서 정전 용량(capacitance)를 형성하는 용도로 활용할 수도 있다.
평탄화층(160)이 두 개의 층으로 배치되는 경우 제1 평탄화층(161), 제2 평탄화층(162)을 포함할 수 있다.
제1 평탄화층(161) 및 제2 평탄화층(162) 사이에 연결 전극(170)이 배치 될 수 있다.
제1 평탄화층(161)에 홀을 형성하고, 홀 내에 연결 전극(170)을 배치하여, 연결 전극(170)을 통해 제2 박막 트랜지스터(300)와 발광 소자층(500)을 전기적으로 연결할 수 있다.
예를 들면, 연결 전극(170)의 일단(또는 일부분)은 제2 박막 트랜지스터(300)와 연결되고, 연결 전극(170)의 타단(또는 다른 부분)은 발광 소자층(500)과 연결될 수 있다.
평탄화층(160) 상에 애노드 전극(510)이 배치될 수 있다. 애노드 전극(510)은 평탄화층(160)의 홀을 통해 제2 드레인 전극(370)과 전기적으로 연결될 수 있다. 또는 애노드 전극(510)은 연결 전극(170)을 통해 제2 드레인 전극(370)과 전기적으로 연결될 수 있다.
애노드 전극(510)은 발광층(530)에 정공을 공급하고, 일함수가 높은 도전성 물질로 이루어질 수 있다.
발광 표시 장치(100)가 상부 발광 방식(Top emission)인 경우, 애노드 전극(510)은 빛을 반사하는 반사 전극으로 불투명한 도전성 물질을 이용하여 배치될 수 있다. 예를 들면, 애노드 전극(510)은 은(Ag), 알루미늄(Al), 금(Au), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 또는 이들의 합금 중 적어도 하나 이상으로 형성될 수 있다. 예를 들면, 애노드 전극(510)은 은(Ag)/납(Pd)/구리(Cu)의 3층 구조로 이루어질 수 있으며, 이에 한정되지 않는다.
애노드 전극(510) 및 평탄화층(160) 상에 뱅크층(520)이 배치될 수 있다. 뱅크층(520)은 복수의 서브 화소(SP)들을 구분할 수 있으며, 빛 번짐 현상을 최소화하고 다양한 시야각에서 생기는 혼색을 방지할 수 있다.
뱅크층(520)은 발광 영역과 대응되는 애노드 전극(510)을 노출시키는 뱅크 홀을 가질 수 있다.
뱅크층(520)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)과 같은 무기 절연 물질 또는 BCB (BenzoCycloButene), 아크릴계 수지 (Acryl resin), 에폭시 수지 (Epoxy resin), 페놀 수지 (Phenolic resin), 폴리아미드계 수지 (Polyamide resin), 또는 폴리이미드계 수지 (Polyimide resin)와 같은 유기 절연 물질 중 적어도 하나 이상의 물질로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
뱅크층(520) 상에 스페이서가 더 배치될 수 있다. 스페이서는 발광 소자층(500)이 형성된 기판(110)과 상부 기판 사이의 빈 공간을 완충시켜서 외부로부터의 충격으로부터 발광 표시 장치(100)가 파손되는 것을 최소화할 수 있다. 스페이서는 뱅크층(520)과 동일한 물질로 형성될 수 있으며, 뱅크층(520)과 동시에 형성될 수 있으며, 이에 한정되는 것은 아니다.
애노드 전극(510) 및 뱅크층(520) 상에 발광층(530)이 배치될 수 있다. 발광층(530)은 특정 색의 광을 발광하기 위하여 적색 유기 발광층, 녹색 유기 발광층, 청색 유기 발광층, 및 백색 유기 발광층 중 하나를 포함할 수 있다. 발광층(530)이 백색 유기 발광층을 포함하는 경우, 발광 소자층(500) 상부에 백색 유기 발광층으로부터의 백색 광을 다른 색의 광으로 변환하기 위한 컬러 필터가 배치될 수 있다. 또한, 발광층(530)은 유기 발광층 이외에 정공 주입층(Hole injection layer), 정공 수송층(Hole transport layer), 전자 수송층(Electron transport layer), 및 전자 주입층(Electron transport layer) 등을 더 포함할 수도 있으며, 이에 한정되는 것은 아니다.
발광층(530) 상에 캐소드 전극(540)이 배치될 수 있다. 캐소드 전극(540)은 발광층(530)에 전자를 공급하고, 일함수가 낮은 도전성 물질로 이루어질 수 있다.
발광 표시 장치(100)가 상부 발광 방식(Top emission)인 경우, 캐소드 전극(540)은 빛을 투과하는 투명한 도전성 물질을 이용하여 배치될 수 있다. 예를 들면, 인듐 틴 옥사이드(Indium Tin Oxide; ITO), 및 인듐 징크 옥사이드(Induim Zinc Oxide; IZO) 중 적어도 하나 이상으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
또한, 빛을 투과하는 반투명한 도전성 물질을 이용하여 배치될 수 있다. 예를 들면, LiF/Al, CsF/Al, Mg:Ag, Ca/Ag, Ca:Ag, LiF/Mg:Ag, LiF/Ca/Ag, 및 LiF/Ca:Ag와 같은 합금 중 적어도 하나 이상으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
발광 소자층(500)의 캐소드 전극(540) 상에 보호층(600)이 배치될 수 있다. 보호층(600)은 외부의 수분, 산소, 또는 이물로부터 발광 소자층(500)을 보호할 수 있다. 예를 들면, 발광 물질과 전극 물질의 산화를 방지하기 위해 외부로부터의 산소 및 수분의 침투를 방지할 수 있다.
보호층(600)은 발광층(530)에서 발광되는 빛이 투과되도록 투명한 물질로 이루어질 수 있다.
보호층(600)은 수분이나 산소의 침투를 차단하는 제1 보호층(610), 제2 보호층(620), 및 제3 보호층(630)을 포함할 수 있다. 제1 보호층(610), 제2 보호층(620), 및 제3 보호층(630)은 교대로 적층된 구조를 가질 수 있다. 보호층(600)은 발광층(530)에서 발광되는 빛이 투과되도록 투명한 물질로 이루어질 수 있다.
제1 보호층(610) 및 제3 보호층(630)은 질화 실리콘(SiNx), 산화 실리콘(SiOx) 또는 산화알루미늄(AlyOz) 중 적어도 하나 이상의 무기물로 이루어질 수 있으며, 이에 한정되는 것은 아니다. 제1 보호층(610) 및 제3 보호층(630)은 화학 기상 증착법(Chemical Vapor Deposition; CVD) 또는 원자층 증착법(Atomic Layer Deposition; ALD) 등의 진공성막법을 사용하여 형성될 수 있으며, 이에 한정되는 것은 아니다.
제2 보호층(620)은 제조 공정 상 발생할 수 있는 이물 또는 파티클(Particle)을 커버할 수 있다. 또한, 제2 보호층(620)은 제1 보호층(610)의 표면을 평탄화할 수 있다. 예를 들면, 제2 보호층(620)은 파티클 커버층일 수 있으며, 용어에 한정되는 것은 아니다.
제2 보호층(620)은 유기물, 예를 들면, 실리콘옥시카본(SiOCz) 에폭시(epoxy), 폴리이미드(polyimide), 폴리에틸렌(polyethylene), 아크릴레이트(acrylate) 계열 등의 고분자(polymer)일 수 있으며, 이에 한정되는 것은 아니다.
제2 보호층(620)은 열 또는 광에 의해 경화되는 열 경화성 물질 또는 광 경화성 물질로 이루어질 수 있다.
이하에서는 본 명세서의 실시예에서 터치 센서층을 포함하는 발광 표시 장치를 설명하기로 한다.
도 5는 본 명세서의 실시예에 터치 센서층이 포함된 발광 표시 장치의 단면도이다.
도 5에 도시된 발광 표시 장치(100)는 도 4의 발광 표시 장치와 비교하여 터치 센서층을 제외하고 실질적으로 동일하므로 중복 설명은 생략한다.
터치 센서층(700)은 제1 터치 전극(740_R), 제1 터치 연결 전극(720), 제2 터치 전극, 및 제2 터치 연결 전극(740_C)을 포함할 수 있다.
보호층(600) 상에 터치 버퍼층(710)이 배치될 수 있다. 터치 버퍼층(710)은 터치 센서층(700)의 제조 공정 시 이용되는 약액(현상액 또는 식각액 등등) 또는 외부로부터의 수분 등이 유기물을 포함하는 발광 소자층(500)으로 침투되는 것을 차단할 수 있다. 또한 터치 버퍼층(710) 상부에 배치되는 다수의 터치 센서 메탈이 외부의 충격으로 단선이 되는 문제를 방지할 수 있으며, 터치 센서층의 구동 시 발생할 수 있는 간섭 신호를 차단할 수 있다.
터치 버퍼층(710)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다. 또는, 터치 버퍼층(710)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
터치 버퍼층(710) 상에 제1 터치 연결 전극(720)이 배치될 수 있다.
예를 들면, 제1 터치 연결 전극(720)은 제1 방향(또는 X축 방향)으로 인접하는 제1 터치 전극(740_R)의 사이에 배치될 수 있다. 제1 터치 연결 전극(720)은 제1 방향(또는 X축 방향)으로 이격되어 인접하게 배치된 복수의 제1 터치 전극(740_R)을 전기적으로 연결할 수 있으며, 이에 한정되는 것은 아니다.
제1 터치 연결 전극(720)은 제2 방향(또는 Y축 방향)으로 인접하는 제2 터치 전극을 연결하는 제2 터치 연결 전극(740_C)과 중첩하도록 배치될 수 있다. 제1 터치 연결 전극(720)과 제2 터치 연결 전극(740_C)은 서로 다른 층에 형성되므로, 전기적으로 절연될 수 있다.
터치 버퍼층(710) 및 제1 터치 연결 전극(720) 상에 터치 절연층(730)이 배치될 수 있다.
터치 절연층(730)은 제1 터치 전극(740_R)과 제1 터치 연결 전극(720)을 전기적으로 연결하기 위하여 홀을 포함할 수 있다.
터치 절연층(730)은 제2 터치 전극 및 제2 터치 연결 전극(740_C)을 전기적으로 절연시킬 수 있다.
터치 절연층(730)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
터치 절연층(730) 상에 제1 터치 전극(740_R), 제2 터치 전극, 및 제2 터치 연결 전극(740_C)이 배치될 수 있다.
제1 터치 전극(740_R)과 제2 터치 전극은 일정 간격 이격되어 배치될 수 있다. 제1 방향(또는 X축 방향)으로 인접하는 적어도 하나 이상의 제1 터치 전극(740_R)은 서로 이격되어 형성될 수 있다. 제1 방향(또는 X축 방향)으로 인접하는 적어도 하나 이상의 제1 터치 전극(740_R)의 각각은 각각의 제1 터치 전극(740_R) 사이에 배치된 제1 터치 연결 전극(720)과 연결될 수 있다. 예를 들면, 각각의 제1 터치 전극(740_R)은 터치 절연층(730)의 홀을 통해 제1 터치 연결 전극(720)과 연결될 수 있다.
제2 방향(또는 Y축 방향)으로 인접하는 제2 터치 전극은 제2 터치 연결 전극(740_C)에 의해 연결될 수 있다. 제2 터치 전극 및 제2 터치 연결 전극(740_C)은 동일한 층에 형성될 수 있다. 예를 들면, 제2 터치 연결 전극(740_C)은 제2 터치 전극과 동일한 층에 복수의 제2 터치 전극들 사이에 배치될 수 있다. 제2 터치 연결 전극(740_C)은 제2 터치 전극으로부터 연장되어 형성될 수 있다.
제1 터치 전극(740_R), 제2 터치 전극, 및 제2 터치 연결 전극 (740_C)은 동일한 공정으로 형성될 수 있다.
제1 터치 전극(740_R), 제2 터치 전극, 및 제2 터치 연결 전극(740_C) 상에 터치 평탄화층(750)이 배치될 수 있다.
터치 평탄화층(750)은 터치 절연층(730), 제1 터치 전극(740_R), 제2 터치 전극, 및 제2 터치 연결 전극(740_C)을 덮도록 배치될 수 있다.
터치 평탄화층(750)은 BCB (BenzoCycloButene), 아크릴계 수지 (Acryl resin), 에폭시 수지 (Epoxy resin), 페놀 수지 (Phenolic resin), 폴리아미드계 수지 (Polyamide resin), 또는 폴리이미드계 수지 (Polyimide resin)와 같은 유기 절연 물질 중 적어도 하나 이상의 물질로 형성될 수 있으며, 이에 한정되는 것은 아니다.
터치 구동 회로는 제1 터치 전극(740_R)으로부터 터치 감지 신호를 수신할 수 있다. 또한, 터치 구동 회로는 제2 터치 전극으로부터 터치 구동 신호를 전송할 수 있다. 터치 구동 회로는 복수의 제1 터치 전극(740_R) 및 제2 터치 전극 사이의 상호 정전 용량(mutual capacitance)을 이용하여 사용자의 터치를 감지할 수 있다. 예를 들면, 발광 표시 장치(100)에 터치 동작이 이루어질 경우, 제1 터치 전극(740_R)과 제2 터치 전극 사이에 정전 용량(capacitance) 변화가 발생할 수 있다. 터치 구동 회로는 이러한 정전 용량 변화를 감지하여 터치 좌표를 검출할 수 있다.
이하에서는 본 명세서의 다른 실시예를 도 6을 참조하여 설명하기로 한다.
도 6은 본 명세서의 다른 실시예에 따른 발광 표시 장치의 단면도이다.
도 6에 발광 표시 장치(100)는 도 4의 표시 장치와 비교하여 버퍼층(120), 제1 차단층(BSM-1) 및 제 2 차단층(BSM-2)을 제외하고 실질적으로 동일하므로 중복 설명은 생략한다.
본 명세서의 실시예에 따른 발광 표시 장치(100)는 제1 차단층(BSM-1) 및 제2 차단층(BSM-2)을 더 포함할 수 있다.
제1 박막 트랜지스터(200) 및 제2 박막 트랜지스터(300)의 각각의 하부에 제1 차단층(BSM-1) 및 제2 차단층(BSM-2)이 배치될 수 있다. 예를 들면, 제1 영역(P1)에 위치한 제1 반도체 패턴(210)의 하부에 배치되며, 제1 반도체 패턴(210)과 중첩하도록 제1 차단층(BSM-1)이 배치될 수 있다. 또한, 제2 영역(P2)에 위치한 제2 반도체 패턴(310)의 하부에 배치되며, 제2 반도체 패턴(310)과 중첩하도록 제2 차단층(BSM-2)이 배치될 수 있다.
제1 차단층(BSM-1) 및 제2 차단층(BSM-2) 각각은 제1 반도체 패턴(210) 및 제2 반도체 패턴(310)의 면적보다 큰 면적을 가질 수 있다.
차단층은 발광 표시 장치의 외부에서 입사되는 광이 반도체 패턴에 조사되어 반도체 패턴이 오동작되는 것을 방지할 수 있다.
차단층은 기판으로부터 전하가 유입되는 문제를 방지할 수 있다. 예를 들면, 박막 트랜지스터의 게이트 전극에 전압이 장시간 인가될 경우, 박막 트랜지스터에서 발생되는 전계(E)로 인하여 기판의 전하가 박막 트랜지스터의 반도체 패턴의 채널 영역으로 유입되어 해당하는 채널 영역의 전하량을 변동시킬 수 있다. (백 채널(back channel) 현상) 전하는 전계의 극성에 따라 정공 또는 전하일 수 있다. 기판은 박막 트랜지스터의 전류를 변화시켜 박막 트랜지스터의 문턱 전압 변화를 유발할 수 있다. 이는 화소의 휘도 변화와 잔상을 초래할 수 있다. 따라서, 기판과 반도체 패턴 사이에 차단층을 배치하여, 기판으로부터 박막 트랜지스터로 유입되는 원치 않는 전하 유입을 차단하여, 박막 트랜지스터의 문턱 전압(Vth) 변동을 방지함으로써 잔상을 방지할 수 있고, 표시 품질을 향상 시킬 수 있다.
제1 버퍼층(121) 상에 제1 영역(P1)에 제1 차단층(BSM-1) 및 제2 영역(P2)에 제2 차단층(BSM-2)이 배치될 수 있다. 또한, 제1 차단층(BSM-1) 및 제2 영역에 제2 차단층(BSM-2)은 제1 버퍼층(121) 상에 동일한 층에 배치될 수 있다.
제1 차단층(BSM-1) 및 제2 차단층(BSM-2)은 발광 표시 장치의 외부에서 입사되는 광을 차단하기 위하여 불투명한 도전성 물질을 이용하여 배치될 수 있다. 예를 들면, 제1 차단층(BSM-1) 및 제2 차단층(BSM-2)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd), 텅스텐(W), 및 금(Au) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제1 차단층(BSM-1) 및 제2 차단층(BSM-2)은 수소와 안정적으로 결합하는 티타늄(Ti)을 포함할 수 있다. 반도체 패턴의 형성 공정에 의해 기판과 절연막 사이에 잔존하는 수소가 제1 차단층(BSM-1) 및 제2 차단층(BSM-2)에 의해 반도체 패턴으로 침투하는 것을 차단할 수 있다. 따라서, 제1 차단층(BSM-1) 및 제2 차단층(BSM-2)에 의해 반도체 패턴이 도체화가 되는 것을 방지하므로, 본 명세서의 실시예에 따른 발광 표시 장치의 박막 트랜지스터의 동작 특성에 대한 신뢰성이 향상될 수 있다.
제1 차단층(BSM-1)은 차단층 연결 패턴(BC-1)과 전기적으로 연결될 수 있다.
차단층 연결 패턴(BC-1)은 외부에서 일정한 전압을 제공할 수 있다. 따라서 제1 차단층(BSM-1)은 차단층 연결 패턴(BC-1)과 동일한 전압으로 유지될 수 있으므로 제1 차단층(BSM-1)의 주변에 배치된 소자들의 특성 변화를 감소시킬 수 있다. 즉, 제1 차단층(BSM-1)은 외부의 전압에 대한 영향을 적게 받으므로, 백 채널(back channel) 현상으로 인한 제1 박막 트랜지스터(300)의 문턱 전압(Vth)의 변화를 방지할 수 있다.
제2 차단층(BSM-2)은 제2 박막 트랜지스터(300)의 드레인 전극(370)과 전기적으로 연결 될 수 있다. 예를 들면, 발광 표시 장치의 구동 시, 제2 차단층(BSM-2)은 드레인 전극(370)과 동일한 전압으로 유지될 수 있으므로 제2 차단층(BSM-2)의 주변에 배치된 소자들의 특성 변화를 감소시킬 수 있다. 즉, 제2 차단층(BSM-2)은 외부의 전압에 대한 영향을 적게 받으므로, 백 채널(back channel) 현상으로 인한 제2 박막 트랜지스터(300)의 문턱 전압(Vth)의 변화를 방지할 수 있다.
제1 차단층(BSM-1) 및 제2 차단층(BSM-2) 상에 제2 버퍼층(122)가 배치될 수 있다.
이하에서는 본 명세서의 다른 실시예를 도 7을 참조하여 설명하기로 한다.
도 7은 본 명세서의 다른 실시예에 따른 발광 표시 장치의 단면도이다.
도 7의 발광 표시 장치(100)는 도 5의 표시 장치와 비교하여 제1 차단층(BSM-1) 및 제 2 차단층(BSM-2)이 배치된 층을 제외하고 실질적으로 동일하므로 중복 설명은 생략한다.
산화물 반도체 패턴을 반도체 패턴으로 사용하는 박막 트랜지스터의 경우, 산화물 반도체의 물질 특성상 단위 전압 변동 값에 대한 전류 변동 값이 커 정밀한 전류 제어가 필요한 저계조 영역에서 불량이 발생하는 경우가 많다. 따라서 본 명세서의 실시예에서는 게이트 전극에 인가되는 전압의 변동 값에 대해 반도체 패턴에서 전류의 변동 값이 상대적으로 둔감한 구동 박막 트랜지스터를 제공할 수 있다.
제1 영역(P1)에 제1 차단층(BSM-1) 및 제2 영역(P2)에 제2 차단층(BSM-2)은 다른 층에 배치될 수 있다. 예를 들면, 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210)과 제1 차단층(BSM-1)은 제1 수직 거리(D1)를 가질 수 있다. 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)과 제2 차단층(BSM-2)은 제2 수직 거리(D2)를 가질 수 있다. 제2 수직 거리(D2)는 제1 수직 거리(D1) 보다 작을 수 있다.
제1 차단층(BSM-1) 및 제2 차단층(BSM-2) 사이에 적어도 하나 이상의 버퍼층이 배치될 수 있다. 또한, 제1 차단층(BSM-1)은 제2 차단층(BSM-2) 보다 하부에 배치될 수 있다.
버퍼층(120)은 제1 버퍼층(121), 제2 버퍼층(122), 및 제3 버퍼층(123)을 포함할 수 있다. 제1 버퍼층(121), 제2 버퍼층(122), 및 제3 버퍼층(123)은 순차적으로 배치될 수 있다.
제1 버퍼층(121) 상에 제1 영역(P1)에 제1 차단층(BSM-1)이 배치될 수 있다. 제1 버퍼층(121) 및 제1 차단층(BSM-1) 상에 제2 버퍼층(122)이 배치될 수 있다. 제2 버퍼층(122) 상에 제2 영역에 제2 차단층(BSM-2)이 배치될 수 있다. 그리고 제2 버퍼층(122) 및 제2 차단층(BSM-2) 상에 제3 버퍼층(123)이 배치될 수 있다.
이하에서는 도 8a 및 도 8b를 참조하여 본 명세서의 실시예에 따른 수직 거리에 따른 박막 트랜지스터의 저계조 형성을 설명한다.
도 8a는 본 명세서의 다른 실시예에 따른 제2 박막 트랜지스터를 도시한 단면도이다. 도 8b는 도 8a의 제2 박막 트랜지스터에 발생하는 기생 커패시터 간의 연결 관계를 도시한 회로도이다.
제2 차단층(BSM-2)은 특정 전압이 인가될 수 있다. 제2 차단층(BSM-2)에 인가되는 전압은 제2 게이트 전극(330)에 인가되는 전압과 다를 수 있다. 예를 들면, 제2 차단층(BSM-2)은 제2 드레인 전극(370)과 전기적으로 연결될 수 있다. 제2 차단층(BSM-2)은 제2 게이트 전극(330)에 인가되는 전압과 무관하게 일정한 전압이 인가될 수 있다. 따라서, 제2 차단층(BSM-2)과 제2 반도체 패턴(310) 사이에 제 1 커패시턴스(C1)를 갖는 기생 커패시턴스가 형성될 수 있다. 제2 반도체 패턴(310)과 제2 게이트 전극(330) 사이에 제 2 커패시턴스(C2)를 갖는 기생 커패시턴스가 형성될 수 있다.
제2 반도체 패턴의 끝 단이 제2 소스 영역 및 제2 드레인 영역이 불순물로 도핑됨에 따라, 반도체 패턴에 전압이 인가될 때 제2 반도체 패턴(310) 내부에 제 3 커패시턴스(CACT)를 갖는 기생 커패시턴스가 형성될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는 발광 소자층(500)으로 인가되는 구동 전류에 영향을 주는 유효 게이트 전압의 변화량이 아래 수식에 의해 결정될 수 있다.
[수식 1]
ΔVeff는 유효 게이트 전압의 변화량(또는 실효 전압)을 의미하며, 제2 반도체 패턴(310)의 채널에 실제 인가되는 전압일 수 있다. ΔVGAT는 제2 게이트 전극(330)에 인가되는 전압의 변화량을 의미한다.
[수식1]을 참조하면, 제 2 차단층(BSM-2)과 제2 반도체 패턴(310) 사이에 형성된 제1 기생 커패시터(C1)를 조절하여 구동 전류의 생성에 영향을 줄 수 있다. 예를 들면, 제2 반도체 패턴(310)의 채널에 인가되는 실효 전압(ΔVeff)은 제1 커패시턴스(C1)와 반비례 관계에 있어 제1 커패시턴스(C1)를 조절하여 산화물 반도체 패턴에 인가되는 실효 전압을 조절할 수 있다.
[수식 2]
( εo: 유전율, A : 면적, d : 전극 거리 )
[수식2]를 참조하면, 커패시턴스는 전극 간 거리가 작을수록 커진다. 따라서, 제2 차단층(BSM-2)을 제2 반도체 패턴(310)과 가까이 배치하여 기생 커패시턴스(C1)의 크기를 키우면 제2 반도체 패턴(310)에 인가되는 전압 값의 변화량 ΔVeff 을 줄일 수 있다.
제2 반도체 패턴(310)에 흐르는 실효 전류 값의 변화량 Δ이 줄어든다는 것은 제2 게이트 전극(330)에 인가되는 전압의 변화량 ΔVgat 을 통해 제어할 수 있는 제2 박막 트랜지스터(300)의 제어 범위가 넓어진다는 것을 의미한다.
따라서, 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)과 제2 차단층(BSM-2)은 제2 수직 거리(D2)가 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210)과 제1 차단층(BSM-1)의 제1 수직 거리(D1) 보다 작게 형성되어 제2 박막 트랜지스터(300)가 계조를 제어하는 범위를 넓힐 수 있다. 그 결과, 저계조에서도 정밀하게 발광 소자층을 제어할 수 있어 저계조에서 자주 발생하는 화면 얼룩의 문제를 해결할 수 있다.
이하에서는 본 명세서의 다른 실시예를 도 9를 참조하여 설명하기로 한다.
도 9는 본 명세서의 다른 실시예에 따른 발광 표시 장치의 단면도이다.
도 9는 도 7의 발광 표시 장치와 비교하여 제1 반도체 패턴(210) 및 제2 반도체 패턴(310)이 동일한 층에 배치된 것을 제외하고 실질적으로 동일하므로 중복 설명은 생략한다.
제1 반도체 패턴(210) 및 제2 반도체 패턴(310)이 동일한 층에 배치될 수 있다.
기판(110) 상에 버퍼층(120)이 배치될 수 있다. 버퍼층(120)은 제1 버퍼층(121), 제2 버퍼층(122), 및 제3 버퍼층(123)을 포함할 수 있다. 제1 버퍼층(121), 제2 버퍼층(122), 및 제3 버퍼층(123)은 순차적으로 배치될 수 있다.
제1 버퍼층(121) 상에 제1 영역(P1)에 제1 차단층(BSM-1)이 배치될 수 있다. 제1버퍼층(121) 및 제1 차단층(BSM-1) 상에 제2 버퍼층(122)이 배치될 수 있다. 제2 버퍼층(122) 상에 제2 영역에 제2 차단층(BSM-2)이 배치될 수 있다. 그리고 제2 버퍼층(122) 및 제2 차단층(BSM-2) 상에 제3 버퍼층(123)이 배치될 수 있다.
버퍼층(120) 또는 제3 버퍼층(123) 상에 제1 영역(P1)에 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210) 및 제2 영역에 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)이 배치될 수 있다.
제1 영역에 제1 차단층(BSM-1) 및 제2 영역에 제2 차단층(BSM-2)은 다른 층에 배치될 수 있다. 예를 들면, 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210)과 제1 차단층(BSM-1)은 제3 수직 거리(D3)를 가질 수 있다. 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)과 제2 차단층(BSM-2)은 제4 수직 거리(D4)를 가질 수 있다. 제4 수직 거리(D4)는 제3 수직 거리(D3) 보다 작을 수 있다.
제2 반도체 패턴(310)과 제2 차단층(BSM-2) 간에 기생 커패시턴스가 발생될 수 있다. 도 7, 도 8a, 및 도 8b에 설명한 바와 같이, 제2 박막 트랜지스터(300)가 산화물 반도체로 이루어질 경우, 커패시턴스는 전극 간 거리가 작을수록 커진다. 따라서, 제2 차단층(BSM-2)을 제2 반도체 패턴(310)과 가까이 배치하여 기생 커패시턴스의 크기를 증가시켜, 제2 박막 트랜지스터(300)가 계조를 제어하는 범위를 넓힐 수 있다. 그 결과, 저계조에서도 정밀하게 발광 소자층을 제어할 수 있어 저계조에서 자주 발생하는 화면 얼룩의 문제를 해결할 수 있다.
본 명세서의 실시예에 따른 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는 제1 영역 및 제2 영역을 포함하는 기판, 기판의 제1 영역에 배치되며, 제1 반도체 패턴, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 기판의 제2 영역에 배치되며, 제2 반도체 패턴, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 제1 반도체 패턴과 제2 반도체 패턴 사이에 개재되는 적어도 하나의 절연층, 제1 반도체 패턴의 하부에 배치되는 제1 차단층 및 제2 반도체 패턴의 하부에 배치되는 제2 차단층을 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 차단층은 제1 반도체 패턴과 적어도 일부분 중첩하며, 제2 차단층은 제2 반도체 패턴과 적어도 일부분 중첩할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제2 반도체 패턴과 제2 차단층의 수직 거리가 제1 반도체 패턴과 제1 차단층의 수직 거리보다 작을 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 반도체 패턴과 제1 차단층 사이에 배치되는 버퍼층은 제2 반도체 패턴과 제2 차단층 사이에 배치되는 버퍼층 보다 적어도 하나 이상의 버퍼층을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 게이트 전극과 제2 게이트 전극은 동일한 층에 배치되고, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 및 제2 드레인 전극은 동일한 층에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제2 차단층은 제2 드레인 전극 및 발광 소자층과 전기적으로 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제2 차단층은 스토리지 커패시터와 전기적으로 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 반도체 패턴은 다결정 반도체 패턴으로 이루어지고, 제2 반도체 패턴은 산화물 반도체 패턴으로 이루어질 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 반도체 패턴 및 제2 반도체 패턴은 산화물 반도체 패턴으로 형성될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 절연층의 하부면은 제1 반도체 패턴과 접하며, 절연층의 상부면은 제2 반도체 패턴의 하부면과 접할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 기판 상에 터치 센서층을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 터치 센서층은 제1 터치 연결 전극, 제1 터치 연결 전극 상에 배치된 터치 절연층 및 터치 절연층 상에 배치된 제1 터치 전극 및 제2 터치 전극을 포함하는 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 터치 전극 및 제2 터치 전극 사이의 상호 정전 용량 (mutual capacitance Cm)의 변화량을 감지하여 터치 유무 및 터치 위치를 센싱할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 반도체 패턴 및 제2 반도체 패턴은 산화물 반도체 패턴으로 형성될 수 있다.
본 명세서의 다른 실시예에 따른 발광 표시 장치는 제1 영역 및 제2 영역을 포함하는 기판, 기판의 제1 영역에 배치되며, 제1 반도체 패턴, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 기판의 제2 영역에 배치되며, 제2 반도체 패턴, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 제1 반도체 패턴의 하부에 배치되는 제1 차단층 및 제2 반도체 패턴의 하부에 배치되는 제2 차단층을 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 반도체 패턴 및 제2 반도체 패턴은 동일한 층에 배치되고, 제1 게이트 전극 및 제2 게이트 전극이 동일한 층에 배치되고, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극 및 제2 드레인 전극이 동일한 층에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 차단층은 제1 반도체 패턴과 적어도 일부분 중첩하며, 제2 차단층은 제2 반도체 패턴과 적어도 일부분 중첩할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제2 반도체 패턴과 제2 차단층의 수직 거리가 제1 반도체 패턴과 제1 차단층의 수직 거리보다 작을 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 반도체 패턴과 제1 차단층 사이에 배치되는 버퍼층은 제2 반도체 패턴과 제2 차단층 사이에 배치되는 버퍼층 보다 적어도 하나 이상의 버퍼층을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제2 차단층은 제2 드레인 전극 및 발광 소자층과 전기적으로 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제2 차단층은 스토리지 커패시터와 전기적으로 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 반도체 패턴은 다결정 반도체 패턴으로 이루어지고, 제2 반도체 패턴은 산화물 반도체 패턴으로 이루어질 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 반도체 패턴 및 제2 반도체 패턴은 산화물 반도체 패턴으로 형성될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 기판 상에 터치 센서층을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 터치 센서층은 제1 터치 연결 전극, 제1 터치 연결 전극 상에 배치된 터치 절연층 및 터치 절연층 상에 배치된 제1 터치 전극 및 제2 터치 전극을 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 터치 전극 및 제2 터치 전극 사이의 상호 정전 용량 (mutual capacitance Cm)의 변화량을 감지하여 터치 유무 및 터치 위치를 센싱할 수 있다. 이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술 사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광 표시 장치
200: 제1 박막 트랜지스터
300: 제2 박막 트랜지스터
400: 스토리지 커패시터
BSM-1: 제1 차단층
BSM-2: 제2 차단층

Claims (25)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 제1 영역에 배치되며, 제1 반도체 패턴, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    상기 기판의 제2 영역에 배치되며, 제2 반도체 패턴, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터;
    상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에 개재되는 적어도 하나의 절연층; 및
    상기 제1 반도체 패턴의 하부에 배치되는 제1 차단층 및 상기 제2 반도체 패턴의 하부에 배치되는 제2 차단층을 포함하는, 발광 표시 장치.
  2. 제 1항에 있어서,
    상기 제1 차단층은 상기 제1 반도체 패턴과 적어도 일부분 중첩하며, 상기 제2 차단층은 상기 제2 반도체 패턴과 적어도 일부분 중첩하는, 발광 표시 장치.
  3. 제 1항에 있어서,
    상기 제2 반도체 패턴과 상기 제2 차단층의 수직 거리가 상기 제1 반도체 패턴과 상기 제1 차단층의 수직 거리보다 작은, 발광 표시 장치.
  4. 제 1항에 있어서,
    상기 제1 반도체 패턴과 상기 제1 차단층 사이에 배치되는 버퍼층은 상기 제2 반도체 패턴과 상기 제2 차단층 사이에 배치되는 버퍼층 보다 적어도 하나 이상의 버퍼층을 더 포함하는, 발광 표시 장치.
  5. 제 1항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 동일한 층에 배치되고,
    상기 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 및 제2 드레인 전극은 동일한 층에 배치되는, 발광 표시 장치.
  6. 제 1항에 있어서,
    상기 제2 차단층은 상기 제2 드레인 전극 및 발광 소자층과 전기적으로 연결되는, 발광 표시 장치.
  7. 제 1항에 있어서,
    상기 제2 차단층은 스토리지 커패시터와 전기적으로 연결되는, 발광 표시 장치.
  8. 제 1항에 있어서,
    상기 제1 반도체 패턴은 다결정 반도체 패턴으로 이루어지고, 상기 제2 반도체 패턴은 산화물 반도체 패턴으로 이루어지는, 발광 표시 장치.
  9. 제 1항에 있어서,
    상기 제1 반도체 패턴 및 제2 반도체 패턴은 산화물 반도체 패턴으로 형성되는, 발광 표시 장치.
  10. 제 1항에 있어서,
    상기 절연층의 하부면은 제1 반도체 패턴과 접하며, 상기 절연층의 상부면은 제2 반도체 패턴의 하부면과 접하는, 발광 표시 장치.
  11. 제 1항에 있어서,
    상기 기판 상에 터치 센서층을 더 포함하는, 발광 표시 장치.
  12. 제 11항에 있어서,
    상기 터치 센서층은 제1 터치 연결 전극, 상기 제1 터치 연결 전극 상에 배치된 터치 절연층, 및 상기 터치 절연층 상에 배치된 제1 터치 전극 및 제2 터치 전극을 포함하는 발광 표시 장치.
  13. 제 12항에 있어서,
    상기 제1 터치 전극 및 상기 제2 터치 전극 사이의 상호 정전 용량 (mutual capacitance; Cm)의 변화량을 감지하여 터치 유무 및 터치 위치를 센싱하는, 발광 표시 장치.
  14. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 제1 영역에 배치되며, 제1 반도체 패턴, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    상기 기판의 제2 영역에 배치되며, 제2 반도체 패턴, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터; 및
    상기 제1 반도체 패턴의 하부에 배치되는 제1 차단층 및 상기 제2 반도체 패턴의 하부에 배치되는 제2 차단층을 포함하는, 발광 표시 장치.
  15. 제 14항에 있어서,
    상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 동일한 층에 배치되고,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극이 동일한 층에 배치되고,
    상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극이 동일한 층에 배치되는, 발광 표시 장치.
  16. 제 14항에 있어서,
    상기 제1 차단층은 상기 제1 반도체 패턴과 적어도 일부분 중첩하며, 상기 제2 차단층은 상기 제2 반도체 패턴과 적어도 일부분 중첩하는, 발광 표시 장치.
  17. 제 14항에 있어서,
    상기 제2 반도체 패턴과 상기 제2 차단층의 수직 거리가 상기 제1 반도체 패턴과 상기 제1 차단층의 수직 거리보다 작은, 발광 표시 장치.
  18. 제 14항에 있어서,
    상기 제1 반도체 패턴과 상기 제1 차단층 사이에 배치되는 버퍼층은 상기 제2 반도체 패턴과 상기 제2 차단층 사이에 배치되는 버퍼층 보다 적어도 하나 이상의 버퍼층을 더 포함하는, 발광 표시 장치.
  19. 제 14항에 있어서,
    상기 제2 차단층은 상기 제2 드레인 전극 및 발광 소자층과 전기적으로 연결되는, 발광 표시 장치.
  20. 제 14항에 있어서,
    상기 제2 차단층은 스토리지 커패시터와 전기적으로 연결되는, 발광 표시 장치.
  21. 제 14항에 있어서,
    상기 제1 반도체 패턴은 다결정 반도체 패턴으로 이루어지고, 상기 제2 반도체 패턴은 산화물 반도체 패턴으로 이루어지는, 발광 표시 장치.
  22. 제 14항에 있어서,
    상기 제1 반도체 패턴 및 제2 반도체 패턴은 산화물 반도체 패턴으로 형성되는, 발광 표시 장치.
  23. 제 14항에 있어서,
    상기 기판 상에 터치 센서층을 더 포함하는, 발광 표시 장치.
  24. 제 23항에 있어서,
    상기 터치 센서층은 제1 터치 연결 전극, 상기 제1 터치 연결 전극 상에 배치된 터치 절연층, 및 상기 터치 절연층 상에 배치된 제1 터치 전극 및 제2 터치 전극을 포함하는, 발광 표시 장치.
  25. 제 24항에 있어서,
    상기 제1 터치 전극 및 상기 제2 터치 전극 사이의 상호 정전 용량 (mutual capacitance; Cm)의 변화량을 감지하여 터치 유무 및 터치 위치를 센싱하는, 발광 표시 장치.
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