JP2024020179A - 酸化物半導体パターンを含む薄膜トランジスタアレイ基板及びこれを含む表示装置 - Google Patents

酸化物半導体パターンを含む薄膜トランジスタアレイ基板及びこれを含む表示装置 Download PDF

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Abstract

【課題】酸化物半導体パターンを活性層として使用する駆動薄膜トランジスタとスイッチ薄膜トランジスタを提供する。【解決手段】駆動薄膜トランジスタおよびスイッチ薄膜トランジスタはそれぞれ遮光パターンを含み、各遮光パターンはP型のイオンがドーピングされた半導体物質層を含むことができる。 上記半導体物質層を含む遮光パターンにより、駆動薄膜トランジスタおよびスイッチ薄膜トランジスタはしきい値電圧が上昇して回路設計の自由度を確保することができる。【選択図】 図４a

Description

本発明は酸化物半導体パターンを含む薄膜トランジスタのアレイ基板に関し、特に低階調表現が可能であり、漏洩電流が遮断され、しきい電圧が高くなった薄膜トランジスタを具備した薄膜トランジスタアレイ基板と、これを含む表示装置に関する。 特に薄膜トランジスタのエスペクター(S-factor)を高めて広い範囲の階調表現と速いオン-オフ動作を実現できる表示装置に関する。
最近、マルチメディアの発達とともに平板表示装置の重要性が増大している。 これに応じて液晶表示装置、プラズマ表示装置、有機発光表示装置などの平板表示装置が商用化されている。 このような平板表示装置の中で有機発光表示装置は高速の応答速度を持ち、輝度が高く視野角に広いという点で現在多く使われている。
このような有機発光表示装置には複数の画素がマトリックス形状に配置され、それぞれの画素には有機発光層に代表される発光素子部分と薄膜トランジスタ(Thin Film Transistor)に代表される画素回路部分が備えられる。 画素回路部分は駆動電流を供給して有機発光素子を作動する駆動薄膜トランジスタ(driving TFT)と駆動薄膜トランジスタにゲート信号を供給するスイッチング薄膜トランジスタ(switching TFT)とを含む。
また、有機発光表示装置の非表示領域には、画素にゲート信号を提供するゲート駆動回路部が配置されることがある。
このように、画素、特にサブピクセル(sub-pixel)の画素回路部分に配置され、オフ状態で漏れ電流が遮断される薄膜トランジスタを含み、 低階調で階調表現が自由な薄膜トランジスタを含むアレイ基板とこれを含む表示装置に関するものである。
本発明は画素内に配置される薄膜トランジスタが、オフ状態で漏洩電流の遮断効果が大きく、目標値以上のしきい値電圧を確保し、低階調で階調表現が自由であり、エスペクター(S-factor)値が高くなった酸化物半導体パターンを活性層として使用する薄膜トランジスタを含むアレイ基板とこれを含む表示装置を提供することを目的とする。
前記目的を達成するために、本発明の薄膜トランジスタアレイ基板は、表示領域及び表示領域周辺に配置される非表示領域を含む基板； 基板上に配置され少なくとも1つの無機絶縁膜を含む上部バッファ層； 上部バッファ層上に配置される第1酸化物半導体パターン； 第1酸化物半導体パターン上で第1酸化物半導体パターンと重なる第1ゲート電極および前記第1酸化物半導体パターンとそれぞれ電気的に連結される第1ソース電極および第1ドレイン電極; および 上部バッファ層の下で第1酸化物半導体パターンと重畳し、半導体物質層を含む第1遮光パターンを含む第1薄膜トランジスタを含む。
また、上部バッファ層上に配置される第2酸化物半導体パターン; 第2酸化物半導体パターン上で第2酸化物半導体パターンと重なる第2ゲート電極および第2酸化物半導体パターンとそれぞれ電気的に連結される第2ソース電極および第2ドレイン電極; および第2酸化物半導体パターンの下で第2酸化物半導体パターンと重畳し、半導体物質層を含む第2遮光パターンを含む第2薄膜トランジスタとをさらに含む。
また、上部バッファ層上に配置される第3酸化物半導体パターン; 第3酸化物半導体パターン上で第3酸化物半導体パターンと重なる第3ゲート電極および第3酸化物半導体パターンとそれぞれ電気的に連結される第3ソース電極および第3ドレイン電極; および第3酸化物半導体パターンの下で第3酸化物半導体パターンと重複する第3遮光パターンを含む第3薄膜トランジスタをさらに含む。
また、基板上に配置され、少なくとも一つの絶縁層を含む下部バッファ層; 下部バッファ層と第1遮光パターンとの間に配置される多結晶半導体パターン; および 多結晶半導体パターン上で多結晶半導体パターンと重なる第4ゲート電極及び多結晶半導体パターンとそれぞれ電気的に連結される第4ソース電極及び第4ドレイン電極とを含む第4薄膜トランジスタをさらに含むことができる。
一方、第1遮光パターンと第1酸化物半導体パターンとの間に発生する寄生キャパシタンスは、前記第1ゲート電極と前記第1酸化物半導体パターンの間に発生する寄生キャパシタンスより大きい。
また、第1酸化物半導体パターンと第1ゲート電極との間に配置される絶縁層の厚さは、第1酸化物半導体パターンと第1遮光パターンの間に配置される絶縁層の厚さより大きい。
また、第1酸化物半導体パターンと第1遮光パターンとの間に配置される絶縁層の誘電率は、第1酸化物半導体パターンと第1ゲート電極との間に配置される絶縁層の誘電率より大きいことができる。
また、第1酸化物半導体パターン、第2酸化物半導体パターン及び第3酸化物半導体パターンはN型の半導体物質であり、前記半導体物質層はP型の半導体物質であることができる。
一方、第1遮光パターンと第2遮光パターンと第3遮光パターンのうち少なくともいずれかは金属パターンをさらに含み、半導体物質層は金属パターン上に積層されることができる。
また、第2遮光パターンは金属パターンと半導体物質層が積層された構造であり、第3遮光パターンは金属パターンだけで構成できる。
そして、第1遮光パターンと第2遮光パターンの間に少なくとも一つの層間絶縁層を含み、第2遮光パターンと第3遮光パターンは同一層に配置されることができる。
また、第1遮光パターンと第2遮光パターンは同一層に配置できる。
一方、第1薄膜トランジスタは画素を駆動する駆動薄膜トランジスタであり、第2薄膜トランジスタおよび第3薄膜トランジスタは画素内に配置されるスイッチング薄膜トランジスタであることができる。
また、第1遮光パターンは上部バッファ層内に挿入される構造であることができる。
また、上部バッファ層は複数のサブ上部バッファ層を含み、第1遮光パターンの上段および下段にそれぞれサブ上部バッファ層を配置することができる。
また、第2薄膜トランジスタは、第1薄膜トランジスタのゲート電極に電気的に連結されることができる。
また、第4薄膜トランジスタは表示領域および非表示領域のうち少なくともいずれかに配置され、第1薄膜トランジスタは表示領域の画素に配置されることができる。
また、第1遮光パターンは、前記第1ソース電極および第1ドレイン電極のいずれかと電気的に連結される。
一方、半導体物質層は金属パターンより反射率が低いことがある。
一方、多結晶半導体パターンおよび半導体物質層はP型不純物イオンがドーピングされることができる。
一方、本発明の薄膜トランジスタアレイ基板は、表示領域及び表示領域周辺に配置される非表示領域を含む基板及び、基板上に配置されるスイッチング薄膜トランジスタとを含み、スイッチング薄膜トランジスタは基板上に配置されるバッファ層;バッファ層上に配置される酸化物半導体パターン;酸化物半導体パターン上で前記酸化物半導体パターンと重なるゲート電極;酸化物半導体パターンとそれぞれ電気的に連結されるソース電極及びドレイン電極;酸化物半導体パターンの下部に配置され、半導体物質層を含む遮光パターンを含むことができる。
また、本発明の表示装置は、基板上に配置されるアノード電極とアノード電極と対向するカソード電極とアノード電極及びカソード電極との間に配置される発光層を含む発光素子部をさらに含むことができる。
本発明は画素内で酸化物半導体パターンを含む駆動薄膜トランジスタ及びスイッチング薄膜トランジスタを含むことにより、オフ状態で漏洩電流が遮断され消費電力を減少させることができる。 また、本発明の駆動薄膜トランジスタは、エスペクター値を増加させる構造を提供することによって、低階調で階調表現が自由な薄膜トランジスタアレイ基板を提供する。 また、画素内の駆動薄膜トランジスタのしきい値電圧値を目標とする所定の値以上に高めることができる薄膜トランジスタを提供する。 また、本発明は画素内に配置される多数のスイッチング薄膜トランジスタが互いに異なるしきい値電圧を具備できるようにすることで、各スイッチング薄膜トランジスタの役割に符合する特性を付与することができる。
図1は、本発明による表示装置の概略的なブロック図である。 図2は、本発明による表示装置のサブピクセル(sub-pixel)の概略的なブロック図である。 図3は、本発明による表示装置のサブピクセル(sub-pixel)の回路図である。 図4aは本発明の第1実施例として、非表示領域のゲート駆動回路部に配置される一つの薄膜トランジスタと表示領域に配置される駆動薄膜トランジスタ、スイッチング薄膜トランジスタ及びストレージキャパシタとの断面図である。 図4bは図4aで駆動薄膜トランジスタだけを拡大した断面図だ。 図4cは、図4bで発生する寄生キャパシタンス間の関係を示す回路図である。 図5は、本発明の第2実施例として画素部分のみを示す断面図である。 図6は、本発明の第3実施例を示す断面図である。
発明を実施するための具体的な内容
本発明の利点および特徴、そしてそれらを達成する方法は、添付される図面とともに詳細に後述される実施例を参照すれば明確になるだろう。 しかし、本発明は以下で開示される実施例に限定されるものではなく、互いに異なる多様な形態で具現され、単に本実施例は本発明の開始を完全にするようにし、本発明が属する技術分野で通常の知識を持つ者に発明の範疇を完全に知らせるために提供されるだけである。
大型ディスプレイは屋内外デジタル広告のような多様な分野に活用可能である。大型ディスプレイに対する需要を満たすために拡張可能なタイリング表示装置が提案されている。タイリング表示装置は複数の表示モジュールを連結して単一画面を構成したものであり、連結される表示モジュールの個数を調節して所望サイズの画面を具現することができる利点がある。
ＬＥＤチップに対する転写技術はさまざまのものが知られているが、転写不良が多くて製品収率が高くない。転写と異なる観点で製品収率を高めるための駆動方案が要求されている。
本発明の実施例を説明するための図面に開示された形状、大きさ、比率、角度、個数などは例示的なものであるため、本発明が図示された事項に限定されるものではない。 明細書全体にわたって同一参照符号は同一コンポーネントを指す。 また、本発明を説明するにあたって、関連した公示技術に対する具体的な説明が本発明の要旨を不必要に曇らせることができると判断される場合、その詳細な説明は省略する。 本明細書上で言及した「含む」、「持つ」、「成り立つ」などが使われる場合、「~だけ」が使用されない限り他の部分が追加されることがある。 コンポーネントを単数で表現した場合に特に明示的な記載事項がない限り、複数を含む場合を含む。
構成要素を解析する際、別途の明示的記載がなくても誤差範囲を含むものと解釈する。
位置関係についての説明である場合、例えば「~上に」、「~上に」、「~下に」、「~横に」などと2つの部分の位置関係が説明される場合、「すぐ」または「直接」が使用されない限り、2つの部分の間に1つ以上の異なる部分が位置することもありうる。
時間関係についての説明である場合、例えば、「~後に」、「~に続いて」、「~次に」、「~前に」などと時間的前後関係が説明される場合、「すぐ」または「直接」が使用されない限り連続的でない場合も含まれる。
第1、第2などが多様な構成要素を叙述するために使われるが、これらの構成要素はこれらの用語によって制限されない。 これらの用語は、ただ一つのコンポーネントを他のコンポーネントと区別するために使用するものである。 したがって、以下で言及される第1構成要素は、本発明の技術的思想内で第2構成要素であることもありうる。
本発明の様々な実施例のそれぞれの特徴が部分的にまたは全体的に互いに結合または組み合わせ可能であり、技術的に多様な連動および駆動が可能であり、各実施例が互いに対して独立して実施できることもあり、関連関係で一緒に実施することもできる。
-第1実施例-
以下、添付した図面を参照して本発明の第1実施例について詳しく説明する。
図1は、本発明による表示装置100の概略的なブロック図である。
図2は図1に示すサブピクセル(sub-pixel)SPの概略的なブロック図である。
図1に示すように、表示装置100は、映像処理部110、劣化補償部150、メモリ160、タイミング制御部120、データ駆動部140、電源供給部180及びゲート駆動部130が表示パネル内に形成されている表示パネルPANを含んで構成される。 特に表示パネルPANのうち、非表示領域NAはベンディング領域BAを含む。 表示パネルPANはバンディング領域BAで折りたためてベゼルを縮小することができる。
映像処理部110は外部から供給された映像データと共に各種装置を駆動するための駆動信号を出力する。
劣化補償部150は、データ駆動部140から供給されるセンシング電圧Vsenに基づいて現在フレームの各サブピクセルSPの入力映像データIdataを変調した後、変調された映像データMdataをタイミング制御部120に供給する。
タイミング制御部120は、映像処理部110から入力される駆動信号に基づいてゲート駆動部130の動作タイミングを制御するためのゲートタイミング制御信号GDCとデータ駆動部140の動作タイミングを制御するためのデータタイミング制御信号DDCを生成して出力する。
ゲート駆動部130はタイミング制御部120から供給されたゲートタイミング制御信号GDCに応答してスキャン信号を表示パネルPANに出力する。 前記ゲート駆動部130は、複数のゲートラインGL1~GLmを通じてスキャン信号を出力する。 特に、ゲート駆動部130は有機電界発光表示装置100内部の基板上に直接薄膜トランジスタを積層して形成するGIP(Gate In Panel)構造で構成されることができる。 前記GIPはシフトレジスタとレベルシフターなどのような多数の回路を含むことができる。
データ駆動部140はタイミング制御部120から入力されたデータタイミング制御信号DDCに応答してデータ電圧を表示パネルPANに出力する。 データ駆動部140は、複数のデータラインDL1~DLnを通じてデータ電圧を出力する。
電源供給部180は、高電位駆動電圧EVSDと低電位駆動電圧EVSSなどを出力して表示パネルPANに供給する。 高電位駆動電圧VDDおよび低電位駆動電圧EVSSは電源ラインを通じて表示パネルPANに供給される。
表示パネルPANは、非表示領域NAに配置できるデータ駆動部140およびゲート駆動部130から供給されたデータ電圧およびスキャン信号、そして電源供給部180から供給された電源に対応して映像を表示する。
表示パネルPANのうち、表示領域AAは複数のサブピクセル(sub-pixel)SPで構成され、実際の映像が表示される。 サブピクセルSPは、赤色(Red)サブピクセル(sub-pixel)、緑色(Green)サブピクセル(sub-pixel)、青色(Blue)サブピクセルを含むか、白色(W）サブピクセル（sub-pixel）、赤色(R）サブピクセル（sub-pixel）、緑色(G）サブピクセル（sub-pixel）、および青色（B）サブピクセル（sub-pixel）を含む。 この時、前記のW、R、G、Bサブピクセル(sub-pixel)SPは全て同じ面積で形成できるが、互いに異なる面積で形成されることもできる。
メモリ160には劣化補償ゲインに対するルックアップテーブルLook Up Tableが保存されているだけでなく、サブピクセル(sub-pixel)SPの有機発光素子の劣化補償時点が保存される。 この時、有機発光素子の劣化補償時点は有機発光表示パネルの駆動回数または駆動時間であることができる。
一方、図2に示すように、一つのサブピクセルSPはゲートラインGL1、データラインDL1、センシング電圧リードアウトラインSRL1、電源ラインPL1と連結できる。 サブピクセル(sub-pixel)は回路の構成によってトランジスタとキャパシタの個数およびもちろん駆動方法が決定される。
図3は、本発明による表示装置100のサブピクセル(sub-pixel)SPを表す回路図である。
図3に示すように、本発明による表示装置100は、互いに交差してサブピクセル(sub-pixel)SPを定義するゲートラインGL、データラインDL、パワーラインPL、センシングラインSLを含み、サブピクセルSPには駆動薄膜トランジスタDT、発光素子D、ストレージキャパシタCst、第1スイッチ薄膜トランジスタST、第2スイッチ薄膜トランジスタST2が含まれる。
発光素子Dは、第2ノードN2に接続されたアノード電極と、低電位駆動電圧EVSSの入力端に接続されたカソード電極と、アノード電極とカソード電極との間に位置する有機発光層とを含むことができる。
駆動薄膜トランジスタDTは、ゲート-ソース間電圧Vgsによって発光素子Dに流れる電流Idを制御する。 駆動薄膜トランジスタDTは、第1ノードN1に接続されたゲート電極、パワーラインPLに接続されて高電位駆動電圧EVDDが提供されるドレイン電極および第2ノードN2に接続されたソース電極を備える。
前記ストレージキャパシタCstは、第1ノードN1と第2ノードN2の間に接続される。
第1スイッチ薄膜トランジスタST1は、表示パネルPANの駆動時、ゲート信号SCANに応答してデータラインDLに充電されたデータ電圧Vdataを第1ノードN1に印加して駆動薄膜トランジスタDTをターンオン(turn-on)させる。 この時、第1スイッチ薄膜トランジスタST1はゲートラインGLに接続されて走査信号SCANが入力されるゲート電極、データラインDLに接続されてデータ電圧Vdataが入力されるドレイン電極および第1ノードN1に接続されたソース電極を備える。 前記第1スイッチ薄膜トランジスタST1は、画素内の他のスイッチ薄膜トランジスタよりさらに敏感に動作することが知られている。 したがって、第1スイッチ薄膜トランジスタST1は、そのしきい値電圧を高めて制御が容易になるように措置が必要である。
第2スイッチ薄膜トランジスタST2はセンシング信号SENに応答して第2ノードN2とセンシング電圧リードアウトラインSRLとの間の電流をスイッチングすることで、第2ノードN2のソース電圧をセンシング電圧リードアウトラインSRLのセンシングキャパシタCxに保存する。 第2スイッチ薄膜トランジスタST2は、表示パネルPANの駆動時にセンシング信号SENに応答して第2ノードN2とセンシング電圧リードアウトラインSRLとの間の電流をスイッチングすることで、駆動薄膜トランジスタDTのソース電圧を初期化電圧Vpreにリセットする。 この時、第2スイッチ薄膜トランジスタST2のゲート電極はセンシングラインSLに接続され、ドレイン電極は第2ノードN2に接続され、ソース電極はセンシング電圧リードアウトラインSRLに接続される。
一方、図面では3つの薄膜トランジスタと1つのストレージキャパシタを含む3T1C構造の表示装置を例示して説明したが、本発明の表示装置がこのような構造に限定されるのではなく、4T1C、5T1C、6T1C、7T1C、8T1Cなどの多様な画素構造に適用できることがある。
一方、図4aは本発明の第1実施例として、非表示領域NA、特にGIP領域に配置される薄膜トランジスタの代表として多結晶半導体パターンを含む一つのゲート駆動回路用薄膜トランジスタGTと、表示領域AAのうちサブピクセル(sub-pixel)内に配置され発光素子を駆動する酸化物半導体パターンを含む駆動薄膜トランジスタDTと、酸化物半導体パターンを含む第1スイッチ薄膜トランジスタST-1及びストレージキャパシタCstとを図示した断面図である。
図4aに示すように、基板410上のサブピクセル内には駆動薄膜トランジスタDTと第1スイッチ薄膜トランジスタST-1が配置される。 この時、図4aは駆動薄膜トランジスタDTと一つのスイッチング薄膜トランジスタST-1だけを開示するが、これは説明の便宜のためのものであり、実際の基板410上には多数のスイッチ薄膜トランジスタが配置されることができる。
また、基板410上の非表示領域NA、特にGIP領域にはゲート駆動部を構成する多数のゲート駆動回路用薄膜トランジスタGTが配置されることができる。 ゲート駆動回路用薄膜トランジスタGTは、多結晶半導体パターンを活性層として使用することができる。
第1実施例では、多結晶半導体パターンを含むゲート駆動用薄膜トランジスタGTが非表示領域NAに配置される場合を説明するが、前記ゲート駆動回路用薄膜トランジスタGTと同じ構造のスイッチング薄膜トランジスタが表示領域のサブフィルセル内に配置されることができる。
ただし、非表示領域に配置されるゲート駆動回路用薄膜トランジスタGTと表示領域に配置されるスイッチング薄膜トランジスタはドーピングされる不純物の種類が異なるため、N-TYPE薄膜トランジスタまたはP-TYPE薄膜トランジスタのように互いに異なる構成をすることもできる。
一方、ゲート駆動部に配置される多数の薄膜トランジスタは、多結晶半導体パターンを含むゲート駆動回路用薄膜トランジスタと酸化物半導体パターンを含むスイッチング薄膜トランジスタが互いに一対になるCMOSで構成されることも可能である。
以下、多結晶半導体パターンを活性層として使用するゲート駆動回路用薄膜トランジスタが非表示領域NAに配置されたことを例に説明する。
ゲート駆動回路用薄膜トランジスタGTは、基板410上に形成される下部バッファ層411上に配置される多結晶半導体パターン414と、多結晶半導体パターン414を絶縁する第1ゲート絶縁層442と、第1ゲート絶縁層442上に配置され、多結晶半導体パターン414と重なる 第1ゲート電極416と、第1ゲート電極416上に形成される複数の絶縁層と前記複数の絶縁層上に配置される第1ソース電極417S及び第1ドレイン電極4Dとを含む。
基板410は有機膜と無機膜が交互に積層されたマルチレイヤーmulti-layerで構成されることができる。 例えば、基板410はポリイミド（polyimide）のような有機膜と酸化シリコンSiO2のような無機膜が互いに交互に積層されたものであることができる。
基板410上に下部バッファ層411が形成される。 下部バッファ層411は外部から浸透できる水分などを遮断するためのもので、酸化シリコンSiO2膜のような無機質絶縁層を少なくとも一層蒸着して形成することができる。
下部バッファ層411上には多結晶半導体パターン414が形成される。 多結晶半導体パターン414は薄膜トランジスタの活性層として使用される。 多結晶半導体パターン414は、第1チャンネル領域414aと前記第1チャンネル領域414aを間に置いて互いに向かい合う第1ソース領域414bおよび第1ドレイン領域414cを含む。
多結晶半導体パターン414は、第1ゲート絶縁層442によって絶縁される。 第1ゲート絶縁層442は、多結晶半導体パターン414が形成された基板410全体面に酸化シリコンSiO2のような無機絶縁層を少なくとも一層蒸着して形成する。 第1ゲート絶縁層442は、多結晶半導体パターン414を外部から保護して絶縁させる。
第1ゲート絶縁層442上には、多結晶半導体パターン414の第1チャンネル領域414aと重なる第1ゲート電極416が形成される。
第1ゲート電極416は金属物質で構成されることができる。 例えば、第1ゲート電極416はモリブデンMo、アルミニウムAl、クロムCr、金Au、チタンTi、ニッケルNi、ネオジムNd及び銅Cuのいずれか一つまたはこれらの合金からなる単一層または多重層であってもよいが、これに限定されない。
第1ゲート電極416と第1ソース電極417S及び第1ドレイン電極417Dとの間には複数の絶縁層が形成されることができる。
図4aを参照すると、前記複数の絶縁層は、第1ゲート電極416の上面に接触する第1層間絶縁層443と、その上に順次積層される第2層間絶縁層444と、上部バッファ層445と、第2ゲート絶縁層446と第3層間絶縁層447であることができる。
第1ソース電極417Sと第1ドレイン電極417Dは、第3層間絶縁層447上に配置される。 第1ソース電極417Sと第1ドレイン電極417Dは、それぞれ第1コンタクトホールCH1と第2コンタクトホールCH2を通じて多結晶半導体パターン414と連結される。 第1コンタクトホールCH1及び第2コンタクトホールCH2は、第1ゲート絶縁層442、第1層間絶縁層443、第2層間絶縁層444、上部バッファ層445、第2ゲート絶縁層446及び第3層間絶縁層447を貫通して多結晶半導体パターン414の第1ソース領域414b及び第1ドレイン領域414cを露出させる。
一方、表示領域AAのサブピクセル(sub-pixel)には駆動薄膜トランジスタDT、第1スイッチ薄膜トランジスタST-1およびストレージキャパシタCstが配置される。
第1実施例では、駆動薄膜トランジスタDTと第1スイッチ薄膜トランジスタST-1は酸化物半導体パターンを活性層として使用する。
駆動薄膜トランジスタDTは、第1酸化物半導体パターン474と第1酸化物半導体パターン474と重なる第2ゲート電極478と、第2ソース電極479Sおよび第2ドレイン電極479Dとを含む。
酸化物半導体は亜鉛Zn、インジウムIn、ガリウムGa、スズSn、チタンTiなどの金属の酸化物または亜鉛Zn、インジウムIn、ガリウムGa、スズSn、チタンTiなどの金属とこれらの酸化物の組み合わせからなることができる。 より具体的には、酸化亜鉛ZnO、亜鉛-スズ酸化物ZTO、亜鉛-インジウム酸化物ZIO、インジウム酸化物InO、チタン酸化物TiOインジウム-ガリウム-亜鉛酸化物IGZO、インジウム-亜鉛-スズ酸化物IZTOなどを含むことができる。
一般的に、駆動薄膜トランジスタの活性層としては高速動作に有利な多結晶半導体パターンを使用する。 しかし、多結晶半導体パターンを含む駆動薄膜トランジスタは、オフ(off)状態で漏れ電流が発生して電力が消費される問題が発生しかねない。 特に、オフ(off)状態で漏洩電流が発生する問題は、表示装置が文書画面のような静止映像を表出する低速の駆動時にさらに問題になる。 これにより、本発明の第1実施例で漏洩電流の発生を遮断するのに有利な酸化物半導体パターンを活性層として使用する駆動薄膜トランジスタを提案する。
しかし薄膜トランジスタが酸化物半導体パターンを活性層として使用する場合、酸化物半導体の物質特性上、電圧変動値に対する電流変動値が大きく精密な電流制御が必要な低階調領域で不良を発生する場合が多い。 したがって、第1実施例ではゲート電極に印加される電圧の変動値に対して電流の変動値が相対的に鈍感な駆動薄膜トランジスタの構造を提案する。
図4aないし図4cを参照して駆動薄膜トランジスタの構造について調べる。
4bは図4aで駆動薄膜トランジスタDTだけを拡大した断面図であり、図4cは駆動薄膜トランジスタDT内部に発生する寄生キャパシタンス間の関係を示す回路図である。
駆動薄膜トランジスタDTは、上部バッファ層445上に位置する第1酸化物半導体パターン474と、前記第1酸化物半導体パターン474を覆う第2ゲート絶縁層446と、第2ゲート絶縁層446上に形成され、第1酸化物半導体パターン474と重なる第2ゲート電極478と、第2ゲート電極を覆う第3層間絶縁層447と、第3層間絶縁層447上に配置される第2ソース電極479S及び第2ドレイン電極479Dとを含む。 第2ゲート電極478と第2ソース電極479S及び第2ドレイン電極479Dは同一層に配置することもできる。
活性層である第1酸化物半導体パターン474は、電荷が移動する第2チャンネル領域474aと、第2チャンネル領域474aを間に置いて第2チャンネル領域474aに隣接した第2ソース領域474bおよび第2ドレイン領域474cを含む。
一方、前記第1酸化物半導体パターン474の下部には第1遮光パターンBSM-1が形成されている。 第1遮光パターンBSM-1は外部から流入する光が第1酸化物半導体パターン474に照射されることを防止し、外部光に対して敏感な第1酸化物半導体パターン474が誤動作することを防止する。
本発明の第1実施例では、第1遮光パターンBSM-1は半導体物質層を含んで構成することができる。
図4a及び図4bを参照すると、第1遮光パターンBSM-1は金属パターンのような導電物質で構成される第1遮光パターンの第1層BSM-1aと半導体物質層からなる第1遮光パターンの第2層BSM-1bの積層構造であることができる。
半導体物質層は非晶質半導体物質、多結晶半導体物質、酸化物半導体物質など多様な種類の半導体物質層であることができる。
半導体物質層はホウ素イオンのようなP型の不純物イオンが注入されたP型の半導体物質層であることができる。
酸化物半導体パターンを活性層として使用する薄膜トランジスタは、N型の薄膜トランジスタである。 したがって、半導体物質層にP型の不純物イオンを注入すれば、半導体物質層のフェルミレベルが下がる。 また、これと対応する第1酸化物半導体パターン474のフェルミレベルも熱平衡状態でフェルミレベルの平衡を合わせるために下がる。 したがって、駆動薄膜トランジスタDTをターンオンするために必要なしきい値電圧Vthが上昇することができる。
第1酸化物半導体パターン474を含む駆動薄膜トランジスタDTは、画素内の他のスイッチング薄膜トランジスタに比べて設計上非常に高いしきい電圧を要求する。通常、スイッチング薄膜トランジスタの場合、0ボルトに近いしきい値電圧を備えるのに対し、駆動薄膜トランジスタDTは1ボルト以上のしきい値電圧を要求する。 したがって、本発明の駆動薄膜トランジスタDTは、第1酸化物半導体パターン474下部にP型でドーピングされた半導体物質層を備えることによってしきい値電圧を高めることができる長所がある。
また、第1遮光パターンの第1層BSM-1aは水素粒子を捕集できるチタンTi物質を含む金属層であることができる。 例えば、チタン断層またはモリブデンMoとチタンTiの複層またはモリブデンMoとチタンTiの合金であることができる。 しかし、これに限らずチタンTiを含む他の金属層も可能である。
チタンTiは上部バッファ層445内に拡散する水素粒子を捕集して水素粒子が第1酸化物半導体パターン474に到達することを防止できる。
第1遮光パターンBSM-1は複数の層で構成される時、半導体物質層が上部に配置される積層構造を持つことが望ましい。 半導体物質層にP型の不純物イオンをドーピングするためには、工程進行時に半導体物質層が上側に露出することが必要なためである。
第1遮光パターンBSM-1は、第1酸化物半導体パターン474と重なるように第1酸化物半導体パターン474の垂直下方に形成することが望ましい。 また、第1遮光パターンBSM-1は、第1酸化物半導体パターン474と完全に重畳されるように、第1酸化物半導体パターン474よりさらに大きく形成することができる。
前記の第1遮光パターンBSM-1に含まれる半導体物質層は、第1遮光パターンBSM-1に含まれる金属層より反射率が低く、外部光が第1遮光パターンBSM-1によって反射された後、第1酸化物半導体パターン474に流入することを減らすことができる。
一方、駆動薄膜トランジスタDTの第2ソース電極479Sは、第1遮光パターンBSM-1と電気的に連結される。 第1遮光パターンBSM-1を第2ソース電極479Sに電気的に連結すれば、以下のような追加的な効果が得られる。
第1酸化物半導体パターン474のうち、第2ソース領域474bおよび第2ドレイン領域474cはそれぞれ導体化されることによって、オン/オフ動作時に第1酸化物半導体パターン474内部で寄生キャパシタンスCactが発生する。 また、第2ゲート電極478と第1酸化物半導体パターン474の間には寄生キャパシタンスCgiが発生する。 また、第2ソース電極479Sと電気的に連結される第1遮光パターンBSM-1と第1酸化物半導体パターン474の間には寄生キャパシタンスCbufが発生する。
第1酸化物半導体パターン474と第1遮光パターンBSM-1は、第2ソース電極479Sによって電気的に相互連結されるため、寄生キャパシタンスCactと寄生キャパシタンスCbufは互いに並列に連結され、寄生キャパシタンスCactと寄生キャパシタンスCgiは互いに直列に連結される。 また、第2ゲート電極478にVgatのゲート電圧を印加すると、実際に第1酸化物半導体パターン474に印加される実効電圧Veffは以下のような公式1が成立する。
[公式1]
Figure 2024020179000002
したがって、第2チャンネル領域474aに印加される実効電圧Veffは寄生キャパシタンスCbufと反比例関係において寄生キャパシタンスCbufを調節して第1酸化物半導体パターン474に印加される実効電圧を調節することができる。
すなわち、第1遮光パターンBSM-1を第1酸化物半導体パターン474近く配置して寄生キャパシタンスCbuf値を増加させれば、第1酸化物半導体パターン474に流れる実際の電流値を減らすことができる。
第1酸化物半導体パターン474に流れる実効電流値が減るということは、エスペクター(S-factor)を増加させることができることを意味し、実際に第2ゲート電極478に印加される電圧Vgatを通じて制御できる駆動薄膜トランジスタDTの制御範囲が広くなることを意味する。
すなわち、駆動薄膜トランジスタDTの第2ソース電極479Sと第1遮光パターンBSM-1を電気的に連結し、第1遮光パターンBSM-1を第1酸化物半導体パターン474に近く配置すれば、低階調でも精密に有機発光素子を制御することができ、低階調でよく発生する画面染みの問題を解決できる。
したがって、本発明の第1実施例では、第1酸化物半導体パターン474と第1遮光パターンBSM-1との間に発生する寄生キャパシタンスCbufは、第2ゲート電極478と第1酸化物半導体パターンBSM-1との間に発生する寄生キャパシタンスCgiより大きい値であることができる。
ここで、エスペクター(S-factor)は薄膜トランジスタのオン/オフ転移(transition)区間でゲート電圧変化量に対する電流変化量の逆数値を意味する。 すなわち、ゲート電圧に対するドレイン電流の特性グラフV-I曲線グラフで曲線の傾きの逆数値であることができる。
エスペクターが小さいということはゲート電圧に対するドレイン電流の特性グラフの傾きが大きいことを意味するので、小さな電圧によっても薄膜トランジスタがターンオンされ、したがって薄膜トランジスタのスイッチング特性が良くなる。 反面、短時間でしきい値電圧に到達するので、十分な階調表現が難しくなる。
エスペクターが大きいということはゲート電圧に対するドレイン電流の特性グラフの傾きが小さいことを意味するので、薄膜トランジスタのオン/オフ反応速度が低下し、したがって薄膜トランジスタのスイッチング特性は低下するが相対的に長時間かけてしきい電圧に到達するため十分な階調表現が可能である。
特に、第1遮光パターンBMS-1は上部バッファ層445内部に挿入されながら第1酸化物半導体パターン474に近く配置されることができる。 ただし、第1実施例で複数のサブ上部バッファ層が使用されることを例示する。
すなわち、上部バッファ層445は第1サブ上部バッファ層445a、第2サブ上部バッファ層445bおよび第3サブ上部バッファ層445cが順に積層された構造であることができる。 第1遮光パターンBSM-1は、第1サブ上部バッファ層445aの上に形成することができる。 そして、第2サブ上部バッファ層445bが第1遮光パターンBSM-2を完全に覆う。 そして、第3サブ上部バッファ層445cが第2サブ上部バッファ層445bの上に形成される。 これは、第1遮光パターン445が上部バッファ層445内部に挿入される構成のための一例である。
第1サブ上部バッファ層445aと第3サブ上部バッファ層445cは酸化シリコンSiO2で構成されることができる。
第1サブ-上部バッファ層445aと第3サブ-上部バッファ層445cは水素粒子を含まない酸化シリコンSiO2で構成されることで、熱処理過程中に水素粒子が酸化物半導体パターンに浸透することを防止する。 水素粒子が酸化物半導体パターンに浸透すると、薄膜トランジスタの信頼性が損なわれる。
一方、第2サブ上部バッファ層445bは水素粒子に対する捕集能力に優れた窒化シリコンSiNxで構成されることができる。 第2サブ上部バッファ層445bは、第1遮光パターンBSM-1を完全に密封するように第1遮光パターンBSM-1が形成された部分にのみ形成できる。 すなわち、窒化シリコンSiNx膜が第1遮光パターンBSM-1の上面および側面を全て覆うように第1サブ上部バッファ層445a上に部分的に形成されることができる。 また、第2サブ上部バッファ層445bは、第1遮光パターンBSM-1が形成された第1サブ上部バッファ層445a上の全体面に形成されることもできる。
窒化シリコンSiNxは酸化シリコンSiO2に比べて水素粒子に対する捕集能力が優れている。 水素粒子が酸化物半導体物質で構成される活性層に浸透すると、薄膜トランジスタはその形成される位置によって異なるしきい電圧を持ったりチャンネルの伝導度が変わる問題を引き起こす。 すなわち、信頼性が損なわれる。 特に、駆動薄膜トランジスタの場合、発光素子の動作に直接寄与することで信頼性確保が重要である。
したがって、本発明の第1実施例では、第1遮光パターンBMS-1を覆う第2サブ上部バッファ層445bを第1サブ上部バッファ層445a上に部分または全体的に形成することで、水素粒子による駆動薄膜トランジスタDTの信頼性損傷を防止することができる。
第2サブ上部バッファ層445bを第1サブ上部バッファ層445a上に部分的に蒸着すれば、以下のような長所がありうる。
すなわち、第2サブ上部バッファ層445bは第1サブ上部バッファ層445aと異なる物質で形成されるため、表示領域全体面に蒸着する場合、異種物質層間に膜浮きが発生することもありうる。 これを補完するために、第2サブ上部バッファ層445bは、第2遮光パターンBSM-2が形成される位置にのみ選択的に形成されて接着力を向上させることができる。
第1遮光パターンBSM-1は、第1酸化物半導体パターン474と重なるように第1酸化物半導体パターン474の垂直下方に形成することが望ましい。 また、第1遮光パターンBSM-1は、第1酸化物半導体パターン474と完全に重畳されるように、第1酸化物半導体パターン474よりさらに大きく形成することができる。 構成要素の解釈において、別途の明示的記載がなくても誤差範囲を含むものとして解釈する。
一方、本発明の第1実施例では、第1遮光パターンBMS-1はp型イオンがドーピングされた半導体物質層を備えることによって駆動薄膜トランジスタDTのしきい電圧を高めることができる。 これだけでなく、第1遮光パターンBSM-1は第1酸化物半導体パターン474に近く配置されることによって、第1酸化物半導体パターン474と第1遮光パターンBSM-1との間に発生する寄生キャパシタンスを大きくすることで駆動薄膜トランジスタDTのエスペクターを高めて駆動薄膜トランジスタが低い階調表現が可能になる。
一方、駆動薄膜トランジスタDTの第2ゲート電極478は、第3層間絶縁層447によって絶縁され、第3層間絶縁層447上に第2ソース電極479S及び第2ドレイン電極479Dが形成される。
図4aを参照する本発明の第1の実施例では、第2ソース電極479Sと第2ドレイン電極479Dは同一層に配置され、第2ゲート電極478は第2ソース電極479S及び第2ドレイン電極479Dとは異なる層に形成されることが示されているが、第2ゲート電極478と第2ソース電極479S及び第2ドレイン電極479Dの両方が同一層に配置されることもできる。
第2ソース電極479Sおよび第2ドレイン電極479Dは、それぞれ第3コンタクトホールCH3および第4コンタクトホールCH4を通じて第2ソース領域474bおよび第2ドレイン領域474cに連結される。 また、第1遮光パターンBSM-1は第5コンタクトホールCH5を通じて第2ソース電極479Sに連結される。
一方、第1スイッチ薄膜トランジスタST-1は、第2酸化物半導体パターン432、第3ゲート電極433、第3ソース電極434Sおよび第3ドレイン電極434Dを含む。
第2酸化物半導体パターン432は、第3チャンネル領域432a、第3チャンネル領域432aを間に置いて、第3チャンネル領域432aと隣接した第3ソース領域432bおよび第3ドレイン領域432cを含む。
第2酸化物半導体パターン432の上には、第2ゲート絶縁層446を介在したまま、第3ゲート電極433が位置する。
第3ソース電極434Sおよび第3ドレイン電極434Dは、第2ソース電極479Sおよび第2ドレイン電極479Dと同じ層に配置することができる。 すなわち、第2ソース/ドレイン電極479S、479Dおよび第3ソース/ドレイン電極434S、434Dは第3層間絶縁層447上に配置できる。
しかし、第3ソース/ドレイン電極434S、434Dは、第3ゲート電極433と同一層の上に配置することもできる。 すなわち、第3ソース/ドレイン電極434S、434Dは、第2ゲート絶縁層446上において同一物質で同時に形成されることもできる。
また、第2酸化物半導体パターン432の下には第2遮光パターンBSM-2が配置されることができる。
第2遮光パターンBSM-2は、第1遮光パターンBSM-1と同じ構成であることができる。 すなわち、第2遮光パターンBSM-2は金属物質で構成される第2遮光パターンの第1層BSM-2aと半導体物質で構成される第2遮光パターンの第2層BSM-2bが積層された構造であることができる。しかし、第2遮光パターンBSM-2は不純物がドーピングされた半導体物質層の断層であることも可能である。
前記第2遮光パターンの第2層BSM-2bはp型の不純物イオンが注入される。
第2遮光パターンBSM-2は、外部から引き込まれる光から第2酸化物半導体パターン432を保護するために、第2酸化物半導体パターン432と重畳しながら第2酸化物半導体パターン432の下部に配置される。
第2遮光パターンBSM-2は、第1ゲート電極416と共に第1ゲート絶縁層442の上に形成されることができる。
第3ゲート電極433と第2遮光パターンBSM-2は互いに電気的に連結されてデュアルゲートを構成することもできる。
第2遮光パターンBSM-2はP型イオンがドーピングされた半導体物質層を含んでいるため、酸化物半導体パターンを含む第1スイッチ薄膜トランジスタST-1のしきい値電圧を高めることができる。 すなわち、第3ゲート電極433がP型不純物が注入されて導体化されることによってフェルミレベルが低くなり、これと対応する第2酸化物半導体パターン432のフェルミレベルも低くなり、結果的に第1スイッチング薄膜トランジスタST-1のしきい電圧は高くなる。 特に、図3を参照すると、第1スイッチ薄膜トランジスタST-1が駆動薄膜トランジスタDTのゲートノードに連結されるサンプリングトランジスタである時に大きな効果を示すことができる。 サンプリングトランジスタは、サンプリング区間の間にデータ電圧をストレージキャパシタの一電極に提供する役割を果たす。
サンプリングトランジスタはしきい値電圧が低く、低い電圧でもチャンネルが開かれる非常に敏感なトランジスタとして知られている。 本発明の第1実施例では、第1スイッチング薄膜トランジスタST-1は、P型イオンがドーピングされた半導体物質層を含む第2遮光パターンBSM-2が第2酸化物半導体パターン432の下に配置されており、第1スイッチ薄膜トランジスタST-1のしきい電圧を高めることができ、その結果内部補償回路構成の自由度を高めることができる長所がある。
一方、第1遮光パターンBSM-1および第2遮光パターンBSM-2がそれぞれ金属物質層および半導体物質層を含む複数の層で構成される場合、半導体物質層が金属物質層の上に配置されることが望ましい。 これは半導体物質層に不純物をドーピングするためには、半導体物質層が金属物質層の上に蒸着されて上部に露出されなければならないためである。
一方、図4aを参照すると、サブピクセルはストレージキャパシタCstを含む。
ストレージキャパシタCstはデータラインを通じて認可されるデータ電圧を一定期間保存し、有機発光素子に提供する。
ストレージキャパシタCstは、互いに対応する二つの電極とその間に配置される誘電体を含む。 ストレージキャパシタCstは、第1ゲート電極416のような物質で同じ層状に配置されるストレージキャパシタの第1電極450Aと、前記ストレージキャパシタの第1電極450Aと重畳しながら向かい合うストレージキャパシタの第2電極450Bを含む。
ストレージキャパシタの第1電極450Aとストレージキャパシタの第2電極450Bとの間には、第1層間絶縁層443が介在することができる。
前記ストレージキャパシタの第2電極450Bは、第2ソース電極479Sと第8コンタクトホールCH8を通じて互いに電気的に連結されることができる。
そしてストレージキャパシタの第1電極450Aは、第1ゲート電極416、第2遮光パターンBSM-2と同一層に形成されることでマスク工程を減らすことができる長所がある。
一方、図4aを参照すると、駆動薄膜トランジスタDT及び第1スイッチ薄膜トランジスタST-1が配置された基板410の上には第1平坦化層PLN1が形成されることができる。 前記第1平坦化層PLN1はフォトアクリルのような有機物質で形成できるが、無機層および有機層からなる複数の層で構成されることもできる。 第1平坦化層PLN1の上には連結電極445が形成される。 連結電極445は発光素子部分460の一構成要素であるアノード電極456と駆動薄膜トランジスタDTを第1平坦化層PLN1内に形成される第9コンタクトホールCH9を通じて互いに電気的に連結する。
また、連結電極455を形成する時に使われる導電膜は、ベンディング領域BAに配置される各種リンク配線の一部を構成することができる。
連結電極455の上には第2平坦化層PLN2が形成されることができる。 第2平坦化層PLN2は、第1平坦化層PLN1のようにフォトアクリルのような有機物質で形成されることができるが、無機層および有機層からなる複数の層で構成されることもできる。
前記第2平坦化層PLN2の上にはアノード電極456が形成される。 アノード電極456は、第2平坦化層PLN2内に形成される第10コンタクトホールCH10を通じて連結電極455と電気的に連結される。
前記アノード電極456は、Ca、Ba、Mg、Al、Agなどのような金属やこれらの合金からなる単一層または複数の層からなる駆動薄膜トランジスタDTの第2ドレイン電極479Dと接続されて外部から画像信号が印加される。
アノード電極456と共に非表示領域NAには共通電圧配線VSSとカソード電極463を電気的に連結するアノード連結電極457がさらに備えられる。
前記第2平坦化層PLN2の上にはバンク層461が形成される。 バンク層461は一種の隔壁であり、各サブピクセル(sub-pixel)を区画して隣接するサブピクセル(sub-pixel)から出力される特定カラーの光が混合されて出力されることを防止できる。
アノード電極456の表面上とバンク層461斜面の一部領域上には有機発光層462が形成される。 前記有機発光層462は各サブピクセル(sub-pixel)に形成されて赤色光を発光するR-有機発光層、緑色光を発光するG-有機発光層、青色光を発光するB-有機発光層であることができる。 また、有機発光層461は白色光を発光するW-有機発光層であることができる。
前記有機発光層462は発光層だけでなく発光層に電子および正孔をそれぞれ注入する電子注入層および正孔注入層と注入された電子および正孔を有機層にそれぞれ輸送する電子輸送層および正孔輸送層などを含むことができる。
前記有機発光層462の上にはカソード電極463が形成される。 前記カソード電極463は、ITO （Indium Tin Oxide）やIZO（Indium Zinc Oixde）のような透明な導電物質または可視光線が透過される薄い厚さの金属からなることができ、これに限定されるものではない。
前記カソード電極463の上には、封止層部分470が形成される。前記の封止層470は無機層で構成された単一層で構成されることもあり、無機層/有機層の2階から構成されることもあり、無機層/有機層/無機層の3階からなることもできる。 前記無機層はSiNxとSiXなどの無機物で構成できるが、これに限定されるものではない。 また、有機層はポリエチレンテレフタレート、ポリエチレンナフタレート、ポリカーボネート、ポリイミド、ポリエチレンスルホネート、ポリオキシメチレン、ポリアリレートなどの有機物質またはこれらの混合物質を構成することができるが、これに限定されるものではない。
図4a において、封止層部分470の一実施例として無機層471/有機層472/無機層473の3層からなることを開示した。
前記の封止層部分470の上にはカバーグラス（図示しない）が配置され、接着層（図示しない）によって付着することができる。 前記接着層としては付着力が良く耐熱性および耐水性が良い物質であれば、いかなる物質を使用することができるが、本発明ではエポキシ系化合物、アクリル系化合物またはアクリル系ラバーのような熱硬化性樹脂を使用することができる。 そして前記接着剤として光硬化性樹脂を使用することもでき、この場合、接着層に紫外線のような光を照射することで接着層硬化させる。
前記接着層は基板410およびカバーグラス（未図示）を合着するだけでなく、前記有機電界発光表示装置内部に水分が浸透することを防止するための封止剤の役割も果たすことができる。
前記カバーグラスミシシは有機発光表示装置を封止するための封止キャップencapsulation capであり、PS（Polystyleene）フィルム、PE（Polyethylene）フィルム、PEN（Polyethylene Naphthalate）フィルムまたはPI（（polyimide））フィルムなどの保護フィルムを使用することができ、ガラスを使用することもできる。
-第2実施例-
以下、図5を参照して本発明の第2実施例を説明する。 第2実施例は、表示領域AAに配置される薄膜トランジスタの構成について説明する。
図5を参照すると、第2実施例は一つの駆動薄膜トランジスタDTと二つのスイッチ薄膜トランジスタST-1、ST-2を開示する。
駆動薄膜トランジスタDTおよび第1スイッチ薄膜トランジスタST-1は、図4aを参照した第1実施例と同じ構成であることができる。
第2実施例では、第1スイッチ薄膜トランジスタST-1と第2スイッチ薄膜トランジスタST-2は、それぞれ第2遮光パターンBSM-2と第3遮光パターンBSM-3を備える。 第2遮光パターンBSM-2と第3遮光パターンBMS-3は同じ絶縁層上に配置できる。 また、第2遮光パターンBSM-2は、第1実施例の第1スイッチ薄膜トランジスタST-2のように、金属物質層からなる第2遮光パターンの第1層BSM-2aとP型の陽イオン不純物がドーピングされた半導体物質層で構成される第2遮光パターンの第2層BSM-2bが積層された構造であることができる。 一方、第2遮光パターンBSM-3は金属物質層だけで構成できる。
第1スイッチ薄膜トランジスタST-1は内部補償回路を構成するサンプリングトランジスタであり、第2スイッチ薄膜トランジスタST-2はサンプリングトランジスタを除いた残りのスイッチ薄膜トランジスタであることができる。 例えば、第2スイッチ薄膜トランジスタST-2は初期化トランジスタinitial TRであることができる。
第2実施例では、駆動薄膜トランジスタDTと第1スイッチ薄膜トランジスタST-1は、第1実施例と同じ構成であり得るので、詳細な説明を省略する。
第2スイッチ薄膜トランジスタST-2も第3遮光パターンBSM-3を除けば、第1スイッチ薄膜トランジスタST-1と同じ構成であることができる。
すなわち、第2スイッチ薄膜トランジスタST-2は上部バッファ層445上に配置される第3酸化物半導体パターン482、第3酸化物半導体パターン482と重なる第4ゲート電極488、第3酸化物半導体パターン482とそれぞれ電気的に連結される第4ソース電極484S及び第4ドレイン電極484Dとを含む。 また、第3酸化物半導体パターン482の下部に配置される第3遮光パターンBSM-3を含む。
第3酸化物半導体パターン482は、第4チャンネル領域482aと導体化された領域である第4ソース領域482b、第4ドレイン領域482cを含む。
第4ソース電極484Sおよび第4ドレイン電極484Dは、それぞれ第11コンタクトホールCH11および第12コンタクトホールCH12を通じて第4ソース領域482bおよび第4ドレイン領域482cに連結される。
第2ソース/ドレイン電極479S,479D、第3ソース/ドレイン電極434S,434D、第4ソース/ドレイン電極484S,484Dは全て同一層に配置され、同じ物質で形成して一つのマスク工程で同時に形成することができる。
第2ゲート電極478、第3ゲート電極433及び第4ゲート電極488は全て同じ絶縁層上に同一の物質で形成されることができる。 これもまた、一つのマスク工程で形成するためである。
第3遮光パターンBSM-3は、第2遮光パターンBSM-2とは異なり、金属パターンだけで構成される遮光パターンであることができる。
すなわち、第1スイッチ薄膜トランジスタST-1は半導体物質層を含む第2遮光パターンBSM-2を備えることによってしきい値電圧が高くなる反面、第2スイッチ薄膜トランジスタST-2は第2遮光パターンBSM-3が金属物質層だけで構成されるため、第3遮光パターンBSM-3によるしきい値電圧の変化がない。
したがって、画素の内部補償回路を構成するスイッチ薄膜トランジスタの中でしきい値電圧を高める必要がある薄膜トランジスタは、第1スイッチ薄膜トランジスタST-1のように半導体物質層を含む遮光パターンを含むことができ、しきい値電圧を変化させる必要がない薄膜トランジスタは、第2スイッチ薄膜トランジスタST-2のように金属パターンだけで構成される遮光パターンを含むことができる。
例えば、第1スイッチ薄膜トランジスタST-1はサンプリングトランジスタであり、第2スイッチ薄膜トランジスタST-2は初期化トランジスタであることができる。
第2遮光パターンBSM-2と第3遮光パターンBSM-3は、第1ゲート絶縁層442上に同時に形成されることができる。 したがって、第1ゲート電極416とストレージキャパシタの第1電極450Aと第2遮光パターンBSM-2と第3遮光パターンBSM-3は一つのマスクを使用して同時に形成されることができる。
第2遮光パターンBSM-2は、第2遮光パターンの第1層BSM-2a及び半導体物質層からなる第2遮光パターンの第2層BSM-2bを含むため、前記マスク工程はハーフトーンマスクを使用する工程であることができる。 ハーフトーンマスク工程は告知の方法を使用できるので、詳細な説明は省略する。
-第3実施例-
以下、図6を参照して本発明の第3実施例を説明する。 第3実施例は、第1スイッチ薄膜トランジスタST-1のしきい値電圧を高められるように、第2遮光パターンBSM-2がP型でドーピングされた半導体物質層を含み、第2酸化物半導体パターン432に近く配置されることを特徴とする。
図6を参照すれば、ゲート駆動用薄膜トランジスタGTおよびストレージキャパシタCstの構成は、図4aを参照する第1実施例と同一であることができる。 したがって、以下ゲート駆動用薄膜トランジスタGTおよびストレージキャパシタCstに対する詳細な説明は省略する。
第1スイッチ薄膜トランジスタST-2は、第1層間絶縁層443上に配置される第2遮光パターンBSM-2、第2遮光パターンBSM-2の上部に配置され、第2遮光パターンBSM-2と重畳する第2酸化物半導体パターン432、第2酸化物半導体パターン432と重畳する第3ゲート電極433、第2酸化物半導体パターン432とそれぞれ電気的に連結される第3ソース電極434S及び第３ドレイン電極４３４Ｄを含む。
第2酸化物半導体パターン432と第2遮光パターンBSM-2の間には上部バッファ層445が配置される。
上部バッファ層445は第1層間絶縁層443の上面に蒸着されるため、第1層間絶縁層443が第1サブ上部バッファ層445aの役割を代わりにすることができ、上部バッファ層445は第2サブ-上部バッファ層445b及び第3サブ-上部バッファ層445cだけで構成できる。 しかし、上部バッファ層445の構成が図6に開示された構成に制限されるものではない。
第3実施例は、第2遮光パターンBSM-2と第2酸化物半導体パターン432との間に配置される無機絶縁層の厚さを減らし、第1スイッチ薄膜トランジスタST-1のしきい値電圧を高める構成を提案する。
第2遮光パターンBSM-2と第2酸化物半導体パターン432との間の距離が近づくと、二つの層の間に発生する寄生キャパシタンスが増加して第1スイッチ薄膜トランジスタST-1のしきい電圧が高くなりうる。 また、第2遮光パターンBSM-2はP型の陽イオンがドーピングされた半導体物質層を含む第2遮光パターンBSM-2を含むため、しきい値電圧が追加で高くなりうる。
したがって、第3実施例に開示される第1スイッチ薄膜トランジスタST-1をサンプリングトランジスタとして使用する場合、サンプリングトランジスタのしきい電圧を高めるのに容易である。
また、第1実施例とは異なり、第1遮光パターンBSM-1と第2遮光パターンBSM-2が同じ積層構造を持ちながら同じ層状に配置されるようにすることでマスク工程を減らすことができる。
第1遮光パターンBSM-1と第2遮光パターンBSM-2はストレージキャパシタの第2電極450Bと共に第1層間絶縁層443の上に配置できる。 したがって、第1遮光パターンBSM-1、第2遮光パターンBSM-2及びストレージキャパシタの第2電極450Bは、一つのマスクを使用して同時に形成することができる。また、第1遮光パターンBSM-1および第2次光パターンBSM-2は金属物質層と半導体物質層とを順に蒸着した後、ハーフトーンマスクを使用して一つのマスク工程で同時に形成することによりマスク工程数を減らすことができる。
第3実施例では、第2遮光パターンBSM-2は、第3ゲート電極433と電気的に連結されることでデュアルゲートを構成することができる。
一方、駆動薄膜トランジスタDTは、第1遮光パターンBSM-1が第1層間絶縁層443の上に配置され、上部バッファ層445が第2サブ上部バッファ層445b及び第3サブ上部バッファ層445cの積層で構成されることを除けば、第1実施例で開示された構成と同じであることができる。
要約すると、第3実施例では第1遮光パターンBSM-1と第2遮光パターンBSM-2を同一層に配置することで製造工程数を短縮し、第1スイッチ薄膜トランジスタBSM-2のしきい電圧を高める構成を提案する。
以上での説明及び添付された図は、本発明の技術思想を例示的に示したものに過ぎず、本発明が属する技術分野で通常の知識を有する者であれば、本発明の本質的な特性から逸脱しない範囲で構成の結合、分離、置換及び変更などの多様な修正または変形が可能である。 したがって、本発明に開示された実施例は、本発明の技術思想を限定するためのものではなく、説明するためのものであり、このような実施例によって本発明の技術思想の範囲が限定されるものではない。 本発明の保護範囲は以下の請求範囲によって解釈されなければならず、それと同等の範囲内にあるすべての技術思想は本発明の権利範囲に含まれるものと解釈されなければならない。
GT:ゲート駆動用薄膜トランジスタ
DT:駆動薄膜トランジスタ
ST-1、ST-2:スイッチ薄膜トランジスタ
BSM-1. BSM-2: 遮光パターン
BSM-1b、BSM-2b: 半導体物質層
416、478、433、488:ゲート電極
474、432、482:酸化物半導体パターン
417S、479S、434S、484S:ソース電極
417D、479D、434D、484D:ドレイン電極
456:アノード電極
462:有機発光層
463:カソード電極
430:画素回路部
460:発光素子部分
470: 袋層部分

Claims (22)

  1. 表示領域および表示領域周辺に配置される非表示領域を含む基板、および前記基板上に配置される第1薄膜トランジスタを含み、
    前記第1薄膜トランジスタは、
    前記基板上に配置され、少なくとも1つの無機絶縁膜を含む上部バッファ層;
    前記上部バッファ層上に配置される第1酸化物半導体パターン;
    前記第1酸化物半導体パターン上で前記第1酸化物半導体パターンと重なる第1ゲート電極、および前記第1酸化物半導体パターンとそれぞれ電気的に連結される第1ソース電極および第1ドレイン電極;ならびに
    前記上部バッファ層の下で前記第1酸化物半導体パターンと重なり、半導体物質層を含む第1遮光パターンを含む、薄膜トランジスタアレイ基板。
  2. 前記基板上に配置される第2薄膜トランジスタをさらに含み、
    前記第2薄膜トランジスタは、
    前記上部バッファ層上に配置される第2酸化物半導体パターン;
    前記第2酸化物半導体パターン上で、前記第2酸化物半導体パターンと重なる第2ゲート電極、および前記第2酸化物半導体パターンとそれぞれ電気的に連結される第2ソース電極および第2ドレイン電極;ならびに
    前記第2酸化物半導体パターンの下で前記第2酸化物半導体パターンと重なり、半導体物質層を含む第2遮光パターンを含む、請求項１に記載の薄膜トランジスタアレイ基板。
  3. 前記基板上に配置される第3薄膜トランジスタをさらに含み、
    前記第3薄膜トランジスタは、
    前記上部バッファ層上に配置される第3酸化物半導体パターン;
    前記第3酸化物半導体パターン上で、前記第3酸化物半導体パターンと重なる第3ゲート電極、および前記第3酸化物半導体パターンとそれぞれ電気的に連結される第3ソース電極および第3ドレイン電極;ならびに
    前記第3酸化物半導体パターンの下で前記第3酸化物半導体パターンと重なる第3遮光パターンを含む、請求項２に記載の薄膜トランジスタアレイ基板。
  4. 前記基板上に配置される第4薄膜トランジスタをさらに含み、
    前記第4薄膜トランジスタは、
    前記基板上に配置され、少なくとも1つの絶縁層を含む下部バッファ層;
    前記下部バッファ層と前記第1遮光パターンとの間に配置される多結晶半導体パターン;ならびに
    前記多結晶半導体パターン上で、前記多結晶半導体パターンと重なる第4ゲート電極、および前記多結晶半導体パターンとそれぞれ電気的に連結される第4ソース電極および第4ドレイン電極を含む、請求項１に記載の薄膜トランジスタアレイ基板。
  5. 前記第1遮光パターンと前記第1酸化物半導体パターンとの間に発生する寄生キャパシタンスは、前記第1ゲート電極と前記第1酸化物半導体パターンとの間に発生する寄生キャパシタンスより大きい、請求項１に記載の薄膜トランジスタアレイ基板。
  6. 前記第1酸化物半導体パターンと前記第1ゲート電極との間に配置される絶縁層の厚さは、前記第1酸化物半導体パターンと前記第1遮光パターンとの間に配置される絶縁層の厚さより大きい、請求項５に記載の薄膜トランジスタアレイ基板。
  7. 前記第1酸化物半導体パターンと前記第1遮光パターンとの間に配置される絶縁層の誘電率は、前記第1酸化物半導体パターンと前記第1ゲート電極との間に配置される絶縁層の誘電率より大きい、請求項５に記載の薄膜トランジスタアレイ基板。
  8. 前記第1酸化物半導体パターン、前記第2酸化物半導体パターン及び前記第3酸化物半導体パターンはN型の半導体物質であり、
    前記半導体物質層は、P型の半導体物質である、請求項３に記載の薄膜トランジスタアレイ基板。
  9. 前記第1遮光パターンと前記第2遮光パターンと前記第3遮光パターンのうち少なくとも1つは金属パターンを含み、
    前記半導体物質層は、前記金属パターン上に積層される、請求項３に記載の薄膜トランジスタアレイ基板。
  10. 前記第2遮光パターンは金属パターンと半導体物質層が積層された構造であり、前記第3遮光パターンは前記金属パターンだけで構成される、請求項９に記載の薄膜トランジスタアレイ基板。
  11. 前記第1遮光パターンと前記第2遮光パターンとの間に少なくとも一つの層間絶縁層を含み、前記第2遮光パターンと前記第3遮光パターンは同一層に配置される、請求項３に記載の薄膜トランジスタアレイ基板。
  12. 前記第1遮光パターンと前記第2遮光パターンは同一層に配置される、請求項２に記載の薄膜トランジスタアレイ基板。
  13. 前記第1薄膜トランジスタは画素を駆動する駆動薄膜トランジスタであり、前記第2薄膜トランジスタおよび前記第3薄膜トランジスタはスイッチング薄膜トランジスタである、請求項３に記載の薄膜トランジスタアレイ基板。
  14. 前記第1遮光パターンは前記上部バッファ層内に挿入される、請求項１に記載の薄膜トランジスタアレイ基板。
  15. 前記上部バッファ層は複数のサブ上部バッファ層を含み、前記第1遮光パターンの上段および下段にそれぞれ前記サブ上部バッファ層が配置される、請求項１４に記載の薄膜トランジスタアレイ基板。
  16. 前記第2薄膜トランジスタは、前記第1薄膜トランジスタの前記第1ゲート電極に電気的に連結されるスイッチング薄膜トランジスタである、請求項１０に記載の薄膜トランジスタアレイ基板。
  17. 前記第4薄膜トランジスタは、前記非表示領域および前記表示領域の少なくとも一箇所に配置され、前記第1薄膜トランジスタは前記表示領域の画素に配置される、請求項４に記載の薄膜トランジスタアレイ基板。
  18. 前記第1遮光パターンは、前記第1ソース電極および第1ドレイン電極のいずれかと電気的に連結される、請求項１に記載の薄膜トランジスタアレイ基板。
  19. 前記半導体物質層は、前記金属パターンより反射率が低い、請求項９に記載の薄膜トランジスタアレイ基板。
  20. 前記多結晶半導体パターンおよび前記半導体物質層は、P型不純物イオンがドーピングされる、請求項４に記載の薄膜トランジスタアレイ基板。
  21. 表示領域および表示領域周辺に配置される非表示領域を含む基板、および前記基板上に配置されるスイッチング薄膜トランジスタを含み、
    前記スイッチング薄膜トランジスタは、
    前記基板上に配置されるバッファ層;
    前記バッファ層上に配置される酸化物半導体パターン;
    前記酸化物半導体パターン上で前記酸化物半導体パターンと重なるゲート電極;
    前記酸化物半導体パターンとそれぞれ電気的に連結されるソース電極およびドレイン電極;ならびに
    前記酸化物半導体パターンの下部に配置され、半導体物質層を含む遮光パターンを含む、薄膜トランジスタアレイ基板。
  22. 請求項１から２１のいずれか一項に記載の薄膜トランジスタアレイ基板、ならびに
    前記基板上に配置されるアノード電極、前記アノード電極と対向するカソード電極、および前記アノード電極と前記カソード電極との間に配置される発光層を備える発光素子部を含む、表示装置。
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