WO2013131425A1 - 移位寄存器、栅极驱动器及显示装置 - Google Patents

移位寄存器、栅极驱动器及显示装置 Download PDF

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张玉婷
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京东方科技集团股份有限公司
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    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the present invention relates to the field of display devices, and provides a shift register, a gate driver, and a display device. Background technique
  • each pixel unit has a TFT corresponding to the array substrate, and the gate of the TFT is connected to the horizontal scanning.
  • a line also known as a row scan line
  • a drain is connected to the vertical data line
  • a source is connected to the pixel electrode.
  • the data lines are connected to each other, so that the display signal voltage transmitted on the data line is written into the pixel electrode, thereby controlling the liquid crystal on the corresponding pixel unit region of the pixel electrode to achieve different transmittance, thereby realizing the gray scale displayed on the pixel unit and/or Or color control.
  • the driving circuit of the TFT-LCD panel is mainly completed by bonding an IC (Integrated Circuit) on the outer edge of the panel, and the IC fabrication generally uses a silicon chip made of CMOS. Because the bonded IC needs to occupy a certain area, and the circuit design of the IC connection also occupies a certain area, the panel integration obtained by this method is not high and the area is large, which is disadvantageous for miniaturization and ultra-thinness of the display device.
  • IC Integrated Circuit
  • GOA Gate Driver On Array
  • the structure whose shift pulse is implemented, must include at least one set of clock signals, one pull-up transistor, one pull-down transistor, and one output transistor. Due to the high integration of the integrated gate driver, it is sensitive to noise, and the existing shift register is generated by the CLK signal (clock signal) or the CLKB signal (clock inversion signal, that is, the inverted signal of the clock signal).
  • the PD (Pull Down) voltage duty cycle is only 50%, and a pull-down transistor can only discharge the output noise for half a frame. If the output noise of the current one-stage shift register circuit cannot be effectively suppressed, an output is generated as an input of the next stage, so that the noise is amplified step by step. Especially after working at high temperature for a period of time, this noise is more obvious, and even causes multiple outputs, resulting in disorder of the TFT-LCD display. Summary of the invention
  • the present invention provides a shift register, a gate driver, and a display device in order to solve the problem that the shift register generates multiple outputs at a high temperature in the prior art.
  • an embodiment of the present invention provides a shift register, the shift register includes: a pull-up transistor having a drain connected to a first clock signal terminal, a gate connected to a pull-up node, and a source Connecting the output;
  • a pull-down transistor having a drain connected to the pull-up node, a gate connected to the current pull-down node, and a source connected to the low voltage signal terminal;
  • An output transistor having a gate connected to the second clock signal terminal, a drain connected to the output terminal, and a source connected to the low voltage signal terminal;
  • the shift register further includes:
  • the output pull-down unit that discharges the output is connected to the current pull-down node, the adjacent-stage pull-down node, the low-voltage signal terminal, and the output terminal, respectively.
  • the shift register further comprises: a control transistor having a gate connected to the pull-up node, a drain connected to the adjacent stage pull-down node, and a source connected to the low voltage signal terminal.
  • the shift register further includes: a pull-up driving unit that controls a potential of the pull-up node, and respectively connects the input end, the second clock signal end, and the pull-up node;
  • a pull-down driving unit connected between the second clock signal terminal, the pull-up node, and the low-voltage signal terminal to control the potential of the current pull-down node.
  • the output pull-down unit includes a first output pull-down transistor and a second output pull-down transistor, where
  • a first output pull-down transistor having a gate connected to the current pull-down node, a source connected to the low voltage signal terminal, and a drain connected to the output terminal;
  • the second output pull-down transistor has a gate connected to the adjacent stage pull-down node, a source connected to the low voltage signal terminal, and a drain connected to the output terminal.
  • the reset unit includes a first reset transistor and a second reset transistor, wherein the first reset transistor has a drain connected to the pull-up node, a source connected to the low voltage signal terminal, and a gate connected to the reset signal terminal;
  • the second reset transistor has a drain connected to the output terminal, a source connected to the low voltage signal terminal, and a gate connected to the reset signal terminal.
  • the pull-up driving unit includes a first pull-up driving transistor and a second pull-up driving transistor, wherein
  • a first pull-up driving transistor having a gate and a drain connected to the input terminal at the same time, and a source connected to the pull-up node;
  • a second pull-up driving transistor the drain is connected to the input end, the source is connected to the pull-up node, and the gate is connected to the second clock signal end;
  • the pull-down driving unit includes first to fourth pull-down driving transistors, wherein
  • a first pull-down driving transistor having a drain connected to the second clock signal end and a source connected to the current pull-down node
  • a second pull-down driving transistor having a drain connected to the current pull-down node, a source connected to the low voltage signal terminal, and a gate connected to the pull-up node;
  • a third pull-down driving transistor having a gate and a drain connected to the second clock signal terminal at the same time, and a source connected to the gate of the first pull-down driving transistor;
  • the fourth pull-down driving transistor has a drain source connected to the source of the third pull-down driving transistor, a source connected to the low voltage signal terminal, and a gate connected to the pull-up node.
  • the invention also provides a gate driver comprising a plurality of cascaded shift registers as described above.
  • the cascade structure of the gate driver is: respectively, the first clock signal end and the second clock signal end of each stage of the shift register are respectively connected with two inverted clock signals; the low voltage signal end is connected to the low voltage signal
  • the input of each stage is connected to the output of the previous stage, and the output of the above stage is used as the level
  • the input of each stage is also connected to the reset signal end of the previous stage, and the output of the current stage is used as the reset signal of the previous stage; in addition, the current pull-down node of each level is connected to the upper level or the next Level output pulldown unit.
  • the first clock signal end of the odd-numbered register and the second clock signal end of the even-numbered register are connected to the first clock signal, and the second clock signal end of the odd-numbered register and the even-numbered register
  • a clock signal terminal is connected to the second clock signal which is inverted from the first clock signal.
  • the input of the first stage is connected to the initial start signal, and the last stage reset signal is provided by the reset terminal composed of two transistors.
  • an embodiment of the present invention further provides a display device, the display device comprising: the gate driver as described above.
  • the source and drain structures of the TFT transistor are symmetrical, it is uniformly stated in the embodiment of the present invention that the drain of the n-type transistor is above and the source is below.
  • the invention suppresses the noise in the odd-numbered and the even-numbered time units after the current output by the output pull-down unit, thereby effectively preventing the occurrence of the multi-output phenomenon, enhancing the stability of the GOA unit, and ensuring the display effect of the liquid crystal panel.
  • 1 is a circuit structural diagram of a shift register in the present invention
  • FIG. 2 is a structural diagram of a shift register circuit in an embodiment of the present invention.
  • FIG. 3 is a logic timing diagram of a level signal of a shift register in the present invention.
  • FIG. 4 is a structural diagram of a gate driver circuit in which a plurality of shift registers are cascaded in the present invention. detailed description
  • an output pull-down unit is mainly added for respectively suppressing noise in the odd-numbered and even-numbered time units after the current output, so that the multi-output can be effectively prevented at a high temperature.
  • the output pull-down unit is used to discharge the output, and the output pull-down unit is respectively connected to the current PD (Pull Down) point voltage and the adjacent stage pull-down node (ie, the previous stage or the next stage shift).
  • the PD signal of the bit register circuit) voltage signal which realizes the discharge in the parity time unit.
  • a corresponding control transistor is simultaneously disposed, and a PU (Push Up) voltage is used as its gate input. When the PU point potential is high, the PD voltage of the adjacent stage circuit is discharged, so that The control potential of the corresponding output pull-down unit is low.
  • the shift register includes an input terminal INPUT, an output terminal OUTPUT, a reset signal terminal RESET, a first clock signal terminal CLK, and a second clock signal terminal CLKB (where The second clock signal CLKB is an inverted signal of the first clock signal CLK), the low voltage signal terminal VSS, and an adjacent stage pull-down node end (the upper-level pull-down node (N1) PD in FIG. 1 is taken as an example);
  • the specific control voltage points inside the shift register which are respectively recorded as the pull-up node PU and the current pull-down node PD.
  • the specific circuit connection diagram is shown in FIG. 1.
  • the shift register includes: a pull-up transistor M3 whose drain is connected to the first clock signal terminal CLK, the gate is connected to the pull-up node PU, and the source is connected to the output terminal OUTPUT; the first capacitor C1 Connected between the gate and the source of the pull-up transistor M3; a pull-down transistor M10 whose drain is connected to the pull-up node PU, the gate is connected to the current pull-down node PD, and the source is connected to the low-voltage signal terminal VSS;
  • the transistor M12 has a gate connected to the second clock signal terminal CLKB, a drain connected to the output terminal OUTPUT, and a source connected to the low voltage signal terminal VSS.
  • the reset unit is respectively connected to the reset signal terminal RESET, the pull-up node PU, the output terminal OUTPUT and the low The voltage signal terminal VSS; and the output pull-down unit discharging the output terminal respectively connect the current pull-down node PD, the adjacent-stage pull-down node (N-1) PD, the low-voltage signal terminal VSS, and the output terminal OUTPUT.
  • the shift register may further include a control transistor M14 having a gate connected to the pull-up node PU, a drain connected to the adjacent-stage pull-down node PD, and a source connected to the low-voltage signal terminal VSS.
  • the control transistor M14 can discharge the (N1)PD voltage of the adjacent stage circuit when the potential of the PU point is high, so that the control potential of the corresponding output pull-down unit is low, so that the output pull-down unit can be more effectively controlled. Pull down effect.
  • first-level pull-down node (N1) PD in FIG. 1 is used as an example to describe the adjacent-stage pull-down node.
  • the gate driver is driven row by row, and the previous stage is adjacent to the current level.
  • the driving conditions of the first level are the same, so the upper-level pull-down node (N1) PD in FIG. 1 can be equivalently replaced with the lower-level pull-down node (N+1) PD, and the working principle is the same and will not be described again.
  • each transistor and each component unit in the shift register of the present invention can use TFT (Thin Film Transistor, Thin Film Transistor)
  • TFT Thin Film Transistor, Thin Film Transistor
  • the TFT M11 and the TFT M7 are two output pull-down transistors, which together constitute an output pull-down unit, and the first output pull-down transistor TFT Mil is controlled by the second clock signal.
  • the PD point is high, TFT
  • the M11 tube is turned on, pull-down for OUTPUT, and the current output noise is discharged;
  • the second output pull-down transistor TFT M7 is controlled by the PD node (Nl) PD of the previous stage, and when the PD point of the current stage is high, the TFT M7 leads Bypassing, the output noise is released to avoid multiple output phenomena.
  • the gate of TFT M11 is connected to the PD point, the source is connected to VSS, and the drain is connected to OUTPUT.
  • the gate of TFT M7 is connected to (N-1)PD, the source is connected to VSS, and the drain is connected to OUTPUT.
  • the TFT M14 is a control transistor of the output pull-down transistor TFT M7, and is turned on when the current PU point is high level, and the PD voltage of the pull-down node (N1) of the previous stage is discharged to ensure that the gate voltage input of the TFT M7 is low, thereby Does not affect the normal Gate signal output.
  • the gate of TFT M14 is connected to the pull-up node PU, the drain is connected to (N-1)PD, and the source is connected to VSS.
  • TFT M3 is a pull-up transistor. When TFT M3 is turned on by the pull-up node PU, the signal input from the first clock signal terminal CLK is output.
  • TFT M2 and TFT M4 are two reset transistors, which together constitute a reset unit, when the reset signal input by the reset signal input terminal RESET (ie, the output signal of the next stage) comes, the first reset transistor TFT M2 and the second reset transistor TFT M4 are turned on, resetting the pull-up node PU and OUTPUT, and pulling down the signal to the turn-off voltage;
  • TFT M1 and TFT M13 are two pull-up drive transistors, which together constitute a pull-up drive The capacitor C1 is also used for the pull-up drive, and the signal input terminal INPUT input signal and the second clock signal CLKB are in phase.
  • the first pull-up drive transistor TFT M1 and the second The pull-up drive transistor TFT M13 is turned on to charge one plate of C1, so that the pull-up node PU is high, and makes the second The pull-up driving transistor TFT M3 is in an on state, and when the clock high level signal input by the CLK at the next moment comes, the pull-up node PU (that is, the gate of the TFT M3) is changed in potential due to the bootstrapping effect.
  • pull-down transistor TFT M10 controlled by node PD, when the PD node is high, TFT M10 is turned on, thereby pulling down the PU point of the pull-up node, which can be placed
  • TFT M5, TFT M6, TFT M8, and TFT M9 are four pull-down driving transistors, which together form a pull-down driving unit, mainly controlling the output of the PD potential of the node, driving the pull-down transistor jobs
  • the TFT M12 is an output transistor, and an output signal of the shift register is formed under the control of the second clock signal input from the second clock signal terminal CLKB.
  • the operation of the shift register of FIG. 2 of the present invention is described as follows: (Note, in FIG. 3, the pull-down voltage PD generated by the CLKB signal is defined as PD_ckb, The pull-down voltage (Nl) PD generated by the CLK signal of the upper stage circuit is defined as PD_ck.)
  • stage I INPUT is high, RESET is low, the PU node is high, transistors Ml, M3, M6, M8, M12 and M14 are on; CLK is low, PD_ck is low Level, CLKB is high, transistor M5 is turned on, by setting the ratio of M5/M6 channel width to length ratio, so that PD_ckb node is close to low level; RESET is low level, then transistors M2 and M4 are turned off; Since the transistors M4, M10, and Mi l are turned off, the M3 turn-on output is equal to CLK, and CLK is low, so the output is low.
  • INPUT goes low, RESET is still low, the PU node is still high, transistors M3, M6, M8, M14 are still on, PD_ck is low; CLKB becomes Low level, transistor M5 is off, then node PD_ckb is still low; RESET is still low, then transistors M2, M4 are still off; CLK goes high, M3 turns on output equals CLK, CLK is High level so the output goes high.
  • stage III INPUT is still low, transistor Ml is turned off; RESET becomes high, transistors M2, M4 are turned on; then the PU node is discharged to a low level, and transistors M3, M6, M8, M14 are turned off; CLKB is high, transistor M5 is on; CLK is low, PD_ck is low, then M7 is off; since M3 is off, transistor M4 is turned on and output is equal to low VSS, so the output becomes low. level.
  • stage IV INPUT is still low, transistor Ml is turned off; RESET is low, transistors M2, M4 are turned off; PU node is still low, transistors M3, M6, M8, M14 are still off; CLKB Low, transistor M5 is turned off, then the node PD_ckb level is low, then the transistors M10, Mi l are turned off; CLK becomes high level, then the PD_ck node becomes high level, M7 is turned on, due to Transistors M3, M4 are turned off, so the output remains low.
  • phase V INPUT is still low, transistor Ml is turned off; RESET is still low, transistors M2, M4 are turned off; PU node is still low, transistors M3, M6, M8, M14 are still off; CLKB is High level, transistor M9 is turned on, then the node PD_ckb level is gradually increased from the lowest point, then the transistor M5 is gradually turned off to the maximum conduction (at this time, if the PU node is noisy, It can be discharged by M10; if the output is noisy, it can be discharged by Mil); CLK is low, PD_ck is low, M7 is turned off; since transistors M3 and M4 are turned off, the output remains low. level.
  • a plurality of the above-described shift registers are cascaded to constitute a gate driver of a liquid crystal panel.
  • the cascade structure in which the n+1 shift registers are cascaded into gate drivers is as shown in FIG.
  • the first clock signal terminal CLKIN and the second clock signal terminal CLKBIN of each level shift register are respectively connected to two The inverted clock signal (the first clock signal CLK and the second clock signal CLKB); the low voltage signal terminal VSSIN is connected to the low voltage signal VSS; the input terminal INPUT of each stage is connected to the output terminal OUT of the upper stage, the above level The output of this stage is used as the input of this stage; at the same time, the OUT terminal of each stage is connected to the reset signal terminal RESETIN of the previous stage, and the output of this stage is used as the reset signal of the previous stage; in addition, the PD point of each level is connected to the next The first stage provides a control signal for the second output pull-down transistor of the next stage (the PD point is connected to the adjacent stage as described above, and thus can also be connected to the output pull-down unit of the upper stage).
  • the first clock signal terminal CLKIN of the odd-numbered register (corresponding to the first clock signal terminal CLK of the M3 drain connection in FIG. 1-2, the following ports are similar) and the second clock of the even-numbered register
  • the signal terminal CLKBIN is connected to the first clock signal CLK
  • the second clock signal terminal CLKBIN of the odd-numbered register and the first clock signal terminal CLKIN of the even-numbered register are connected to the second clock signal CLKB of the first clock signal (ie, the first clock)
  • the odd-level clock control of the 3, 5, ..., and even-numbered clocks of the 2nd, 4th, and 6th stages is exactly inverted; the input of the first stage is connected to the initial start signal STV, and the last stage of the reset signal.
  • the liquid crystal panel sequentially turns on the scan lines of each row and turns off the scan lines of the other rows under the driving of the respective signals, thereby driving only the TFTs corresponding to the row of pixel units to realize progressive scan.
  • the above gate driver is integrated on the array substrate to form a GOA unit.
  • the present invention also provides a display device comprising a gate driver as described above.
  • the display device may be: a product or a component having any display function such as a liquid crystal panel, an electronic paper, an OLED panel, a liquid crystal television, a liquid crystal display, a digital photo frame, a mobile phone, a tablet computer, or the like.
  • each stage of the shift register of the invention when the CLK signal goes from high to low, then the PD point of the previous stage is high, and the noise is discharged; and the coupling noise generated by the CLK from low to high is still currently The PD point high voltage is discharged; therefore, the coupling noise of the undesired voltage fluctuation at the PU point on the output is effectively suppressed.
  • a control transistor M14 is provided so that the current PU point is at a high level, and the previous stage PD point voltage input is low, which does not affect the normal Gate signal output.
  • the transistors used in the above embodiments of the present invention are all n-type transistors.

Abstract

公开了一种移位寄存器、栅极驱动器及显示装置。该移位寄存器包括：上拉晶体管（M3）、下拉晶体管（Μ10）、输出晶体管（M12）和复位单元，还包括：用于对输出端放电的输出下拉单元，分别连接当前下拉节点（PD）、相邻级下拉节点（PD）、低电压信号端（VSS）和输出端（OUTPUT），在当前下拉节点（PD）或所述相邻级下拉节点（PD）为高电位时将所述输出端导通至所述低电压信号端（VSS）；以及控制晶体管（M14），其栅极与上拉节点（PU）相连，漏极连接所述相邻级下拉节点（PD），源极连接低电压信号端（VSS）。该移位寄存器通过输出下拉单元对当前输出后第奇数个和第偶数个时间单元内的噪声进行抑制，有效防止了多输出现象的产生，增强了GOA单元的稳定性，保证了液晶面板显示效果。

Description

移位寄存器、 栅极驱动器及显示装置 技术领域
本发明涉及显示器件技术领域， 提供了一种移位寄存器、 栅极驱动器及 显示装置。 背景技术
在 TFT-LCD ( Thin Film Transistor-Liquid Crystal Display, 薄膜晶体管液 晶显示）类显示器中，每一像素单元在阵列基板上有一 TFT与之对应，该 TFT 的栅极 ( Gate )连接至水平方向的扫描线（又称行扫描线 ), 漏极（ Drain )连 接至垂直方向的数据线， 而源级（Source ) 则连接至像素电极。 在显示器进 行显示时， 如果在水平方向的某一行扫描线上施加足够的正电压， 通过 TFT 栅极的控制会使得该行所有的 TFT打开，此时该行 TFT对应的像素电极会与 垂直方向的数据线连通， 从而将数据线上传输的显示信号电压写入像素电极 中， 进而控制该像素电极对应像素单元区域上的液晶达到不同的透光度， 实 现对像素单元显示的灰度和 /或色彩的控制。
目前， TFT-LCD 面板的驱动电路主要是通过在面板外沿粘接 IC ( Integrated Circuit, 集成电路）来完成， 其 IC制作一般使用的是 CMOS制 成的硅芯片。 因为粘接的 IC需要占用一定面积， 同时 IC连接时的线路设计 也要占用一定面积， 这种方式得到的面板集成度不高、 面积较大， 不利于显 示设备的小型化和超薄化。
针对这一问题， 出现了 GOA ( Gate Driver on Array, 阵列基板行驱动， 又称集成栅极驱动）技术，直接将 TFT-LCD的栅极驱动电路（ Gate driver ICs ) 制作在阵列基板上， 由此来代替在面板外沿粘接的、 由硅芯片制作的驱动芯 片。 由于该技术可以将驱动电路直接做在阵列基板上， 面板周围无需再粘接 IC和布线， 减少了面板的制作程序， 降低了产品成本， 同时提高了 TFT-LCD 面板的集成度， 使面板能更薄型化。 现有技术中集成栅极驱动的寄存器实现 方法有很多种，可以包含不同多个晶体管和电容，常用的有 12T1C( 12个 TFT 晶体管 1个耦合电容的形式， 下同）、 9T1C、 13T1C等等结构， 其移位脉冲 的实现都至少要包含一组时钟信号、 一个上拉晶体管、 一个下拉晶体管和一 个输出晶体管。 由于集成栅极驱动的寄存器集成度较高， 对噪声比较敏感， 而现有的移 位寄存器中由于 CLK信号（时钟信号）或者 CLKB信号（时钟反相信号， 即 时钟信号的反相信号）产生的 PD ( Pull Down, 下拉） 电压占空比仅为 50%, 一个下拉晶体管只能在一帧的一半时间内对输出噪声进行放电。 如果当前一 级移位寄存器电路的输出噪声不能有效地抑制， 就会作为下一级的输入产生 输出， 这样噪声就被逐级放大。 尤其是在高温工作一段时间后， 这个噪声就 会更加明显， 甚至引起多个输出， 导致 TFT-LCD显示紊乱。 发明内容
(一）要解决的技术问题
针对上述缺点， 本发明为了解决现有技术中移位寄存器在高温下会产生 多输出的问题， 提供了一种移位寄存器、 栅极驱动器及显示装置。
(二）技术方案
为解决上述问题， 首先， 本发明的实施例提供了一种移位寄存器， 所述 移位寄存器包括： 上拉晶体管， 其漏极连接第一时钟信号端， 栅极连接上拉 节点， 源极连接输出端；
第一电容， 连接在所述上拉晶体管栅极和源极之间；
下拉晶体管， 其漏极连接所述上拉节点， 栅极连接当前下拉节点， 源极 连接低电压信号端；
输出晶体管， 其栅极连接第二时钟信号端， 漏极连接输出端， 源极连接 低电压信号端；
复位单元， 分别连接复位信号端、 上拉节点、 输出端和低电压信号端； 其中， 所述移位寄存器还包括：
对输出端放电的输出下拉单元， 分别连接当前下拉节点、 相邻级下拉节 点、 低电压信号端和输出端。
优选地， 所述移位寄存器还包括： 控制晶体管， 其栅极与上拉节点相连， 漏极连接所述相邻级下拉节点， 源极连接低电压信号端。
优选地， 所述移位寄存器还包括： 控制上拉节点电位的上拉驱动单元， 分别连接输入端、 第二时钟信号端和上拉节点； 以及
连接在第二时钟信号端、 上拉节点和低电压信号端之间、 控制当前下拉 节点电位的下拉驱动单元。 优选地， 所述输出下拉单元包括第一输出下拉晶体管和第二输出下拉晶 体管， 其中，
第一输出下拉晶体管， 其栅极连接当前下拉节点， 源极连接低电压信号 端， 漏极连接输出端； 以及
第二输出下拉晶体管， 其栅极连接所述相邻级下拉节点， 源极连接低电 压信号端， 漏极连接输出端。
优选地， 所述复位单元包括第一复位晶体管和第二复位晶体管， 其中， 第一复位晶体管， 其漏极连接上拉节点， 源极连接低电压信号端， 栅极 连接复位信号端；
第二复位晶体管， 其漏极连接输出端， 源极连接低电压信号端， 栅极连 接复位信号端。
优选地， 所述上拉驱动单元包括第一上拉驱动晶体管和第二上拉驱动晶 体管， 其中，
第一上拉驱动晶体管， 其栅极和漏极同时连接输入端， 源极连接上拉节 点；
第二上拉驱动晶体管， 漏极连接输入端， 源极连接上拉节点， 栅极连接 第二时钟信号端；
所述下拉驱动单元包括第一至第四下拉驱动晶体管， 其中，
第一下拉驱动晶体管， 其漏极连接第二时钟信号端， 源极连接当前下拉 节点；
第二下拉驱动晶体管， 其漏极连接当前下拉节点， 源极连接低电压信号 端， 栅极连接上拉节点；
第三下拉驱动晶体管， 其栅极和漏极同时连接第二时钟信号端， 源极连 接第一下拉驱动晶体管的栅极；
第四下拉驱动晶体管， 其漏极源极连接第三下拉驱动晶体管的源极， 源 极连接低电压信号端， 栅极连接上拉节点。
另一方面， 本发明还同时提供一种栅极驱动器， 所述栅极驱动器包括多 个级联的如上所述的移位寄存器。
优选地， 所述栅极驱动器的级联结构为： 每一级移位寄存器的第一时钟 信号端和第二时钟信号端分别接两个反相的时钟信号； 低电压信号端连接低 电压信号； 每一级的输入端连接上一级的输出端， 以上一级的输出作为本级 的输入； 同时每一级的输出端还连接上一级的复位信号端， 以本级的输出作 为上一级的复位信号； 此外， 每一级的当前下拉节点连接到上一级或下一级 的输出下拉单元。
优选地， 所述级联结构中： 奇数级寄存器的第一时钟信号端与偶数级寄 存器的第二时钟信号端连接第一时钟信号， 奇数级寄存器的第二时钟信号端 与偶数级寄存器的第一时钟信号端连接与第一时钟信号反相的第二时钟信 号， 第一级的输入端连接初始启动信号， 最后一级复位信号由两个晶体管组 成的复位端提供。
最后， 本发明的实施例还提供一种显示装置， 所述显示装置包括： 如上 所述的栅极驱动器。
虽然 TFT晶体管的源极与漏极结构对称，但是在本发明的实施例中统一 规定 n类型晶体管的漏极在上方， 源极在下方。
(三）有益效果
本发明通过输出下拉单元对当前输出后第奇数个和第偶数个时间单元内 的噪声进行抑制，有效防止了多输出现象的产生，增强了 GOA单元的稳定性， 保证了液晶面板显示效果。 附图说明
图 1为本发明中移位寄存器的电路结构图；
图 2为本发明的一个实施例中的移位寄存器电路结构图；
图 3为本发明中移位寄存器的电平信号逻辑时序图；
图 4为本发明中多个移位寄存器级联的栅极驱动器电路结构图。 具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例是本发明的一部分实施例， 而不 是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做出 创造性劳动的前提下所获得的所有其他实施例， 都属于本发明保护的范围。
在本发明的的移位寄存器中， 主要加入了输出下拉单元， 用于分别对当 前输出后第奇数个和第偶数个时间单元内的噪声抑制， 使得其在高温下可以 有效防止多输出的产生。 具体地， 本发明的移位寄存器中利用输出下拉单元对输出放电， 这输出 下拉单元分别接当前 PD ( Pull Down, 下拉）点电压和相邻级下拉节点 （即 上一级或下一级移位寄存器电路的 PD点） 电压信号， 实现奇偶时间单元内 的放电。此外， 本发明中同时设置相应的控制晶体管，令 PU ( Pull Up, 上拉） 电压作为其栅极输入， 当 PU点电位为高时，对所述相邻级电路的 PD电压进 行放电， 使相应输出下拉单元的控制电位为低。
更进一步地， 如图 1所示， 本发明的实施例中， 移位寄存器包括输入端 INPUT, 输出端 OUTPUT, 复位信号端 RESET、 第一时钟信号端 CLK、 第二 时钟信号端 CLKB (其中， 第二时钟信号 CLKB为第一时钟信号 CLK的反相 信号）、 低电压信号端 VSS以及一个相邻级下拉节点端 （图 1中以上一级下 拉节点 (N-l)PD为例进行说明）； 此外， 移位寄存器内部还有几个特定控制电 压点， 分别记为上拉节点 PU、 当前下拉节点 PD。 具体的电路连接图详见图 1 , 移位寄存器包括： 上拉晶体管 M3 , 其漏极连接第一时钟信号端 CLK, 栅 极连接上拉节点 PU, 源极连接输出端 OUTPUT; 第一电容 C1 , 连接在所述 上拉晶体管 M3栅极和源极之间； 下拉晶体管 M10, 其漏极连接所述上拉节 点 PU, 栅极连接当前下拉节点 PD, 源极连接低电压信号端 VSS; 输出晶体 管 M12, 其栅极连接第二时钟信号端 CLKB, 漏极连接输出端 OUTPUT, 源 极连接低电压信号端 VSS; 复位单元， 分别连接复位信号端 RESET、 上拉节 点 PU、 输出端 OUTPUT和低电压信号端 VSS; 以及， 对输出端放电的输出 下拉单元， 分别连接当前下拉节点 PD、 相邻级下拉节点 (N-1)PD、 低电压信 号端 VSS和输出端 OUTPUT。
此外， 所述移位寄存器还可以进一步包括控制晶体管 M14, 其栅极与上 拉节点 PU相连， 漏极连接所述相邻级下拉节点 PD, 源极连接低电压信号端 VSS。 该控制晶体管 M14可以在 PU点电位为高时， 对相邻级电路的 (N-l)PD 电压进行放电， 使相应输出下拉单元的控制电位为低， 从而可以更有效地控 制输出下拉单元对输出的下拉效果。
需要说明的是， 图 1中仅以上一级下拉节点 (N-l)PD为例进行说明相邻 级下拉节点， 实际情况中由于栅极驱动器逐行驱动， 与当前级相邻的上一级 或下一级的驱动情况相同， 因而图 1中的上一级下拉节点 (N-l)PD可等效替 换为下一级下拉节点 (N+1)PD, 其工作原理相同不再赘述。
更优选地， 本发明移位寄存器中的各晶体管及各元件单元可以釆用 TFT ( Thin Film Transistor, 薄膜晶体管）构成， 下面通过图 2的优选实施例进一 步介绍本发明的各关键元件的信号连接方式。
其中， TFT M11、 TFT M7为两个输出下拉晶体管， 其共同组成输出下拉 单元， 第一输出下拉晶体管 TFT Mil由第二时钟信号控制， 当 CLKB高电位 到来时， PD点为高电平， TFT M11管导通， 对于 OUTPUT进行下拉， 将当 前输出噪声放掉； 第二输出下拉晶体管 TFT M7由上一级的 PD节点 (N-l)PD 控制， 当前一级的 PD点为高时， TFT M7导通， 将输出噪声放掉， 避免出现 多输出现象。 TFT M11的栅极与 PD点相连， 源极连接 VSS, 漏极连接 OUTPUT; TFT M7的栅极与 (N-l)PD相连，源极连接 VSS,漏极连接 OUTPUT。
TFT M14为输出下拉晶体管 TFT M7的控制晶体管， 在当前 PU点为高 电平时导通，将上一级的下拉节点 (N-l)PD电压放掉而保证 TFT M7的栅极电 压输入为低， 从而不影响正常的 Gate信号输出。 TFT M14的栅极与上拉节点 PU相连， 漏极连接 (N-l)PD, 源极连接 VSS。
其余晶体管及电容 C1的工作原理与现有的 12T1C结构基本相同， 简单 介绍如下： TFT M3为上拉晶体管， 当 TFT M3被上拉节点 PU打开时， 第一 时钟信号端 CLK输入的信号向输出端 OUTPUT输出信号； TFT M2以及 TFT M4为两个复位晶体管， 其共同组成复位单元， 当由复位信号输入端 RESET 输入的复位信号（即下一级的输出信号）到来的时候，第一复位晶体管 TFT M2 和第二复位晶体管 TFT M4打开， 对于上拉节点 PU和 OUTPUT进行复位， 将其信号进行下拉至关断电压； TFT M1、 TFT M13为两个上拉驱动晶体管， 其共同组成上拉驱动单元， 电容 C1也用于上拉驱动， 信号输入端 INPUT输 入信号和第二时钟信号 CLKB同相位， 当输入信号和第二时钟信号 CLKB到 来的时候， 第一上拉驱动晶体管 TFT M1和第二上拉驱动晶体管 TFT M13打 开， 对 C1的一个极板进行充电， 使得上拉节点 PU为高电位， 并且使得第二 上拉驱动晶体管 TFT M3处于导通状态， 当下一时刻 CLK输入的时钟高电平 信号到来的时候， 由于自举效应 （ bootstrapping ), 使得上拉节点 PU (即为 TFT M3的栅极）电位变得更高， 从而产生了阔值电压补偿的效果； 下拉晶体 管 TFT M10, 由节点 PD控制， 当 PD节点为高电位时， TFT M10导通， 从 而对上拉节点 PU点进行下拉，其可以放掉 CLK由低变高时产生的耦合噪声； TFT M5、 TFT M6、 TFT M8、 以及 TFT M9为四个下拉驱动晶体管， 其共同 组成下拉驱动单元， 主要控制节点 PD电位的输出， 驱动下拉晶体管的工作； TFT M12为输出晶体管， 在第二时钟信号端 CLKB输入的第二时钟信号控制 下形成移位寄存器的输出信号。
下面进一步参考图 3的电平信号示意图， 对本发明的图 2中的移位寄存 器的工作过程介绍如下： （说明， 在图 3中， 由 CLKB信号产生的下拉电压 PD被定义为 PD— ckb, 上一级电路由 CLK信号产生的下拉电压 (N-l)PD被定 义为 PD_ck。 )
第 I阶段， INPUT为高电平， RESET为低电平， 则 PU节点为高电平， 晶体管 Ml、 M3、 M6、 M8、 M12和 M14导通； CLK为低电平， PD— ck为低 电平， CLKB为高电平， 晶体管 M5导通， 通过设置 M5/M6沟道宽长比的比 例， 使得 PD— ckb节点接近低电平； RESET为低电平， 则晶体管 M2、 M4截 止； 由于晶体管 M4、 M10、 Mi l截止， M3导通输出等于 CLK, CLK为低 电平所以输出为低电平。
第 II阶段， INPUT变为低电平， RESET仍为低电平， 则 PU节点仍为高 电平， 晶体管 M3、 M6、 M8、 M14仍导通， PD— ck为低电平； CLKB变为低 电平， 晶体管 M5截止， 那么节点 PD— ckb仍为低电平； RESET仍为低电平， 则晶体管 M2、 M4仍截止； CLK变为高电平， M3导通输出等于 CLK, CLK 为高电平所以输出变为高电平。
第 III阶段， INPUT仍为低电平， 晶体管 Ml截止； RESET变为高电平， 则晶体管 M2、 M4导通； 于是 PU节点被放电至低电平， 晶体管 M3、 M6、 M8、 M14截止； CLKB为高电平， 晶体管 M5导通； CLK为低电平， PD— ck 为低电平，则 M7截止；由于 M3截止，晶体管 M4导通输出等于低电平 VSS , 所以输出变为低电平。
第 IV阶段， INPUT仍为低电平， 晶体管 Ml截止； RESET变为低电平， 则晶体管 M2、 M4截止； PU节点仍为低电平， 则晶体管 M3、 M6、 M8、 M14 仍截止； CLKB为低电平， 晶体管 M5截止， 那么节点 PD— ckb电平为低， 则 晶体管 M10 , Mi l截止； CLK变为高电平， 则 PD— ck节点变为高电平， M7 导通， 由于晶体管 M3、 M4截止， 所以输出保持低电平。
第 V阶段， INPUT仍为低电平， 晶体管 Ml截止； RESET仍为低电平， 则晶体管 M2、 M4截止； PU节点仍为低电平， 晶体管 M3、 M6、 M8、 M14 仍截止； CLKB为高电平， 晶体管 M9导通， 那么节点 PD— ckb电平由最低点 逐渐升高，则晶体管 M5由关闭逐渐到最大导通（此时，如果 PU结点有噪声， 则可通过 M10放掉；如果输出有噪声，则可通过 Mil放掉）； CLK为低电平， PD— ck为低电平， M7截止； 由于晶体管 M3、 M4截止， 所以输出保持为低 电平。
在本发明中， 多个上述的移位寄存器级联构成液晶面板的栅极驱动器。 具体地， 由 n+1个移位寄存器级联成栅极驱动器的级联结构如图 4所示： 每 一级移位寄存器的第一时钟信号端 CLKIN和第二时钟信号端 CLKBIN分别 接两个反相的时钟信号 （第一时钟信号 CLK和第二时钟信号 CLKB ); 低电 压信号端 VSSIN连接低电压信号 VSS; 每一级的输入端 INPUT连接上一级 的输出端 OUT, 以上一级的输出作为本级的输入； 同时每一级的 OUT端还 连接上一级的复位信号端 RESETIN, 以本级的输出作为上一级的复位信号； 此外， 每一级的 PD点连接到下一级为下一级的第二输出下拉晶体管提供控 制信号 （如上所述 PD点连接到相邻级即可， 因而也可连接到上一级的输出 下拉单元）。 特别地， 奇数级寄存器的第一时钟信号端 CLKIN (在图 1-2中对 应为 M3漏极连接的第一时钟信号端 CLK, 以下的端口对应与之类似） 与偶 数级寄存器的第二时钟信号端 CLKBIN接第一时钟信号 CLK,奇数级寄存器 的第二时钟信号端 CLKBIN与偶数级寄存器的第一时钟信号端 CLKIN接与 第一时钟信号反相的第二时钟信号 CLKB (即第 1、 3、 5...级的奇数级的时钟 控制与第 2、 4、 6…级的偶数级的时钟控制正好反相）； 第一级的输入端接初 始启动信号 STV, 最后一级复位信号由两个晶体管组成的复位端提供 (图 4 中未示出）。 通过这种级联的栅极驱动器， 液晶面板在各信号的驱动下依次打 开每一行的扫描线并关闭其他行的扫描线， 从而仅驱动该行像素单元对应的 TFT实现逐行扫描。
优选地，上述栅极驱动器集成在阵列基板上形成 GOA单元。本发明还提 供了一种显示装置， 该显示装置包括如上所说的栅极驱动器。 所述显示装置 可以为： 液晶面板、 电子纸、 OLED面板、 液晶电视、 液晶显示器、 数码相 框、 手机、 平板电脑等具有任何显示功能的产品或部件。
在发明的每一级移位寄存器中， 当 CLK信号由高变低时， 这时前一级的 PD点为高， 将噪声放掉； 而 CLK由低变高产生的耦合噪声仍是被当前的 PD 点高电压放掉； 所以 PU点上非期望的电压波动在输出上的耦合噪声就被有 效地抑制了。 同时本发明中设置一个控制晶体管 M14使得当前 PU点为高电 平时前一级 PD点电压输入为低， 不影响正常的 Gate信号输出。 通过本发明 的方式， 在不影响栅极驱动信号的正常输出的情况下， 可以有效地抑制输出 噪声对下一级的影响， 从而避免了高温工作下出现的多输出现象， 保证了液 晶显示效果。
本发明的上述实施例中所釆用的晶体管均为 n型晶体管。
以上实施方式仅用于说明本发明， 而并非对本发明的限制， 有关技术领 域的普通技术人员， 在不脱离本发明的精神和范围的情况下， 还可以做出各 种变化和变型， 因此所有等同的技术方案也属于本发明的范畴， 本发明的专 利保护范围应由权利要求限定。

Claims

权 利 要 求 书
1、 一种移位寄存器， 所述移位寄存器包括：
上拉晶体管， 其漏极连接第一时钟信号端， 栅极连接上拉节点， 源极连 接输出端；
第一电容， 连接在所述上拉晶体管栅极和源极之间；
下拉晶体管， 其漏极连接所述上拉节点， 栅极连接当前下拉节点， 源极 连接低电压信号端；
输出晶体管， 其栅极连接第二时钟信号端， 漏极连接输出端， 源极连接 低电压信号端；
复位单元， 分别连接复位信号端、 上拉节点、 输出端和低电压信号端； 其中， 所述移位寄存器还包括：
对输出端放电的输出下拉单元， 分别连接当前下拉节点、 相邻级下拉节 点、 低电压信号端和输出端。
2、 根据权利要求 1所述的移位寄存器， 其中， 所述移位寄存器还包括： 控制晶体管， 其栅极与上拉节点相连， 漏极连接所述相邻级下拉节点， 源极连接低电压信号端。
3、 根据权利要求 1所述的移位寄存器， 其中， 所述移位寄存器还包括： 控制上拉节点电位的上拉驱动单元， 分别连接输入端、 第二时钟信号端 和上拉节点； 以及
连接在第二时钟信号端、 上拉节点和低电压信号端之间、 控制当前下拉 节点电位的下拉驱动单元。
4、根据权利要求 1所述的移位寄存器， 其中， 所述输出下拉单元包括第 一输出下拉晶体管和第二输出下拉晶体管， 其中，
第一输出下拉晶体管， 其栅极连接当前下拉节点， 源极连接低电压信号 端， 漏极连接输出端； 以及
第二输出下拉晶体管， 其栅极连接所述相邻级下拉节点， 源极连接低电 压信号端， 漏极连接输出端。
5、根据权利要求 1所述的移位寄存器， 其中， 所述复位单元包括第一复 位晶体管和第二复位晶体管， 其中，
第一复位晶体管， 其漏极连接上拉节点， 源极连接低电压信号端， 栅极 连接复位信号端；
第二复位晶体管， 其漏极连接输出端， 源极连接低电压信号端， 栅极连 接复位信号端。
6、根据权利要求 2所述的移位寄存器， 其中， 所述上拉驱动单元包括第 一上拉驱动晶体管和第二上拉驱动晶体管， 其中，
第一上拉驱动晶体管， 其栅极和漏极同时连接输入端， 源极连接上拉节 点；
第二上拉驱动晶体管， 漏极连接输入端， 源极连接上拉节点， 栅极连接 第二时钟信号端；
所述下拉驱动单元包括第一至第四下拉驱动晶体管， 其中，
第一下拉驱动晶体管， 其漏极连接第二时钟信号端， 源极连接当前下拉 节点；
第二下拉驱动晶体管， 其漏极连接当前下拉节点， 源极连接低电压信号 端， 栅极连接上拉节点；
第三下拉驱动晶体管， 其栅极和漏极同时连接第二时钟信号端， 源极连 接第一下拉驱动晶体管的栅极；
第四下拉驱动晶体管， 其漏极连接第三下拉驱动晶体管的源极， 源极连 接低电压信号端， 栅极连接上拉节点。
7、 一种栅极驱动器， 其中， 所述栅极驱动器包括多个级联的如权利要求 1-6任一项所述的移位寄存器。
8、根据权利要求 7所述的栅极驱动器， 其中， 所述栅极驱动器的级联结 构为：
每一级移位寄存器的第一时钟信号端和第二时钟信号端分别接两个反相 的时钟信号； 低电压信号端连接低电压信号； 每一级的输入端连接上一级的 输出端， 以上一级的输出作为本级的输入； 同时每一级的输出端还连接上一 级的复位信号端， 以本级的输出作为上一级的复位信号； 此外， 每一级的当 前下拉节点连接到上一级或下一级的输出下拉单元。
9、 根据权利要求 8所述的栅极驱动器， 其中， 所述级联结构中： 奇数级 寄存器的第一时钟信号端与偶数级寄存器的第二时钟信号端连接第一时钟信 号， 奇数级寄存器的第二时钟信号端与偶数级寄存器的第一时钟信号端连接 与第一时钟信号反相的第二时钟信号， 第一级的输入端连接初始启动信号， 最后一级复位信号由两个晶体管组成的复位端提供。
10、 一种显示装置， 其中， 所述显示装置包括： 如权利要求 7-9中任一 项所述的栅极驱动器。
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