KR20200003125A - 시프트 레지스터 및 그 구동 방법, 게이트 구동 회로, 및 디스플레이 디바이스 - Google Patents

시프트 레지스터 및 그 구동 방법, 게이트 구동 회로, 및 디스플레이 디바이스 Download PDF

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Abstract

시프트 레지스터 및 그 구동 방법, 게이트 구동 회로 및 디스플레이 디바이스가 제공된다. 시프트 레지스터는: 입력 전압 단자(STV) 및 제1 클록 신호 단자(CK)에 각각 전기적으로 접속되고, 제1 클록 신호 단자(CK)에 의해 제공되는 제1 클록 신호의 제어 하에 입력 전압 단자(STV)에 의해 제공되는 입력 전압을 중간 회로(200)에 입력하도록 구성되는 입력 회로(100); 중간 출력 단자(GOUT), 제1 전력 단자(VGH), 제2 전력 단자(VGL), 제1 클록 신호 단자(CK) 및 제2 클록 신호 단자(CB)에 각각 전기적으로 접속되고, 입력 전압 및 제어 회로(300)의 제어 하에 제2 클록 신호 단자(CB)에 의해 출력되는 제2 클록 신호 또는 제1 전력 단자(VGH)에 의해 출력되는 제1 전력 신호를 중간 출력 신호로서 중간 출력 단자(GOUT)에 기입하도록 구성되는 중간 회로(200); 및 제1 전력 단자(VGH), 제2 전력 단자(VGL), 제3 전력 단자(VGL1), 제3 클록 신호 단자(CK1), 중간 출력 단자(GOUT), 및 출력 단자(EOUT)에 각각 전기적으로 접속되고, 그 위상이 중간 출력 신호의 위상과 반대인 출력 신호를 출력하도록 구성되는 출력 회로(400)를 포함한다. 시프트 레지스터는 디스플레이 패널의 디스플레이 품질을 개선할 수 있다.

Description

시프트 레지스터 및 그 구동 방법, 게이트 구동 회로, 및 디스플레이 디바이스
본 출원은 2018년 6월 28일자로 출원된 중국 특허 출원 제201810691092.0호의 우선권을 주장하며, 그 개시내용은 전체적으로 본 출원의 일부로서 본 명세서에 참조로 포함된다.
본 개시내용의 실시예들은 시프트 레지스터 및 그 구동 방법, 게이트 구동 회로 및 디스플레이 디바이스에 관한 것이다.
디스플레이 기술들의 급속한 발전으로, 디스플레이 패널들은 고 집적화 및 저 비용을 향해 점점 개발되고 있다. GOA(gate-driver on array) 기술은 게이트 구동 회로가 포토리소그래피 프로세스에 의해 디스플레이 디바이스의 어레이 기판 상에 직접적으로 집적되는 방법이다. GOA 회로는 통상적으로 복수의 캐스케이드형 시프트 레지스터를 포함하고, 각각의 시프트 레지스터는 픽셀들의 행에 대응하는 게이트 라인에 대응하여(예를 들어, 각각의 시프트 레지스터는 하나의 행 내의 픽셀들에 접속된 게이트 라인에 스캔 구동 신호를 제공함), 디스플레이 패널의 스캔 구동을 구현하게 된다. GOA 기술은 게이트 집적 회로(IC)의 본딩 영역 및 팬-아웃 영역의 공간을 절약할 수 있고, 이로써 디스플레이 패널의 좁은 프레임을 달성하고, 동시에 제품 비용을 감소시키고 제품 수율을 개선한다.
본 개시내용의 적어도 하나의 실시예는 시프트 레지스터를 제공하고, 시프트 레지스터는: 입력 회로, 제어 회로, 중간 회로 및 출력 회로를 포함하고, 입력 회로는 입력 전압 단자 및 제1 클록 신호 단자에 각각 전기적으로 접속되고, 제1 클록 신호 단자에 의해 제공되는 제1 클록 신호의 제어 하에 입력 전압 단자에 의해 제공되는 입력 전압을 중간 회로에 입력하도록 구성되고; 중간 회로는 중간 출력 단자, 제1 전력 단자, 제2 전력 단자, 제1 클록 신호 단자, 및 제2 클록 신호 단자에 각각 전기적으로 접속되고, 입력 전압 및 제어 회로의 제어 하에, 제2 클록 신호 단자에 의해 출력되는 제2 클록 신호 또는 제1 전력 단자에 의해 출력되는 제1 전력 신호를 중간 출력 신호로서 중간 출력 단자에 기입하도록 구성되고; 출력 회로는 제1 전력 단자, 제2 전력 단자, 제3 전력 단자, 제3 클록 신호 단자, 중간 출력 단자, 및 출력 단자에 각각 전기적으로 접속되고, 출력 신호- 그 위상이 중간 출력 신호의 위상과 반대임 -를 출력 단자에서 출력하도록 구성된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 출력 회로는 제1 출력 서브-회로, 제2 출력 서브-회로, 및 제1 저장 회로를 포함하고, 제1 출력 서브-회로는 제1 전력 단자, 중간 출력 단자, 출력 단자, 및 제1 노드에 각각 전기적으로 접속되고, 출력 위상에서, 중간 출력 신호의 제어 하에 제1 전력 신호를 출력 단자에 기입하도록 구성되고; 제2 출력 서브-회로는 제2 전력 단자, 제3 전력 단자, 제3 클록 신호 단자, 제1 노드 및 출력 단자에 각각 전기적으로 접속되고, 입력 위상, 버퍼 위상, 및 안정화 위상에서, 제3 클록 신호 단자에 의해 출력되는 제3 클록 신호의 제어 하에 제2 전력 단자에 의해 제공되는 제2 전력 신호를 출력 단자에 기입하도록 구성되고; 제1 저장 회로는 제1 노드 및 출력 단자에 전기적으로 접속된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 제1 출력 서브-회로는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 제1 트랜지스터의 제1 전극은 제1 전력 단자에 전기적으로 접속되고, 제1 트랜지스터의 제2 전극은 제1 노드에 전기적으로 접속되고, 제1 트랜지스터의 게이트 전극은 중간 출력 단자에 전기적으로 접속되고; 제2 트랜지스터의 제1 전극은 제1 전력 단자에 전기적으로 접속되고, 제2 트랜지스터의 제2 전극은 출력 단자에 전기적으로 접속되고, 제2 트랜지스터의 게이트 전극은 중간 출력 단자에 전기적으로 접속되고; 제2 출력 서브-회로는 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 제3 트랜지스터의 제1 전극은 제1 노드에 전기적으로 접속되고, 제3 트랜지스터의 제2 전극은 제3 전력 단자에 전기적으로 접속되고, 제3 트랜지스터의 게이트 전극은 제3 클록 신호 단자에 전기적으로 접속되고; 제4 트랜지스터의 제1 전극은 출력 단자에 전기적으로 접속되고, 제4 트랜지스터의 제2 전극은 제2 전력 단자에 전기적으로 접속되고, 제4 트랜지스터의 게이트 전극은 제1 노드에 전기적으로 접속되고; 제1 저장 회로는 제1 커패시터를 포함하고, 제1 커패시터의 제1 단자는 제1 노드에 전기적으로 접속되고, 제1 커패시터의 제2 단자는 출력 단자에 전기적으로 접속된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 제3 전력 단자는 제3 전력 신호를 제공하도록 구성되고, 제2 전력 신호는 제3 전력 신호보다 크다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 제2 전력 신호와 제3 전력 신호 사이의 관계는: VL-VL1>|Vth10+Vth12|로서 표현되며, VL은 제2 전력 신호를 표현하고, VL1은 제3 전력 신호를 표현하고, Vth10은 제3 트랜지스터의 임계 전압을 표현하고, Vth12는 제4 트랜지스터의 임계 전압을 표현한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 중간 회로는: 입력 위상에서, 입력 전압의 제어 하에 제2 클록 신호를 중간 출력 신호로서 중간 출력 단자에 기입하고; 출력 위상 및 버퍼 위상에서, 제2 클록 신호를 중간 출력 신호로서 중간 출력 단자에 기입하고; 안정화 위상에서, 제어 회로의 제어 하에 제1 전력 신호를 중간 출력 신호로서 중간 출력 단자에 기입되도록 구성된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 중간 회로는: 제2 노드, 제3 노드, 제4 노드, 제1 전력 단자, 제2 전력 단자, 및 제2 클록 신호 단자에 각각 전기적으로 접속되고, 입력 위상에서, 입력 전압을 제2 노드에 기입하고; 안정화 위상에서, 제1 전력 신호를 제2 노드에 기입하도록 구성되는 제1 제어 서브-회로; 제3 노드, 제4 노드, 및 제1 클록 신호 단자에 각각 전기적으로 접속되고, 제1 클록 신호를 제3 노드에 기입하도록 구성되는 제2 제어 서브-회로; 및 제2 노드, 중간 출력 단자 및 제2 클록 신호 단자에 각각 전기적으로 접속되고, 입력 위상, 출력 위상, 및 버퍼 위상에서, 제2 클록 신호를 중간 출력 신호로서 중간 출력 단자에 기입하도록 구성되는 중간 출력 서브-회로를 포함한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 제1 제어 서브-회로는 제5 트랜지스터, 제6 트랜지스터, 및 제7 트랜지스터를 포함하고, 제5 트랜지스터의 제1 전극은 제1 전력 단자에 전기적으로 접속되고, 제5 트랜지스터의 제2 전극은 제6 트랜지스터의 제1 전극에 전기적으로 접속되고, 제5 트랜지스터의 게이트 전극은 제3 노드에 전기적으로 접속되고; 제6 트랜지스터의 제2 전극은 제4 노드에 전기적으로 접속되고, 제6 트랜지스터의 게이트 전극은 제2 클록 신호 단자에 전기적으로 접속되고; 제7 트랜지스터의 제1 전극은 제4 노드에 전기적으로 접속되고, 제7 트랜지스터의 제2 전극은 제2 노드에 전기적으로 접속되고, 제7 트랜지스터의 게이트 전극은 제2 전력 단자에 전기적으로 접속된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 제2 제어 서브-회로는 제8 트랜지스터를 포함하고, 제8 트랜지스터의 제1 전극은 제3 노드에 전기적으로 접속되고, 제8 트랜지스터의 제2 전극은 제1 클록 신호 단자에 전기적으로 접속되고, 제8 트랜지스터의 게이트 전극은 제4 노드에 전기적으로 접속된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 중간 출력 서브-회로는 제9 트랜지스터를 포함하고, 제9 트랜지스터의 제1 전극은 제2 클록 신호 단자에 전기적으로 접속되고, 제9 트랜지스터의 제2 전극은 중간 출력 단자에 전기적으로 접속되고, 제9 트랜지스터의 게이트 전극은 제2 노드에 전기적으로 접속된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 중간 회로는 제2 저장 서브-회로를 추가로 포함하고, 제2 저장 서브-회로는 제2 커패시터를 포함하고, 제2 커패시터의 제1 단자는 제2 노드에 전기적으로 접속되고, 제2 커패시터의 제2 단자는 중간 출력 단자에 전기적으로 접속된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 중간 회로는: 제3 노드, 중간 출력 단자, 및 제1 전력 단자에 각각 전기적으로 접속되고, 안정화 위상에서, 제어 회로의 제어 하에 제1 전력 신호를 중간 출력 단자에 기입하도록 구성되는 중간 출력 제어 서브-회로; 및 제3 노드 및 제1 전력 단자에 각각 전기적으로 접속되는 제3 저장 서브-회로를 추가로 포함한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 중간 출력 제어 서브-회로는 제10 트랜지스터를 포함하고, 제3 저장 서브-회로는 제3 커패시터를 포함하고, 제10 트랜지스터의 제1 전극은 제1 전력 단자에 전기적으로 접속되고, 제10 트랜지스터의 제2 전극은 중간 출력 단자에 전기적으로 접속되고, 제10 트랜지스터의 게이트 전극은 제3 노드에 전기적으로 접속되고; 제3 커패시터의 제1 단자는 제3 노드에 전기적으로 접속되고, 제3 커패시터의 제2 단자는 제1 전력 단자에 전기적으로 접속된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 제2 클록 신호의 하이 레벨은 제1 전력 신호의 레벨과 동일하고, 제2 클록 신호의 로우 레벨은 제2 전력 신호의 레벨과 동일하다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 제어 회로는 제11 트랜지스터를 포함하고, 제11 트랜지스터의 제1 전극은 제2 전력 단자에 전기적으로 접속되고, 제11 트랜지스터의 제2 전극은 제3 노드에 전기적으로 접속되고, 제11 트랜지스터의 게이트 전극은 제1 클록 신호 단자에 전기적으로 접속된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 제3 클록 신호 단자에 의해 출력되는 클록 신호의 하이 레벨은 제1 전력 신호의 레벨과 동일하고, 제3 클록 신호 단자에 의해 출력되는 클록 신호의 로우 레벨은 제3 전력 신호의 레벨과 동일하다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터에서, 입력 회로는 제12 트랜지스터를 포함하고, 제12 트랜지스터의 제1 전극은 입력 전압 단자에 전기적으로 접속되고, 제12 트랜지스터의 제2 전극은 제4 노드에 전기적으로 접속되고, 제12 트랜지스터의 게이트 전극은 제1 클록 신호 단자에 전기적으로 접속된다.
본 개시내용의 적어도 하나의 실시예는 또한 위의 실시예들 중 어느 하나에 따른 시프트 레지스터를 포함하는 게이트 구동 회로를 제공한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 게이트 구동 회로는 위의 실시예들 중 어느 하나에 따른 복수의 캐스케이드형 시프트 레지스터를 포함하고, 제1-스테이지 시프트 레지스터에 더하여, 전류-스테이지 시프트 레지스터의 입력 전압 단자는 이전-스테이지 시프트 레지스터의 중간 출력 단자에 전기적으로 접속된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 게이트 구동 회로는 또한 신호 생성 회로를 포함하고, 신호 생성 회로는 제1 제어 신호, 제2 제어 신호, 제3 제어 신호, 및 제4 제어 신호를 생성하도록 구성되고, 제1 제어 신호는 제(2N-1)-스테이지 시프트 레지스터의 제1 클록 신호 단자 및 제2N-스테이지 시프트 레지스터의 제2 클록 신호 단자에 인가되고; 제2 제어 신호는 제(2N-1)-스테이지 시프트 레지스터의 제2 클록 신호 단자 및 제2N-스테이지 시프트 레지스터의 제1 클록 신호 단자에 인가되고; 제3 제어 신호는 제(2N-1)-스테이지 시프트 레지스터의 제3 클록 신호 단자에 인가되고; 제4 제어 신호는 제2N-스테이지 시프트 레지스터의 제3 클록 신호 단자에 인가되며; N은 양의 정수이고, N은 1보다 크거나 같다.
본 개시내용의 적어도 하나의 실시예는 또한 위의 실시예들 중 어느 하나에 따른 게이트 구동 회로를 포함하는 디스플레이 디바이스를 제공한다.
본 개시내용의 적어도 하나의 실시예는 또한 시프트 레지스터의 구동 방법을 제공하는데, 이는: 입력 전압 및 제어 회로의 제어 하에, 제2 클록 신호 단자에 의해 출력되는 제2 클록 신호 또는 제1 전력 단자에 의해 출력되는 제1 전력 신호를 중간 출력 신호로서 중간 출력 단자에 기입하는 단계; 및 중간 출력 신호 및 제3 클록 신호 단자에 의해 출력되는 제3 클록 신호의 제어 하에, 출력 신호- 그 위상이 중간 출력 신호의 위상과 반대임 -를 출력 단자에서 출력하는 단계를 포함한다.
본 개시내용의 실시예들의 기술적 해결책들을 명확하게 예시하기 위해, 실시예들의 도면들이 이하에서 간략하게 설명될 것이고; 설명된 도면들은 본 개시내용의 일부 실시예들에만 관련되며, 따라서 본 개시내용으로 제한되지 않는다는 점이 명백하다.
도 1은 본 개시내용의 일부 실시예들에 의해 제공되는 시프트 레지스터의 개략적인 블록도이다.
도 2는 본 개시내용의 일부 실시예들에 의해 제공되는 시프트 레지스터의 특정 구현 예의 회로 구조의 개략도이다.
도 3은 본 개시내용의 일부 실시예들에 의해 제공되는 시프트 레지스터의 구동 타이밍도이다.
도 4는 본 개시내용의 일부 실시예들에 의해 제공되는 게이트 구동 회로의 개략적인 블록도이다.
도 5는 본 개시내용의 일부 실시예들에 의해 제공되는 게이트 구동 회로의 구조적인 개략도이다.
도 6은 본 개시내용의 일부 실시예들에 의해 제공되는 게이트 구동 회로의 구동 타이밍도이다.
도 7은 본 개시내용의 일부 실시예들에 의해 제공되는 디스플레이 패널의 개략도이다.
도 8은 본 개시내용의 일부 실시예들에 의해 제공되는 구동 방법의 흐름도이다.
본 개시내용의 실시예들의 목적들, 기술적 상세들 및 장점들을 명백하게 하기 위해, 실시예들의 기술적 해결책들이 본 개시내용의 실시예들에 관련된 도면들과 관련하여 명확하고 충분히 이해가능한 방식으로 설명될 것이다. 명백하게, 설명된 실시예들은 본 개시내용의 실시예들의 전부가 아니라 일부일 뿐이다. 본 명세서에서 설명된 실시예들에 기초하여, 본 기술분야의 통상의 기술자들은 임의의 독창적인 작업 없이, 본 개시내용의 범위 내에 있어야 하는 다른 실시예(들)를 획득할 수 있다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 기술적 및 과학적 용어들 전부는 본 개시내용이 속하는 본 기술분야의 통상의 기술자에 의해 흔히 이해되는 것과 동일한 의미를 갖는다. 본 개시내용에서 사용되는 용어들 "제1", 제2" 등은 임의의 시퀀스, 양 또는 중요도를 나타내도록 의도된 것이 아니라, 다양한 컴포넌트들을 구별하는 것이다. 용어들 "포함한다(comprise)", 포함하는(comprising)", 포함하다(include)", 포함하는(including)" 등은 이러한 용어들 이전에 언급된 요소들 또는 객체들이 이러한 용어들 이후에 열거된 요소들 또는 객체들 및 그들의 등가물들을 포괄하지만, 다른 요소들 또는 객체들을 배제하지 않는다는 것을 명시하도록 의도된다. 어구들 "접속(connect)", "접속된(connected)" 등은 물리적 접속 또는 기계적 접속을 정의하는 것으로 의도되지 않고, 직접적 또는 간접적, 전기적 접속을 포함할 수 있다. "상에(on)", 아래에(under)", 우측(rihgt)", 좌측(left)" 등은 단지 상대적인 위치 관계를 나타내는데 사용되고, 설명되는 객체의 위치가 변경될 때, 상대적인 위치 관계는 그에 따라 변경될 수 있다.
본 개시내용의 실시예들에 대한 아래의 설명을 명확하고 간결하게 하기 위해, 본 개시내용은 알려진 기능들 및 알려진 컴포넌트들의 상세한 설명을 생략한다.
현재, 유기 발광 다이오드 디스플레이 패널(OLED) 및 액정 디스플레이 패널(LCD)에서, 게이트 구동 회로의 시프트 레지스터 내의 트랜지스터들은 P-형 박막 트랜지스터들이고, 게이트 구동 회로(예를 들어, GOA 회로)가 높은 펄스 신호를 출력할 필요가 있는 경우에, GOA 회로에 의해 출력되는 높은 펄스 신호는 P-형 박막 트랜지스터에 의해 출력되는 로우-레벨 신호의 임계 손실로 인해 부정확하고, 이로써 디스플레이 효과에 악영향을 미치고 디스플레이 품질을 감소시킨다. 그러므로, 단순한 구조를 갖고 임계 손실 없이 로우-레벨 신호를 출력하는 P-형 박막 트랜지스터를 포함하는 GOA 회로를 설계하는 방법은 해결되어야 할 긴급한 문제가 되었다.
본 개시내용의 적어도 하나의 실시예는 시프트 레지스터 및 게이트 구동 회로를 제공하고, 시프트 레지스터는 DC 전력 신호를 출력하기 위해 제3 전력 단자를 추가할 수 있고, 이로써 P-형 박막 트랜지스터가 임계 손실 없이 로우-레벨 신호를 출력하는 것을 달성하고, 디스플레이 패널의 디스플레이 품질을 개선하며; 다른 한편으로는, 시프트 레지스터는 단순한 구조를 갖고, 시프트 레지스터의 생산 비용이 낮다.
본 개시내용의 일부 실시예들이 첨부 도면들을 참조하여 이하에서 상세히 설명되지만, 본 개시내용은 이러한 특정 실시예들로 제한되지 않는다.
도 1은 본 개시내용의 일부 실시예들에 의해 제공되는 시프트 레지스터의 개략적인 블록도이고, 도 2는 본 개시내용의 일부 실시예들에 의해 제공되는 시프트 레지스터의 특정 구현 예의 회로 구조의 개략도이다.
본 개시내용의 실시예는 시프트 레지스터를 제공한다. 예를 들어, 도 1에 도시된 바와 같이, 시프트 레지스터는 입력 회로(100), 중간 회로(200), 제어 회로(300), 및 출력 회로(400)를 포함한다.
예를 들어, 도 1에 도시된 바와 같이, 입력 회로(100)는 입력 전압 단자(STV) 및 제1 클록 신호 단자(CK)에 각각 전기적으로 접속되고, 입력 회로(100)는 또한 중간 회로(200)에 전기적으로 접속된다. 입력 전압 단자(STV)는 입력 전압(Vin)을 제공하도록 구성되고, 제1 클록 신호 단자(CK)는 제1 클록 신호(Vc1)를 제공하도록 구성된다. 입력 회로(100)는 제1 클록 신호 단자(CK)에 의해 제공되는 제1 클록 신호(Vc1)의 제어 하에 입력 전압 단자(STV)에 의해 제공되는 입력 전압(Vin)을 중간 회로(200)에 입력하도록 구성된다. 즉, 입력 회로(100)가 제1 클록 신호(Vc1)의 제어 하에 턴온되는 경우에, 입력 전압 단자(STV)는 중간 회로(200)에 접속되고, 입력 전압(Vin)은 중간 회로(200)에 송신될 수 있다.
예를 들어, 도 1에 도시된 바와 같이, 중간 회로(200)는 중간 출력 단자(GOUT), 제1 전력 단자(VGH), 제2 전력 단자(VGL), 제1 클록 신호 단자(CK) 및 제2 클록 신호 단자(CB)에 각각 전기적으로 접속된다. 제1 전력 단자(VGH)는 제1 전력 신호(VH)를 제공하도록 구성되고, 제2 전력 단자(VGL)는 제2 전력 신호(VL)를 제공하도록 구성되고, 제2 클록 신호 단자(CB)는 제2 클록 신호(Vc2)를 출력하도록 구성된다. 중간 회로(200)는 입력 전압(Vin) 및 제어 회로(300)의 제어 하에, 제2 클록 신호 단자(CB)에 의해 출력되는 제2 클록 신호(Vc2) 또는 제1 전력 단자(VGH)에 의해 출력되는 제1 전력 신호(VH)를 중간 출력 신호(VGOUT)로서 중간 출력 단자(GOUT)에 기입하도록 구성된다. 즉, 입력 전압(Vin) 및 제어 회로(300)의 제어 하에, 중간 회로(200)가 제2 클록 신호 단자(CB)를 중간 출력 단자(GOUT)와 접속하는 경우에, 제2 클록 신호(Vc2)는 중간 출력 신호(VGOUT)로서 중간 출력 단자(GOUT)에 기입될 수 있거나; 중간 회로(200)가 제1 전력 단자(VGH)를 중간 출력 단자(GOUT)와 접속하는 경우에, 제1 전력 신호(VH)는 중간 출력 신호(VGOUT)로서 중간 출력 단자(GOUT)에 기입될 수 있다.
예를 들어, 도 1에 도시된 바와 같이, 제어 회로(300)는 제2 전력 단자(VGL), 제1 클록 신호 단자(CK), 및 중간 회로(200)에 각각 전기적으로 접속된다. 제어 회로(300)는 제1 클록 신호 단자(CK)에 의해 제공되는 제1 클록 신호(Vc1)의 제어 하에 제2 전력 단자(VGL)에 의해 출력되는 제2 전력 신호(VL)를 중간 회로(200)에 출력하도록 구성된다. 즉, 제어 회로(300)가 제1 클록 신호(Vc1)의 제어 하에 턴온되는 경우에, 제2 전력 단자(VGL)는 중간 회로(200)에 접속되어, 제2 전력 신호(VL)가 중간 회로(200)에 송신될 수 있게 된다.
예를 들어, 도 1에 도시된 바와 같이, 출력 회로(400)는 제1 전력 단자(VGH), 제2 전력 단자(VGL), 제3 전력 단자(VGL1), 제3 클록 신호 단자(CK1), 중간 출력 단자(GOUT) 및 출력 단자(EOUT)에 각각 전기적으로 접속된다. 제3 전력 단자(VGL1)는 제3 전력 신호(VL1)를 제공하도록 구성되고, 제3 클록 신호 단자(CK1)는 제3 클록 신호(Vc3)를 제공하도록 구성된다. 출력 회로(400)는, 그 위상이 중간 출력 신호(VGOUT)의 위상과 반대인, 출력 신호(VEOUT)를 출력하도록 구성된다. 예를 들어, 중간 출력 신호(VGOUT) 및 제3 클록 신호(Vc3)의 제어 하에, 제1 전력 단자(VGH)에 접속되는, 출력 회로(400)의 하나의 단자 및 출력 단자(EOUT)에 접속되는, 출력 회로(400)의 하나의 단자가 서로 전기적으로 접속되는 경우에, 출력 회로(400)는 제1 전력 신호(VH)를 출력 신호(VEOUT)의 하이-레벨 신호로서 출력 단자(EOUT)로 송신하고; 제2 전력 단자(VGL)에 접속되는, 출력 회로(400)의 하나의 단자 및 출력 단자(EOUT)에 접속되는, 출력 회로(400)의 하나의 단자가 서로 전기적으로 접속되는 경우에, 출력 회로(400)는 제2 전력 신호(VL)를 출력 신호(VEOUT)의 로우-레벨 신호로서 출력 단자(EOUT)로 송신한다.
예를 들어, 제2 전력 신호(VL)가 제3 전력 신호(VL1) 보다 커서, 출력 트랜지스터(예를 들어, 도 2에 도시된 바와 같은 제4 트랜지스터(T4))를 통해 출력 단자(EOUT)에 출력되는 제2 전력 신호(VL)의 임계 손실이 감소될 수 있게 된다.
예를 들어, 제1 전력 신호(VH), 제2 전력 신호(VL), 및 제3 전력 신호(VL1)는 모두 DC 신호이다. 제1 전력 신호(VH)는 하이-레벨 신호(예를 들어, 5V, 10V, 또는 다른 전압)이고; 제2 전력 신호(VL)는 로우-레벨 신호(예를 들어, 0V, -1V, 또는 다른 전압)이고; 제3 전력 신호(VL1) 또한 로우-레벨 신호(예를 들어, -1V, -2V, 또는 다른 전압)이다. 로우-레벨 신호 및 하이-레벨 신호는 상대적이고, 로우-레벨 신호는 하이-레벨 신호보다 작다는 점에 유의해야 한다. 다양한 상이한 실시예들에서, 제2 전력 신호(VL)가 제3 전력 신호(VL1)보다 크면, 하이-레벨 신호의 값들은 상이할 수 있고, 로우-레벨 신호의 값들 또한 상이할 수 있으며, 본 개시내용의 실시예들이 이러한 경우를 제한하지 않는다.
본 개시내용의 실시예에서 사용되는 트랜지스터들은 유사한 특성들을 갖는 박막 트랜지스터들, 전계 효과 트랜지스터들, 또는 다른 스위칭 디바이스들일 수 있다는 점이 주목되어야 한다. 본 명세서에서 사용되는 트랜지스터의 소스 전극 및 드레인 전극은 구조에 있어서 대칭적일 수 있어, 트랜지스터의 소스 전극 및 드레인 전극은 구조상 차이가 없을 수 있게 된다. 본 개시내용의 실시예들에서, 트랜지스터의 2개의 전극을 게이트 전극과 구별하기 위하여, 2개의 전극 중 하나는 제1 전극으로 직접적으로 지칭되고, 2개의 전극 중 다른 하나는 제2 전극으로 지칭되고, 그러므로 본 개시내용의 실시예들에서의 트랜지스터들의 전부 또는 일부의 제1 전극 및 제2 전극은 필요에 따라 상호교환가능하다. 예를 들어, 본 개시내용의 실시예에서 설명된 트랜지스터의 제1 전극은 소스 전극일 수 있고, 제2 전극은 드레인 전극일 수 있고; 대안적으로, 트랜지스터의 제1 전극이 드레인 전극일 수 있고, 제2 전극이 소스 전극일 수 있다. 또한, 트랜지스터들은 트랜지스터들의 특성들에 따라 N-형 트랜지스터들 및 P-형 트랜지스터들로 분류될 수 있다. 트랜지스터가 P-형 트랜지스터인 경우에, 턴-온 전압은 로우 레벨 전압(이를테면, 0V, -5V, 또는 다른 값)이고, 턴-오프 전압은 하이 레벨 전압(이를테면, 5V, 10V 또는 다른 값)이고; 트랜지스터가 N-형 트랜지스터인 경우에, 턴-온 전압은 하이 레벨 전압(이를테면, 5V, 10V, 또는 다른 값)이고, 턴-오프 전압은 로우 레벨 전압(이를테면, 0V, -5V 또는 다른 값)이다.
예를 들어, 본 개시내용의 일부 실시예들에서, 모든 트랜지스터는 P-형 트랜지스터들이다.
예를 들어, 도 1에 도시된 바와 같이, 출력 회로(400)는 제1 출력 서브-회로(401), 제2 출력 서브-회로(402) 및 제1 저장 회로(403)를 포함할 수 있다.
예를 들어, 제1 출력 서브-회로(401)는 제1 전력 단자(VGH), 중간 출력 단자(GOUT), 출력 단자(EOUT), 및 제1 노드(N1)에 각각 전기적으로 접속되고, 제1 출력 서브-회로(401)는: 출력 위상에서, 중간 출력 신호(VGOUT)의 제어 하에 제1 전력 신호(VH)를 출력 신호(VEOUT)의 하이-레벨 신호로서 출력 단자(EOUT)에 기입하도록 구성된다.
예를 들어, 제2 출력 서브-회로(402)는 제2 전력 단자(VGL), 제3 전력 단자(VGL1), 제3 클록 신호 단자(CK1), 제1 노드(N1), 및 출력 단자(EOUT)에 각각 전기적으로 접속되고, 제2 출력 서브-회로(402)는: 입력 위상, 버퍼 위상 및 안정화 위상에서, 제3 클록 신호 단자(CK1)에 의해 출력되는 제3 클록 신호(Vc3)의 제어 하에 제2 전력 단자(VGL)에 의해 제공되는 제2 전력 신호(VL)를 출력 신호(VEOUT)의 로우-레벨 신호로서 출력 단자(EOUT)에 기입하도록 구성된다.
예를 들어, 제1 저장 회로(403)는 제1 노드(N1) 및 출력 단자(EOUT)에 각각 전기적으로 접속된다.
예를 들어, 도 2에 도시된 바와 같이, 제1 출력 서브-회로(401)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함한다. 제1 트랜지스터(T1)의 제1 전극은 제1 전력 단자(VGH)에 전기적으로 접속되어 제1 전력 신호(VH)를 수신하고, 제1 트랜지스터(T1)의 제2 전극은 제1 노드(N1)에 전기적으로 접속되고, 제1 트랜지스터(T1)의 게이트 전극은 중간 출력 단자(GOUT)에 전기적으로 접속되고; 제2 트랜지스터(T2)의 제1 전극은 제1 전력 단자(VGH)에 전기적으로 접속되어 제1 전력 신호(VH)를 수신하고, 제2 트랜지스터(T2)의 제2 전극은 출력 단자(EOUT)에 전기적으로 접속되고, 제2 트랜지스터(T2)의 게이트 전극은 중간 출력 단자(GOUT)에 전기적으로 접속된다.
예를 들어, 제2 출력 서브-회로(402)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함하고, 제3 트랜지스터(T3)의 제1 전극은 제1 노드(N1)에 전기적으로 접속되고, 제3 트랜지스터(T3)의 제2 전극은 제3 전력 단자(VGL1)에 전기적으로 접속되어 제3 전력 신호(VL1)를 수신하고, 제3 트랜지스터(T3)의 게이트 전극은 제3 클록 신호 단자(CK1)에 전기적으로 접속되어 제3 클록 신호(Vc3)를 수신하고; 제4 트랜지스터(T4)의 제1 전극은 출력 단자(EOUT)에 전기적으로 접속되고, 제4 트랜지스터(T4)의 제2 전극은 제2 전력 단자(VGL)에 전기적으로 접속되어 제2 전력 신호(VL)를 수신하고, 제4 트랜지스터(T4)의 게이트 전극은 제1 노드(N1)에 전기적으로 접속된다.
예를 들어, 출력 회로(400)에서, 제3 전력 단자(VGL1)에 의해 제공되는 제3 전력 신호(VL1)가 제2 전력 신호(VL) 보다 작기 때문에, 제3 전력 신호(VL1)는 제4 트랜지스터(T4)의 전도도(conduction degree)를 제어할 수 있고(예를 들어, 제4 트랜지스터(T4)는 완전히 턴온될 수 있음), 제4 트랜지스터(T4)가 로우 레벨인 제2 전력 신호(VL)를 출력 단자(EOUT)에 출력하는 경우에, 제2 전력 신호(VL)는 임계 손실을 갖지 않고, 즉, 출력 신호(EOUT)는 임계 손실을 갖지 않고, 이로써 P-형 트랜지스터가 임계 손실 없이 로우-레벨 신호를 출력하는 것을 달성하고, 디스플레이 패널의 디스플레이 품질을 개선한다.
도 2에 도시된 바와 같은 출력 회로(400)는 단지 예시적인 구현이고, 본 개시내용의 실시예에 의해 제공되는 출력 회로(400)는 도 2에 도시된 바와 같은 출력 회로(400)를 포함하지만 이에 제한되지 않는다는 점에 유의해야 한다.
예를 들어, 제2 전력 신호(VL)와 제3 전력 신호(VL1) 사이의 관계는 다음과 같이 표현된다:
VL-VL1>|Vth10+Vth12|
여기서, Vth10은 제3 트랜지스터(T3)의 임계 전압을 표현하고, Vth12는 제4 트랜지스터(T4)의 임계 전압을 표현한다. 예를 들어, 제3 클록 신호(Vc3)가 로우 레벨에 있는 경우에, 제3 클록 신호(Vc3)의 로우 레벨은 예를 들어 제3 전력 신호(VL1)의 레벨이고, 즉, 제3 트랜지스터(T3)의 게이트 전극의 전압은 제3 전력 신호(VL1)이고, 따라서, 제3 트랜지스터(T3)의 소스 전극의 전압이 VL1-Vth10보다 낮은 경우에, 제3 트랜지스터(T3)는 턴오프되고, 즉, 제3 트랜지스터(T3)의 소스 전극의 최소 전압은 VL1-Vth10일 수 있다. 즉, 제3 트랜지스터(T3)가 턴온되는 경우에, 제3 전력 신호(VL1)는 제1 노드(N1)(즉, 제4 트랜지스터(T4)의 게이트 전극)에 송신되고, 제3 트랜지스터(T3)는 송신 임계 손실을 갖기 때문에, 제3 전력 신호(VL1)는 로우-레벨 신호이고, 제1 노드(N1)의 전압이 VL1-Vth10인 경우에(이러한 경우에, 제3 트랜지스터(T3)의 게이트-소스 전압은 Vth10임), 제3 트랜지스터(T3)는 턴오프되고, 로우-레벨 신호를 연속적으로 송신할 수 없다. 그러므로, 제3 트랜지스터(T3)에 의해 제4 트랜지스터(T4)의 게이트 전극으로 송신되는 전압은 VL1-Vth10이다. 전압 (VL1-Vth10)은 제4 트랜지스터(T4)가 턴온되도록 제어할 수 있어, 제2 전력 신호(VL)가 제4 트랜지스터(T4)를 통해 출력 단자(EOUT)에 송신되게 한다. 제4 트랜지스터(T4)의 게이트 전극의 전압이 VL1-Vth10이기 때문에, 제4 트랜지스터(T4)의 소스 전극의 전압이 VL1-Vth10-Vth12보다 낮은 경우에, 제4 트랜지스터(T4)는 턴오프되어, 제4 트랜지스터(T4)의 소스 전극의 전압의 최소 값이 VL1-Vth10-Vth12일 수 있게 되고, 즉, 출력 단자(EOUT)의 출력 신호(VEOUT)가 VL1-Vth10-Vth12인 경우에(Vth10 및 Vth12는 0보다 작기 때문에, 즉, VL1-Vth10-Vth12 = VL1+|Vth10+Vth12|)이기 때문에), 제4 트랜지스터(T4)는 턴오프된다. 제2 전력 신호(VL)가 출력 단자(EOUT)에 완전히 송신되는 경우에, 즉, 출력 신호(VEOUT)가 제2 전력 신호(VL)인 경우에, 제4 트랜지스터(T4)의 게이트-소스 전압(Vgs12)은 VL1-Vth10-VL이고, VL-VL1>|Vth10+Vth12|, 즉, VL1-Vth10-VL< Vth12이기 때문에, 즉, 게이트-소스 전압(Vgs12)은 제4 트랜지스터(T4)의 임계 전압(Vth12)보다 작기 때문에, 그러므로 출력 신호(VEOUT)가 제2 전력 신호(VL)인 경우에, 제4 트랜지스터(T4)는 여전히 턴-온 상태에 있어, 제2 전력 신호(VL)는 손실없이 출력 단자(EOUT)에 송신될 수 있게 된다.
예를 들어, 특정 예에서, 제3 트랜지스터(T3)의 임계 전압(Vth10)이 -0.5V인 경우, 제4 트랜지스터(T4)의 임계 전압(Vth12)은 -0.5V이고, 제2 전력 신호(VL)는 -4V이고, 제3 전력 신호(VL1)는 -6V이다. 제3 트랜지스터(T3)는 턴온되고, 제3 전력 신호(VL1)는 제1 노드(N1)로 송신되고, 제3 트랜지스터(T3)의 송신 임계 손실로 인해, 제1 노드(N1)의 최소 전압은 -5.5V(즉, -6V-(-0.5)= -5.5V)일 수 있고, 즉, 제1 노드(N1)의 전압이 -5.5V인 경우에, 제3 트랜지스터(T3)는 턴오프되고, 제3 전력 신호(VL1)는 제1 노드(N1)로 완전히 송신될 수 없다. 제4 트랜지스터(T4)의 게이트 전극의 전압은 -5.5V이고, 그러므로, 제4 트랜지스터(T4)의 소스 전극의 전압의 최소 값은 -5V(즉, -5.5V-(-0.5)= -5V)일 수 있다. 이러한 경우에, 제4 트랜지스터(T4)는 턴온되고, 제2 전력 신호(VL)는 제4 트랜지스터(T4)를 통해 출력 단자(EOUT)로 송신되고, 제4 트랜지스터(T4)의 소스 전극의 전압의 최소 값이 -5V이기 때문에, 따라서 출력 신호(VEOUT)가 -4V인 경우에(즉, 제2 전력 신호(VL)가 -4V), 제4 트랜지스터(T4)는 여전히 턴-온 상태에 있고, 즉, 제2 전력 신호(VL)는 손실 없이 출력 단자(EOUT)로 송신될 수 있다.
요약하면, 본 개시내용에 의해 제공되는 시프트 레지스터는 임계 손실 없이 로우-레벨 제2 전력 신호(VL)를 출력 단자(EOUT)에 출력할 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 제1 저장 회로(403)는 제1 커패시터(C1)를 포함한다. 제1 커패시터(C1)의 제1 단자는 제1 노드(N1)에 전기적으로 접속되고, 제1 커패시터(C1)의 제2 단자는 출력 단자(EOUT)에 전기적으로 접속된다.
예를 들어, 중간 회로(200)는: 입력 위상에서, 입력 전압(Vin)의 제어 하에 제2 클록 신호(Vc2)를 중간 출력 신호(VGOUT)로서 중간 출력 단자(GOUT)에 기입하고; 출력 위상 및 버퍼 위상에서, 제2 클록 신호(Vc2)를 중간 출력 신호(VGOUT)로서 중간 출력 단자(GOUT)에 기입하고; 안정화 위상에서, 제어 회로(300)의 제어 하에 제1 전력 신호(VH)를 중간 출력 신호(VGOUT)로서 중간 출력 단자(GOUT)에 기입하도록 구성된다. 예를 들어, 중간 출력 신호(VGOUT)는, 예를 들어, 출력 회로(200) 내의 제1 출력 서브-회로(401)를 턴온 또는 턴오프되도록 제어하는데 사용될 수 있다.
예를 들어, 도 1에 도시된 바와 같이, 중간 회로(200)는 제1 제어 서브-회로(201), 제2 제어 서브-회로(202), 중간 출력 서브-회로(203), 제2 저장 서브-회로(204), 중간 출력 제어 서브-회로(205) 및 제3 저장 서브-회로(206)를 포함할 수 있다. 예를 들어, 본 개시내용의 실시예에서, 풀-다운 제어 서브-회로는 제1 제어 서브-회로(201)의 예이고, 풀-업 제어 서브-회로는 제2 제어 서브-회로(202)의 예이고, 중간 출력 풀-업 서브-회로는 중간 출력 제어 서브-회로(205)의 예이며, 이하에서, 본 개시내용은 제1 제어 서브-회로(201)가 풀-다운 제어 서브-회로이고, 제2 제어 서브-회로(202)가 풀-업 제어 서브-회로이고, 중간 출력 제어 서브-회로(205)는 중간 출력 풀-업 서브-회로인 경우를 예로서 취하여 설명되지만, 본 개시내용의 실시예들은 이에 제한되지 않고, 다음의 실시예들은 본 명세서에서 설명되는 것들과 동일하고, 유사한 부분들은 다시 설명되지 않는다.
예를 들어, 도 1에 도시된 바와 같이, 풀-다운 제어 서브-회로(201)는 제2 노드(N2), 제3 노드(N3), 제4 노드(N4), 제1 전력 단자(VGH), 제2 전력 단자(VGL) 및 제2 클록 신호 단자(CB)에 각각 전기적으로 접속된다. 풀-다운 제어 서브-회로(201)는 제2 노드(N2)의 전압을 제어하도록 구성되고, 제2 노드(N2)의 전압이 중간 출력 서브-회로(203)를 턴온되도록 제어할 수 있는 경우에, 중간 출력 서브-회로(203)는 제2 클록 신호(Vc2)를 중간 출력 신호(VGOUT)로서 중간 출력 단자(GOUT)에 기입할 수 있다. 예를 들어, 풀-다운 제어 서브-회로(201)는: 입력 위상에서, 입력 전압(Vin)을 제2 노드(N2)에 기입하고; 안정화 위상에서, 제1 전력 신호(VH)를 제2 노드(N2)에 기입하도록 구성된다.
예를 들어, 도 1에 도시된 바와 같이, 풀-업 제어 서브-회로(202)는 제3 노드(N3), 제4 노드(N4) 및 제1 클록 신호 단자(CK)에 각각 전기적으로 접속된다. 풀-업 제어 서브-회로(202)는 제3 노드(N3)의 전압을 제어하도록 구성되고, 제3 노드(N3)의 전압이 중간 출력 풀-업 서브-회로(205)가 턴온되도록 제어할 수 있는 경우에, 중간 출력 풀-업 서브-회로(205)는 제1 전력 신호(VH)를 중간 출력 단자(GOUT)에 기입할 수 있고, 이로써 중간 출력 단자(GOUT)의 전위를 제어(이를테면, 풀업)한다. 예를 들어, 풀-업 제어 서브-회로(202)는 제1 클록 신호(Vc1)를 제3 노드(N3)에 기입하도록 구성된다.
예를 들어, 도 1에 도시된 바와 같이, 중간 출력 서브-회로(203)는 제2 노드(N2), 중간 출력 단자(GOUT) 및 제2 클록 신호 단자(CB)에 각각 전기적으로 접속된다. 중간 출력 서브-회로(203)는: 입력 위상, 출력 위상, 및 버퍼 위상에서, 제2 클록 신호(Vc2)를 중간 출력 신호(VGOUT)로서 중간 출력 단자(GOUT)에 기입하도록 구성된다.
예를 들어, 도 1에 도시된 바와 같이, 제2 저장 서브-회로(204)는 제2 노드(N2) 및 중간 출력 단자(GOUT)에 각각 전기적으로 접속된다. 제2 저장 서브-회로(204)는 제2 노드(N2)에서의 전압을 유지하도록 구성된다.
예를 들어, 도 1에 도시된 바와 같이, 중간 출력 풀-업 서브-회로(205)는 제3 노드(N3), 중간 출력 단자(GOUT), 및 제1 전력 단자(VGH)에 각각 전기적으로 접속된다. 중간 출력 풀-업 서브-회로(205)는: 안정화 위상에서, 제어 회로(300)의 제어 하에 제1 전력 신호(VH)를 중간 출력 단자(GOUT)에 기입하도록 구성된다. 제3 저장 서브-회로(206)는 제3 노드(N3) 및 제1 전력 단자(VGH)에 각각 전기적으로 접속된다. 예를 들어, 중간 출력 풀-업 서브-회로(205)는 중간 출력 단자(GOUT)의 전위를 제어하도록, 예를 들어, 중간 출력 단자(GOUT)의 전위를 하이로 풀업하기 위해 제어하도록 구성되고; 제3 저장 서브-회로(206)는 제3 노드(N3)에서의 전압을 유지하도록 구성된다.
예를 들어, 도 2에 도시된 바와 같이, 풀-다운 제어 서브-회로(201)는 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)를 포함한다. 제5 트랜지스터(T5)의 제1 전극은 제1 전력 단자(VGH)에 전기적으로 접속되어 제1 전력 신호(VH)를 수신하고, 제5 트랜지스터(T5)의 제2 전극은 제6 트랜지스터(T6)의 제1 전극에 전기적으로 접속되고, 제5 트랜지스터(T5)의 게이트 전극은 제3 노드(N3)에 전기적으로 접속되고; 제6 트랜지스터(T6)의 제2 전극은 제4 노드(N4)에 전기적으로 접속되고, 제6 트랜지스터(T6)의 게이트 전극은 제2 클록 신호 단자(CB)에 전기적으로 접속되어 제2 클록 신호(Vc2)를 수신하고; 제7 트랜지스터(T7)의 제1 전극은 제4 노드(N4)에 전기적으로 접속되고, 제7 트랜지스터(T7)의 제2 전극은 제2 노드(N2)에 전기적으로 접속되고, 제7 트랜지스터(T7)의 게이트 전극은 제2 전력 단자(VGL)에 전기적으로 접속되어 제2 전력 신호(VL)를 수신한다.
예를 들어, 도 2에 도시된 바와 같이, 풀-업 제어 서브-회로(202)는 제8 트랜지스터(T8)를 포함한다. 제8 트랜지스터(T8)의 제1 전극은 제3 노드(N3)에 전기적으로 접속되고, 제8 트랜지스터(T8)의 제2 전극은 제1 클록 신호 단자(CK)에 전기적으로 접속되어 제1 클록 신호(Vc1)를 수신하고, 제8 트랜지스터(T8)의 게이트 전극은 제4 노드(N4)에 전기적으로 접속된다.
예를 들어, 도 2에 도시된 바와 같이, 중간 출력 서브-회로(203)는 제9 트랜지스터(T9)를 포함하고, 제2 저장 서브-회로(204)는 제2 커패시터(C2)를 포함한다. 제9 트랜지스터(T9)의 제1 전극은 제2 클록 신호 단자(CB)에 전기적으로 접속되어 제2 클록 신호(Vc2)를 수신하고, 제9 트랜지스터(T9)의 제2 전극은 중간 출력 단자(GOUT)에 전기적으로 접속되고, 제9 트랜지스터(T9)의 게이트 전극은 제2 노드(N2)에 전기적으로 접속된다. 제2 커패시터(C2)의 제1 단자는 제2 노드(N2)에 전기적으로 접속되고, 제2 커패시터(C2)의 제2 단자는 중간 출력 단자(GOUT)에 전기적으로 접속된다.
예를 들어, 도 2에 도시된 바와 같이, 중간 출력 풀-업 서브-회로(205)는 제10 트랜지스터(T10)를 포함하고, 제3 저장 서브-회로(206)는 제3 커패시터(C3)를 포함한다. 제10 트랜지스터(T10)의 제1 전극은 제1 전력 단자(VGH)에 전기적으로 접속되고, 제10 트랜지스터(T10)의 제2 전극은 중간 출력 단자(GOUT)에 전기적으로 접속되고, 제10 트랜지스터(T10)의 게이트 전극은 제3 노드(N3)에 전기적으로 접속되고; 제3 커패시터(C3)의 제1 단자는 제3 노드(N3)에 전기적으로 접속되고, 제3 커패시터(C3)의 제2 단자는 제1 전력 단자(VGH)에 전기적으로 접속되어 제1 전력 신호(VH)를 수신한다.
예를 들어, 제어 회로(300)는: 안정화 위상에서, 중간 출력 풀-업 서브-회로(205)를 제어하여 제1 전력 신호(VH)에서 중간 출력 단자(GOUT)의 전압을 안정화하도록 구성된다. 도 2에 도시된 바와 같이, 제어 회로(300)는 제11 트랜지스터(T11)를 포함한다. 제11 트랜지스터(T11)의 제1 전극은 제2 전력 단자(VGL)에 전기적으로 접속되어 제2 전력 신호(VL)를 수신하고, 제11 트랜지스터(T11)의 제2 전극은 제3 노드(N3)에 전기적으로 접속되고, 제11 트랜지스터(T11)의 게이트 전극은 제1 클록 신호 단자(CK)에 전기적으로 접속되어 제1 클록 신호(Vc1)를 수신한다.
예를 들어, 입력 회로(100)는 시프트 레지스터를 동작하도록 트리거하기 위해 입력 전압(Vin)을 중간 회로(200)에 송신하도록 구성된다. 도 2에 도시된 바와 같이, 입력 회로(100)는 제12 트랜지스터(T12)를 포함한다. 제12 트랜지스터(T12)의 제1 전극은 입력 전압 단자(STV)에 전기적으로 접속되고, 제12 트랜지스터(T12)의 제2 전극은 제4 노드(N4)에 전기적으로 접속되고, 제12 트랜지스터(T12)의 게이트 전극은 제1 클록 신호 단자(CK)에 전기적으로 접속되어 제1 클록 신호(Vc1)를 수신한다.
도 2에 도시된 바와 같은 입력 회로(100), 중간 회로(200), 제어 회로(300)는 단지 본 개시내용의 실시예의 예이고, 본 개시내용의 실시예는 도 2에 도시된 바와 같은 경우를 포함하지만 이에 제한되지 않는다는 점에 유의해야 한다.
예를 들어, 제1 클록 신호(Vc1)의 하이 레벨은 제1 전력 신호(VH)의 레벨과 동일하고, 제1 클록 신호(Vc1)의 로우 레벨은 제2 전력 신호(VL)의 레벨과 동일하다.
예를 들어, 제1 전력 신호(VH) 및 제2 클록 신호(Vc2)의 하이-레벨 신호가 입력 위상에서 중간 출력 단자(GOUT)에 동시에 송신되기 때문에, 중간 출력 단자(GOUT)의 전압 신호가 동시에 충돌하는 것을 방지하기 위해, 제2 클록 신호(Vc2)의 하이 레벨은 제1 전력 신호(VH)의 레벨과 동일하다. 제2 클록 신호(Vc2)의 로우 레벨은 제2 전력 신호(VL)의 레벨과 동일하다.
예를 들어, 제3 클록 신호 단자(CK1)에 의해 출력되는 제3 클록 신호(Vc3)의 하이 레벨은 제1 전력 신호(VH)의 레벨과 동일하다. 제3 클록 신호 단자(CK1)에 의해 출력되는 제3 클록 신호(Vc3)의 로우 레벨은 제3 전력 신호(VL1)의 레벨과 동일하여, 제4 트랜지스터(T4)가 완전히 턴온될 수 있는 것을 보장하고, 이로써 임계 손실 없이 제2 전력 신호(VL)를 출력한다.
제1 클록 신호(Vc1) 및 제3 클록 신호(Vc3)가 그들 자신의 기능들을 수행할 수 있는 한, 제1 클록 신호(Vc1)의 하이 레벨 및 제3 클록 신호(Vc3)의 하이 레벨은 또한 제1 전력 신호(VH)의 레벨과 상이할 수 있고, 제1 클록 신호(Vc1)의 로우 레벨은 또한 제2 전력 신호(VL)의 레벨과 상이할 수 있고, 제3 클록 신호(Vc3)의 로우 레벨은 또한 제3 전력 신호(VL1)의 레벨과 상이할 수 있으며, 본 개시내용은 이러한 경우를 제한하지 않는다는 점에 유의해야 한다. 또한, 제2 클록 신호(Vc2)의 로우 레벨은 또한 제2 전력 신호(VL)의 레벨과 상이할 수 있다. 본 개시내용의 실시예에서, 본 개시내용에 의해 제공되는 시프트 레지스터는, 제1 클록 신호(Vc1)의 하이 레벨과 제3 클록 신호(Vc3)의 하이 레벨이 제1 전력 신호(VH)의 레벨과 동일하고, 제1 클록 신호(Vc1)의 로우 레벨이 제2 전력 신호(VL)의 레벨과 동일하고, 제3 클록 신호(Vc3)의 로우 레벨이 제3 전력 신호(VL1)의 레벨과 동일하고, 제2 클록 신호(Vc2)의 로우 레벨이 제2 전력 신호(VL)의 레벨과 동일한 경우를 예로서 취하여 설명된다.
도 3은 본 개시내용의 일부 실시예들에 의해 제공되는 시프트 레지스터의 구동 타이밍도이다. 다음으로, 본 개시내용의 실시예들에 의해 제공되는 시프트 레지스터의 작동 원리가 도 2에 도시된 바와 같은 시프트 레지스터 및 도 3에 도시된 바와 같은 구동 타이밍을 예로서 취하여 설명될 것이다.
예를 들어, 도 3에 도시된 바와 같이, 본 개시내용의 실시예들에 의해 제공되는 시프트 레지스터의 작동 프로세스는 입력 위상(t1), 출력 위상(t2), 버퍼 위상(t3) 및 안정화 위상(t4)을 포함한다.
예를 들어, 도 2 및 도3 에 도시된 바와 같이, 입력 위상(t1)에서, 제1 클록 신호 단자(CK)에 의해 출력되는 제1 클록 신호(Vc1)는 로우-레벨 신호이고, 제2 클록 신호 단자(CB)에 의해 출력되는 제2 클록 신호(Vc2)는 하이-레벨 신호이고, 제3 클록 신호 단자(CK1)에 의해 출력되는 제3 클록 신호(Vc3)는 로우-레벨 신호이고, 입력 전압 단자(STV)으로부터 출력되는 입력 전압(Vin)은 로우 레벨 전압이고, 예를 들어, 입력 전압(Vin)은 제2 전력 신호(VL)와 동일하다. 제1 클록 신호(Vc1)가 로우 레벨 전압이기 때문에, 제12 트랜지스터(T12)는 턴온되고, 입력 전압(Vin)은 제12 트랜지스터(T12)를 통해 제4 노드(N4)로 송신되고, 제12 트랜지스터(T12)가 임계 손실이 있는 로우-레벨 신호를 송신하기 때문에, 제4 노드(N4)의 전압은 Vin-Vth1, 즉, VL-Vth1이며, Vth1은 제12 트랜지스터(T12)의 임계 전압을 표현한다. 제7 트랜지스터(T7)의 게이트 전극은 제2 전력 신호(VL)를 수신하기 때문에, 제7 트랜지스터(T7)가 턴온 상태에 있게 되고, 그러므로, 전압 (VL-Vth1)은 제7 트랜지스터(T7)를 통해 제2 노드(N2)에 송신되는데, 예를 들어, 제7 트랜지스터(T7)의 임계 전압은 Vth8로서 표현되고, 유사하게, 제7 트랜지스터(T7)는 임계 손실이 있는 로우-레벨 신호를 송신하기 때문에, 제2 노드(N2)의 전압은 VL-VthN2이며, VthN2는 Vth1 및 Vth8 중 더 작은 것이다. 제2 노드(N2)의 전압은 제9 트랜지스터(T9)를 턴온되도록 제어할 수 있고, 제2 클록 신호(Vc2)는 중간 출력 신호(VGOUT)로서 제9 트랜지스터(T9)를 통해 중간 출력 단자(GOUT)에 기입되고, 즉, 입력 위상(t1)에서, 중간 출력 신호(VGOUT)는 하이 레벨인 제2 클록 신호(Vc2), 즉, 제1 전력 신호(VH)이므로, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 양측 모두가 턴오프된다. 제3 클록 신호(Vc3)는 로우 레벨 전압이므로, 제3 트랜지스터(T3)가 턴온되고, 제3 전력 신호(VL1)가 제1 노드(N1)(즉, 제4 트랜지스터(T4)의 게이트 전극)에 송신되게 되고, 제3 트랜지스터(T3)는 임계 손실이 있는 로우-레벨 신호를 송신하기 때문에, 제1 노드(N1) 상의 전압은 VL1-Vth10이고, 전압 (VL1-Vth10)은 제4 트랜지스터(T4)를 턴온되도록 제어할 수 있고, 제2 전력 신호(VL)는 제4 트랜지스터(T4)를 통해 출력 단자(EOUT)에 송신되고, 출력 단자(EOUT)의 출력 신호(VEOUT)가 VL1+|Vth10+Vth12|인 경우에, 제4 트랜지스터(T4)는 턴오프되고, VL-VL1>|Vth10+Vth12|이기 때문에, 즉, 출력 신호(VEOUT)가 제2 전압 신호(VL)인 경우에, 제4 트랜지스터(T4)는 여전히 턴-온 상태에 있으므로, 제2 전력 신호(VL)는 손실 없이 출력 단자(EOUT)로 송신될 수 있게 되고, 즉, 입력 위상(t1)에서, 출력 신호(VEOUT)는 제2 전력 신호(VL)이다.
예를 들어, 입력 위상(t1)에서, 제1 클록 신호(Vc1)가 로우 레벨 전압이기 때문에, 제11 트랜지스터(T11)가 턴온되고, 제2 전력 신호(VL)가 제11 트랜지스터(T11)를 통해 제3 노드(N3)에 송신되고, 제4 노드(N4)의 전압이 VL-Vth1이기 때문에, 제8 트랜지스터(T8)가 턴온되고, 로우-레벨 제1 클록 신호(Vc1)가 제8 트랜지스터(T8)를 통해 제3 노드(N3)에 송신된다. 예를 들어, 제8 트랜지스터(T8)의 임계 전압은 Vth2로서 표현되고, 제11 트랜지스터(T11)의 임계 전압은 Vth3으로서 표현되고, Vth3<Vth2+Vth1인 경우에, 제3 노드(N3)의 전압은 VL-Vth2-Vth1이고; Vth3>Vth2+Vth1인 경우에, 제3 노드(N3)의 전압은 VL-Vth3이다. 이러한 경우에, 제10 트랜지스터(T10) 및 제5 트랜지스터(T5) 양측 모두 턴온된다. 제2 클록 신호(Vc2)가 하이-레벨 신호이기 때문에, 제6 트랜지스터(T6)는 턴오프된다.
예를 들어, 도 2 및 도 3에 도시된 바와 같이, 출력 위상(t2)에서, 제1 클록 신호 단자(CK)에 의해 출력되는 제1 클록 신호(Vc1) 및 제3 클록 신호 단자(CK1)에 의해 출력되는 제3 클록 신호(Vc3)는 양측 모두 하이-레벨 신호들이고, 제2 클록 신호 단자(CB)에 의해 출력되는 제2 클록 신호(Vc2)는 로우-레벨 신호이고, 입력 전압 단자(STV)로부터 출력되는 입력 전압(Vin)은 하이 레벨 전압이다. 제9 트랜지스터(T9)는 턴온되고, 제2 클록 신호(Vc2)는 중간 출력 신호(VEOUT)로서 제9 트랜지스터(T9)를 통해 중간 출력 단자(GOUT)에 기입된다. 입력 위상(t1)에서, 중간 출력 단자(GOUT)에 접속되는, 제2 커패시터(C2)의 하나의 단자의 전압은 제1 전력 신호(VH)이고, 제2 노드(N2)에 접속되는, 제2 커패시터(C2)의 하나의 단자의 전압은 VL-VthN2이지만, 출력 위상(t2)에서, 중간 출력 단자(GOUT)에 접속되는, 제2 커패시터(C2)의 하나의 단자의 전압은 VL이 되고, 즉, 전압의 변화량은 VL-VH이고, 제2 커패시터(C2)의 부트스트랩 효과로 인해, 제2 노드(N2)에 접속되는, 제2 커패시터(C2)의 하나의 단자의 전압은 2VL-VthN2-VH이 되고, 즉, 제2 노드(N2)의 전압은 2VL-VthN2-VH이 되고, 이러한 경우에, 제7 트랜지스터(T7)는 턴오프되고, 제9 트랜지스터(T9)는 더 양호하게 턴온될 수 있고, 출력 신호(VEOUT)는 제2 전력 신호(VL)이다. 제3 클록 신호(Vc3)는 하이-레벨 신호이므로, 제3 트랜지스터(T3)는 턴오프되게 된다. 제2 클록 신호(Vc2)가 로우-레벨 신호이기 때문에, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 양측 모두 턴온되게 된다. 제1 전력 신호(VH)는 제1 트랜지스터(T1)를 통해 제1 노드(N1)에 송신될 수 있어, 제4 트랜지스터(T4)는 턴오프되게 되고; 한편, 제1 전력 신호(VH)는 또한 출력 신호(VEOUT)로서 제2 트랜지스터(T2)를 통해 출력 단자(EOUT)에 송신될 수 있고, 이러한 경우에, 출력 신호(VEOUT)는 제1 전력 신호(VH)이다.
예를 들어, 출력 위상(t2)에서, 제1 클록 신호(Vc1)는 하이-레벨 신호이므로, 제12 트랜지스터(T12) 및 제11 트랜지스터(T11) 양측 모두 턴오프되게 된다. 제4 노드(N4)의 전압은 여전히 VL-VthN2이고, 제8 트랜지스터(T8)는 턴온되고, 하이-레벨 제1 클록 신호(Vc1)는 제8 트랜지스터(T8)를 통해 제3 노드(N3)에 송신되고, 즉, 제3 노드(N3)의 전압은 제1 전력 신호(VH)이고, 그러므로, 제10 트랜지스터(T10) 및 제5 트랜지스터(T5) 양측 모두 턴오프된다. 제2 클록 신호(Vc2)가 로우-레벨 신호이기 때문에, 제6 트랜지스터(T6)는 턴온된다.
예를 들어, 도 2 및 도 3에 도시된 바와 같이, 버퍼 위상(t3)에서, 제1 클록 신호 단자(CK)에 의해 출력되는 제1 클록 신호(Vc1) 및 제2 클록 신호 단자(CB)에 의해 출력되는 제2 클록 신호(Vc2)는 양측 모두 하이-레벨 신호들이고, 제3 클록 신호 단자(CK1)에 의해 출력되는 제3 클록 신호(Vc3)는 로우-레벨 신호이고, 입력 전압 단자(STV)로부터 출력되는 입력 전압(Vin)은 하이 레벨 전압이다. 제9 트랜지스터(T9)는 턴온되고, 제2 클록 신호(Vc2)는 중간 출력 신호(VEOUT)로서 제9 트랜지스터(T9)를 통해 중간 출력 단자(GOUT)에 기입된다. 이러한 경우에, 중간 출력 신호(VEOUT)는 하이 레벨인 제2 클록 신호(Vc2), 즉, 제1 전력 신호(VH)이고, 제2 노드(N2)의 전압은 제2 커패시터(C2)의 부트스트랩 효과로 인해 VL-VthN2이 된다. 중간 출력 신호(VEOUT)는 제1 전력 신호(VH)이고, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 양측 모두 턴오프된다. 제3 클록 신호(Vc3)는 로우 레벨 전압이므로, 제3 트랜지스터(T3)는 턴온되게 되고, 제3 전력 신호(VL1)는 제1 노드(N1)에 송신되고, 제1 노드(N1) 상의 전압은 VL1-Vth10이고, 전압(VL1-Vth10)은 제4 트랜지스터(T4)를 턴온되도록 제어할 수 있고, 제2 전력 신호(VL)는 손실 없이 출력 단자(EOUT)에 송신될 수 있고, 출력 신호(VEOUT)는 제2 전력 신호(VL)이다.
예를 들어, 버퍼 위상(t3)에서, 제1 클록 신호(Vc1)는 하이-레벨 신호이므로, 제12 트랜지스터(T12) 및 제11 트랜지스터(T11) 양측 모두 턴오프되게 된다. 제2 노드(N2)의 전압은 VL-VthN2이 되고, 이러한 경우에, 제7 트랜지스터(T7)는 턴온되고, 제4 노드(N4)의 전압은 또한 VL-VthN2이고, 제8 트랜지스터(T8)는 턴온되고, 하이 레벨 제1 클록 신호(Vc1)는 제8 트랜지스터(T8)를 통해 제3 노드(N3)에 송신되고, 즉, 제3 노드(N3)의 전압은 제1 전력 신호(VH)이고, 따라서, 제10 트랜지스터(T10) 및 제5 트랜지스터(T5) 양측 모두 턴오프된다. 제2 클록 신호(Vc2)가 하이-레벨 신호이기 때문에, 제6 트랜지스터(T6)는 턴오프된다.
예를 들어, 도 2 및 도 3에 도시된 바와 같이, 안정화 위상(t4)의 제1 서브-위상(t41)에서, 제1 클록 신호 단자(CK)에 의해 출력되는 제1 클록 신호(Vc1)는 로우-레벨 신호이고, 제2 클록 신호 단자(CB)에 의해 출력되는 제2 클록 신호(Vc2)는 하이-레벨 신호이고, 제3 클록 신호 단자(CK1)에 의해 출력되는 제3 클록 신호(Vc3)는 로우-레벨 신호이고, 입력 전압 단자(STV)로부터 출력되는 입력 전압(Vin)은 하이 레벨 전압이고, 예를 들어, 입력 전압(Vin)은 제1 전력 신호(VH)와 동일하다. 제1 클록 신호(Vc1)가 로우-레벨 신호이기 때문에, 제12 트랜지스터(T12)는 턴온되고, 입력 전압(Vin)은 제12 트랜지스터(T12)를 통해 제4 노드(N4)에 송신되고, 제12 트랜지스터(T12)는 임계 손실 없이 하이-레벨 신호를 송신하기 때문에, 제4 노드(N4)의 전압은 입력 전압(Vin)(즉, 제1 전력 신호(VH))이므로, 제8 트랜지스터(T8)는 턴오프되게 된다. 제7 트랜지스터(T7)가 턴-온 상태에 있기 때문에, 제2 노드(N2)의 전압은 제4 노드(N4)의 전압과 동일하고, 즉, 제2 노드(N2)의 전압은 제1 전력 신호(VH)이고, 제9 트랜지스터(T9)는 턴오프된다. 제1 클록 신호(Vc1)가 로우-레벨 신호이기 때문에, 제11 트랜지스터(T11)는 턴온되고, 제3 노드(N3)의 전압은 VL-Vth3이고, 제10 트랜지스터(T10) 및 제5 트랜지스터(T5) 양측 모두 턴온되고, 제1 전력 신호(VH)는 제10 트랜지스터(T10)를 통해 중간 출력 단자(GOUT)에 송신되고, 즉, 중간 출력 신호(VGOUT)는 제1 전력 신호(VH)이다. 중간 출력 신호(VGOUT)의 제어 하에, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 양측 모두 턴오프된다. 제3 트랜지스터(T3)는 제3 클록 신호(Vc3)의 제어 하에 턴온되고, 제3 전력 신호(VL1)는 제3 트랜지스터(T3)를 통해 제1 노드(N1)에 송신되고, 제1 노드(N1)의 전압은 VL1-Vth10이고, 전압 (VL1-Vth10)은 제4 트랜지스터(T4)를 턴온되도록 제어할 수 있고, 제2 전력 신호(VL)는 제4 트랜지스터(T4)를 통해 출력 단자(EOUT)에 송신되어, 출력 신호(VEOUT)는 로우 레벨인 제2 전력 신호(VL)를 유지한다.
예를 들어, 도 2 및 도 3에 도시된 바와 같이, 안정화 위상(t4)의 제2 서브-위상(t42)에서, 제1 클록 신호 단자(CK)에 의해 출력되는 제1 클록 신호(Vc1) 및 제3 클록 신호 단자(CK1)에 의해 출력되는 제3 클록 신호(Vc3)는 양측 모두 하이-레벨 신호들이고, 제2 클록 신호 단자(CB)에 의해 출력되는 제2 클록 신호(Vc2)는 로우-레벨 신호이고, 입력 전압 단자(STV)로부터 출력되는 입력 전압(Vin)은 하이 레벨 전압이다. 제2 노드(N2)의 전압 및 제4 노드(N4)의 전압 양측 모두 입력 전압(Vin)(즉, 제1 전력 신호(VH))이고, 제9 트랜지스터(T9) 및 제8 트랜지스터(T8) 양측 모두 턴오프된다. 제1 클록 신호(Vc1)는 하이-레벨 신호이므로, 제12 트랜지스터(T12) 및 제11 트랜지스터(T11) 양측 모두 턴오프되게 되고, 제3 노드(N3)의 전압은 제3 커패시터(C3)의 홀딩 효과로 인해 여전히 (VL-Vth3)이고, 제10 트랜지스터(T10) 및 제5 트랜지스터(T5)는 양측 모두 턴온되고, 제1 전력 신호(VH)는 제10 트랜지스터(T10)를 통해 중간 출력 단자(GOUT)에 송신되고, 중간 출력 신호(VGOUT)는 제1 전력 신호(VH)이다. 중간 출력 신호(VGOUT)의 제어 하에, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 양측 모두 턴오프된다. 제3 클록 신호(Vc3)가 하이-레벨 신호이기 때문에, 제3 트랜지스터(T3)는 턴오프되고, 제1 노드(N1)의 전압은 제1 커패시터(C1)의 홀딩 효과로 인해 전압 (VL1-Vth10)로 여전히 유지되어, 제2 전력 신호(VL)가 여전히 제4 트랜지스터(T4)를 통해 출력 단자(EOUT)로 전송될 수 있게 되어 출력 신호(VEOUT)가 로우 레벨인 제2 전력 신호(VL) 유지하는 것을 보장한다.
예를 들어, 도 2 및 도 3에 도시된 바와 같이, 제2 서브-위상(t42)에서, 제2 클록 신호(Vc2)가 로우-레벨 신호이기 때문에, 제6 트랜지스터(T6)는 턴온되므로, 제1 전력 신호(VH)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 통해 제4 노드(N4) 및 제2 노드(N2)에 송신되게 되어 제2 노드(N2)의 전압 및 제4 노드(N4)의 전압을 하이 레벨로 유지한다.
예를 들어, 도 2 및 도 3에 도시된 바와 같이, 안정화 위상(t4)의 제3 서브-위상(t43)에서, 제1 클록 신호 단자(CK)에 의해 출력되는 제1 클록 신호(VC1) 및 제2 클록 신호 단자(CB)에 의해 출력되는 제2 클록 신호(Vc2)는 양측 모두 하이-레벨 신호이고, 제3 클록 신호 단자(CK1)에 의해 출력되는 제3 클록 신호(Vc3)는 로우-레벨 신호이고, 입력 전압 단자(STV)로부터 출력되는 입력 전압(Vin)은 하이 레벨 전압이다. 제2 노드(N2)의 전압 및 제4 노드(N4)의 전압은 제1 전력 신호(VH)이고, 제9 트랜지스터(T9) 및 제8 트랜지스터(T8)는 턴오프된다. 제1 클록 신호(Vc1)는 하이-레벨 신호이므로, 제12 트랜지스터(T12) 및 제11 트랜지스터(T11) 양측 모두 턴오프되고, 제3 노드(N3)의 전압이 여전히 VL-Vth3이고, 제10 트랜지스터(T10) 및 제5 트랜지스터(T5) 양측 모두 턴온된다. 제1 전력 신호(VH)는 제10 트랜지스터(T10)를 통해 중간 출력 단자(GOUT)에 송신되고, 중간 출력 신호(VGOUT)는 제1 전력 신호(VH)이다. 중간 출력 신호(VGOUT)의 제어 하에, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 양측 모두 턴오프된다. 제3 트랜지스터(T3)는 제3 클록 신호(Vc3)의 제어 하에 턴온되고, 제1 노드(N1)의 전압은 VL1-Vth10이므로, 출력 신호(VEOUT)는 로우 레벨인 제2 전력 신호(VL)를 유지한다.
요약하면, 안정화 위상(t4)에서, 제3 클록 신호(Vc3)의 제어 하에, 제1 노드(N1)의 전압은 주기적으로 풀다운되고, 이로써 출력 신호(VEOUT)가 로우 레벨인 제2 전력 신호(VL)를 유지하는 것을 보장한다.
도 4는 본 개시내용의 일부 실시예들에 의해 제공되는 게이트 구동 회로의 개략적인 블록도이고, 도 5는 본 개시내용의 일부 실시예들에 의해 제공되는 게이트 구동 회로의 구조적인 개략도이고, 도 6은 본 개시내용의 일부 실시예들에 의해 제공되는 게이트 구동 회로의 구동 타이밍도이다.
본 개시내용의 적어도 하나의 실시예는 또한 게이트 구동 회로를 제공하고, 도 4에 도시된 바와 같이, 게이트 구동 회로(1)는 본 개시내용의 전술한 실시예들 중 어느 하나에 의해 제공되는 시프트 레지스터(10)를 포함한다. 본 개시내용에 의해 제공되는 게이트 구동 회로는 시프트 레지스터(10)를 통한 임계 손실 없이 로우-레벨 신호를 출력할 수 있고, 이로써 출력된 스캔 신호의 정확도를 개선한다.
예를 들어, 도 5에 도시된 바와 같이, 게이트 구동 회로(1)는 복수의 캐스케이드형 시프트 레지스터(SR1, SR2, SR3,..., SRn)(n은 3보다 큰정수임)를 포함한다. 예를 들어, SR1은 제1-스테이지 시프트 레지스터를 표현하고, SR2는 제2-스테이지 시프트 레지스터를 표현하고, SR3은 제3-스테이지 시프트 레지스터를 표현하고, SRn은 제n-스테이지 시프트 레지스터를 표현한다. 이러한 시프트 레지스터들(SR1, SR2, SR3,..., SRn) 각각은 본 개시내용의 위에서 설명한 실시예들 중 어느 하나에 의해 제공되는 시프트 레지스터일 수 있다. 이러한 시프트 레지스터들(SR1, SR2, SR3,..., SRn)의 출력 단자들(EOUT)은 1대1 대응관계로, 복수의 게이트 라인(G1, G2, G3,..., Gn)과 각각 접속된다.
대응적으로, EOUT1은 제1-스테이지 시프트 레지스터의 출력 단자를 표현하고, EOUT2는 제2-스테이지 시프트 레지스터의 출력 단자를 표현하고, EOUT3은 제3-스테이지 시프트 레지스터의 출력 단자를 표현하고, EOUTn은 제n-스테이지 시프트 레지스터의 출력 단자를 표현한다.
예를 들어, 제1-스테이지 시프트 레지스터에 더하여, 전류-스테이지 시프트 레지스터의 입력 전압 단자(STV)는 이전-스테이지 시프트 레지스터의 중간 출력 단자(GOUT)에 전기적으로 접속되고, 이로써 이전-스테이지 시프트 레지스터의 중간 출력 신호에 의해 다음-스테이지 시프트 레지스터의 작동 상태를 제어하여, 펄스 스캔 신호들을 순차적으로 출력하는 것을 달성한다.
예를 들어, 제1-스테이지 시프트 레지스터(SR1)의 입력 전압 단자(STV)는 트리거 신호를 입력 전압(Vin)으로서 수신하기 위해 트리거 신호 단자(STV0)(트리거 신호 단자(STV0)는 동작을 시작하도록 게이트 구동 회로를 제어하기 위해 트리거 신호를 제공하도록 구성됨)와 접속된다.
예를 들어, 도 4에 도시된 바와 같이, 게이트 구동 회로(1)는 또한 신호 생성 회로(20)를 포함한다. 도 5에 도시된 바와 같이, 신호 생성 회로(20)는 제1 제어 신호(CK0), 제2 제어 신호(CB0), 제3 제어 신호(CK10) 및 제4 제어 신호(CK20)를 생성하도록 구성된다. 예를 들어, 제(2N-1)-스테이지 시프트 레지스터(N은 양의 정수이고, N은 1보다 크거나 같음)에 대해, 제1 제어 신호(CK0)는 위의 실시예에서의 시프트 레지스터의 제1 클록 신호이고, 제2 제어 신호(CB0)는 위의 실시예에서의 시프트 레지스터의 제2 클록 신호이고, 제3 제어 신호(CK10)는 위의 실시예에서의 시프트 레지스터의 제3 클록 신호이다. 제2N-스테이지 시프트 레지스터에 대해, 제1 제어 신호(CK0)는 위의 실시예에서의 시프트 레지스터의 제2 클록 신호이고, 제2 제어 신호(CB0)는 위의 실시예에서의 시프트 레지스터의 제1 클록 신호이고, 제4 제어 신호(CK20)는 위의 실시예에서의 시프트 레지스터의 제3 클록 신호이다. 제1 제어 신호(CK0), 제2 제어 신호(CB0), 제3 제어 신호(CK10), 및 제4 제어 신호(CK 20)는 교대로 홀수 스테이지 시프트 레지스터들 및 짝수 스테이지 시프트 레지스터들을 제어하고, 이로써 신호들의 수를 감소시키고 생산 비용을 감소시킨다.
예를 들어, 도 5에 도시된 바와 같이, 제1 제어 신호(CK0)는 제(2N-1)-스테이지 시프트 레지스터의 제1 클록 신호 단자(CK) 및 제2N-스테이지 시프트 레지스터의 제2 클록 신호 단자(CB)에 인가되고; 제2 제어 신호(CB0)는 제(2N-1)-스테이지 시프트 레지스터의 제2 클록 신호 단자(CB) 및 제2N-스테이지 시프트 레지스터의 제1 클록 신호 단자(CK)에 인가되고; 제3 제어 신호(CK10)는 제(2N-1)-스테이지 시프트 레지스터의 제3 클록 신호 단자(CK1)에 인가되고; 제4 제어 신호(CK20)는 제2N-스테이지 시프트 레지스터의 제3 클록 신호 단자(CK1)에 인가된다. 예를 들어, N은 양의 정수이고, N은 1보다 크거나 같고 n/2보다 작다. n은 짝수 또는 홀수일 수 있고, 본 개시내용은 n의 값을 제한하지 않으며, 도 5에 도시된 바와 같은 예에서, n은 짝수라는 점에 유의해야 한다.
예를 들어, 게이트 구동 회로(1)는 제1 전력 라인(VGH0), 제2 전력 라인(VGL0), 및 제3 전력 라인(VGL10)을 추가로 포함하여 제1 전력 신호(VH), 제2 전력 신호(VL), 및 제3 전력 신호(VL1)를 각각의 스테이지 시프트 레지스터의 제1 전력 단자(VGH), 제2 전력 단자(VGL), 및 제3 전력 단자(VGL1)에 각각 제공한다.
위에 언급한 "이전-스테이지" 및 "다음-스테이지"는 스캔 타이밍에서 이전-스테이지 및 다음-스테이지를 지칭하는 것이 아니고, 물리적 접속에서 이전-스테이지 및 다음-스테이지를 지칭한다는 점에 유의해야 한다.
예를 들어, 도 6에 도시된 바와 같이, 제1-스테이지 시프트 레지스터(SR1) 및 제2-스테이지 시프트 레지스터(SR2)를 예로서 취하여, 트리거 신호 단자(STV0)는 트리거 신호를 입력 전압으로서 제1-스테이지 시프트 레지스터(SR1)에 제공하고, 이로써 동작을 시작하도록 제1-스테이지 시프트 레지스터(SR1)를 제어하고, 제1 제어 신호(CK0), 제2 제어 신호(CB0), 및 제3 제어 신호(CK10)의 제어 하에, 제1-스테이지 시프트 레지스터(SR1)는 제1 출력 신호(VEOUT1)를 스캔 신호로서 게이트 라인(G1)으로 출력한다. 제1-스테이지 시프트 레지스터(SR1)에 의해 출력되는 중간 출력 신호(VGOUT1)는 제2-스테이지 시프트 레지스터(SR2)의 입력 전압으로서 제2-스테이지 시프트 레지스터(SR2)로 송신되고, 이로써 동작을 시작하도록 제2-스테이지 시프트 레지스터(SR2)를 제어하고, 제1 제어 신호(CK0), 제2 제어 신호(CB0), 및 제4 제어 신호(CK20)의 제어 하에, 제2-스테이지 시프트 레지스터(SR2)는 제2 출력 신호(VEOUT2)를 스캔 신호로서 게이트 라인(G2)으로 출력한다. 제2-스테이지 시프트 레지스터(SR2)에 의해 출력되는 중간 출력 신호(VGOUT2)는 다음-스테이지 시프트 레지스터의 입력 전압으로서 제2-스테이지 시프트 레지스터(SR2)의 다음-스테이지 시프트 레지스터로 송신되는 등이고, 마지막으로, 게이트 구동 회로는 하나의 프레임의 스캐닝 동작을 달성한다. 예를 들어, 게이트 구동 회로의 특정 작동 프로세스는 도 3에 도시된 바와 같은 시프트 레지스터의 작동 프로세스를 지칭할 수 있다.
도 7은 본 개시내용의 실시예에 의해 제공되는 디스플레이 패널의 개략도이다.
본 개시내용의 일부 실시예들은 또한 디스플레이 디바이스를 제공하고, 디스플레이 디바이스는 도 7에 도시된 바와 같은 디스플레이 패널(50)을 포함한다. 도 7에 도시된 바와 같이, 디스플레이 디바이스의 디스플레이 패널(50)은 본 개시내용의 실시예들 중 어느 하나에 의해 제공되는 게이트 구동 회로(1)를 포함한다.
예를 들어, 도 7에 도시된 바와 같이, 본 개시내용의 실시예에 의해 제공되는 디스플레이 패널(50)은 게이트 라인들(2), 데이터 라인들(3), 및 게이트 라인들(2) 및 데이터 라인들(3)에 의해 정의되는 복수의 픽셀 유닛(4)을 또한 포함하고, 게이트 구동 회로(1)는 게이트 구동 신호들을 게이트 라인들(2)에 제공하도록 구성된다. 예를 들어, 디스플레이 패널(50)은 또한 데이터 구동 회로(도시되지 않음)를 포함할 수 있고, 데이터 구동 회로는 데이터 라인들(3)에 데이터 신호들을 제공하도록 구성된다. 예를 들어, 게이트 구동 회로(1)에 의해 출력되는 게이트 구동 신호들의 제어 하에, 데이터 구동 회로에 의해 제공되는 데이터 신호들은, 행마다, 데이터 라인들(3)과 게이트 라인들(2)의 교차에 의해 정의되는 복수의 픽셀 유닛(4) 내로 기입되어, 디스플레이 패널의 순차적 스캐닝(progressive scanning)을 구현한다.
예를 들어, 게이트 라인들(2)은 도 5에 도시된 바와 같은 게이트 라인들(G1, G2, G3,..., Gn)을 포함할 수 있고, 시프트 레지스터들(SR1, SR2, SR3,..., SRn)의 각각의-스테이지 시프트 레지스터는 게이트 라인들(G1, G2, G3, ..., Gn)의 대응하는 게이트 라인에 게이트 구동 신호를 출력하는데 사용된다.
예를 들어, 디스플레이 패널(50)은 모바일 폰, 태블릿, 텔레비전, 모니터, 노트북 컴퓨터, 디지털 포토 프레임, 내비게이터, 또는 디스플레이 기능을 갖는 임의의 제품들 또는 컴포넌트들에 적용될 수 있다.
도 8은 본 개시내용의 일부 실시예들에 의해 제공되는 구동 방법의 흐름도이다.
본 개시내용의 일부 실시예들은 또한 본 개시내용의 실시예들 중 어느 하나에 따른 시프트 레지스터의 구동 방법을 제공한다. 도 8에 도시된 바와 같이, 구동 방법은 다음의 단계들을 포함한다:
S10: 입력 전압 및 제어 회로의 제어 하에, 제2 클록 신호 단자에 의해 출력되는 제2 클록 신호 또는 제1 전력 단자에 의해 출력되는 제1 전력 신호를 중간 출력 신호로서 중간 출력 단자에 기입하는 단계; 및
S20: 중간 출력 신호 및 제3 클록 신호 단자에 의해 출력되는 제3 클록 신호의 제어 하에, 그 위상이 중간 출력 신호의 위상과 반대인 출력 신호를 출력하는 단계.
본 개시내용의 실시예들에 의해 제공되는 시프트 레지스터의 구동 방법은 P-형 박막 트랜지스터가 임계 손실 없이 로우-레벨 신호를 출력하는 것을 달성할 수 있고, 이로써 디스플레이 패널의 디스플레이 품질을 개선한다.
본 개시내용의 실시예에 의해 제공되는 구동 방법의 특정 동작 프로세스는 위의 시프트 레지스터의 실시예에서 입력 위상(t1), 출력 위상(t2), 버퍼 위상(t3) 및 안정화 위상(t4)의 관련된 설명들을 참조할 수 있고, 반복되는 부분들은 여기서 다시 반복되지 않을 것이라는 점에 유의해야 한다.
본 개시내용에 대해, 이하의 진술들이 또한 주목되어야 한다:
(1) 첨부 도면들은 본 개시내용의 실시예(들)와 관련되는 구조(들)만을 수반하고, 다른 구조(들)는 일반적인 설계(들)를 지칭할 수 있다.
(2) 충돌이 없는 경우에, 본 개시내용의 실시예들 및 실시예(들)에서의 특징들은 새로운 실시예(들)를 획득하기 위해 서로 조합될 수 있다.
위에서 설명된 것은 본 개시내용의 특정 구현들일 뿐이고, 본 개시내용의 보호 범위는 그것으로 제한되지 않는다. 본 개시내용의 보호 범위는 청구항들의 보호 범위에 기초해야 한다.

Claims (22)

  1. 시프트 레지스터로서,
    입력 회로, 제어 회로, 중간 회로, 및 출력 회로
    를 포함하며,
    상기 입력 회로는 입력 전압 단자 및 제1 클록 신호 단자에 각각 전기적으로 접속되고, 상기 제1 클록 신호 단자에 의해 제공되는 제1 클록 신호의 제어 하에 상기 입력 전압 단자에 의해 제공되는 입력 전압을 상기 중간 회로에 입력하도록 구성되고;
    상기 중간 회로는 중간 출력 단자, 제1 전력 단자, 제2 전력 단자, 상기 제1 클록 신호 단자, 및 제2 클록 신호 단자에 각각 전기적으로 접속되고, 상기 입력 전압 및 상기 제어 회로의 제어 하에, 상기 제2 클록 신호 단자에 의해 출력되는 제2 클록 신호 또는 상기 제1 전력 단자에 의해 출력되는 제1 전력 신호를 중간 출력 신호로서 상기 중간 출력 단자에 기입하도록 구성되고;
    상기 출력 회로는 상기 제1 전력 단자, 상기 제2 전력 단자, 제3 전력 단자, 제3 클록 신호 단자, 상기 중간 출력 단자, 및 출력 단자에 각각 전기적으로 접속되고, 출력 신호- 그 위상이 상기 중간 출력 신호의 위상과 반대임 -를 상기 출력 단자에서 출력하도록 구성되는, 시프트 레지스터.
  2. 제1항에 있어서, 상기 출력 회로는 제1 출력 서브-회로, 제2 출력 서브-회로 및 제1 저장 회로를 포함하고,
    상기 제1 출력 서브-회로는 상기 제1 전력 단자, 상기 중간 출력 단자, 상기 출력 단자, 및 제1 노드에 각각 전기적으로 접속되고,
    출력 위상에서, 상기 중간 출력 신호의 제어 하에 상기 제1 전력 신호를 상기 출력 단자에 기입하도록 구성되고;
    상기 제2 출력 서브-회로는 상기 제2 전력 단자, 상기 제3 전력 단자, 상기 제3 클록 신호 단자, 상기 제1 노드, 및 상기 출력 단자에 각각 전기적으로 접속되고,
    입력 위상, 버퍼 위상, 및 안정화 위상에서, 상기 제3 클록 신호 단자에 의해 출력되는 제3 클록 신호의 제어 하에 상기 제2 전력 단자에 의해 제공되는 제2 전력 신호를 상기 출력 단자에 기입하도록 구성되고;
    상기 제1 저장 회로는 상기 제1 노드 및 상기 출력 단자에 전기적으로 접속되는, 시프트 레지스터.
  3. 제2항에 있어서,
    상기 제1 출력 서브-회로는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 제1 전극은 상기 제1 전력 단자에 전기적으로 접속되고, 상기 제1 트랜지스터의 제2 전극은 상기 제1 노드에 전기적으로 접속되고, 상기 제1 트랜지스터의 게이트 전극은 상기 중간 출력 단자에 전기적으로 접속되고; 상기 제2 트랜지스터의 제1 전극은 상기 제1 전력 단자에 전기적으로 접속되고, 상기 제2 트랜지스터의 제2 전극은 상기 출력 단자에 전기적으로 접속되고, 상기 제2 트랜지스터의 게이트 전극은 상기 중간 출력 단자에 전기적으로 접속되고;
    상기 제2 출력 서브-회로는 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 상기 제3 트랜지스터의 제1 전극은 상기 제1 노드에 전기적으로 접속되고, 상기 제3 트랜지스터의 제2 전극은 상기 제3 전력 단자에 전기적으로 접속되고, 상기 제3 트랜지스터의 게이트 전극은 상기 제3 클록 신호 단자에 전기적으로 접속되고; 상기 제4 트랜지스터의 제1 전극은 사익 출력 단자에 전기적으로 접속되고, 상기 제4 트랜지스터의 제2 전극은 상기 제2 전력 단자에 전기적으로 접속되고, 상기 제4 트랜지스터의 게이트 전극은 상기 제1 노드에 전기적으로 접속되고;
    상기 제1 저장 회로는 제1 커패시터를 포함하고, 상기 제1 커패시터의 제1 단자는 상기 제1 노드에 전기적으로 접속되고, 상기 제1 커패시터의 제2 단자는 상기 출력 단자에 전기적으로 접속되는, 시프트 레지스터.
  4. 제3항에 있어서, 상기 제3 전력 단자는 제3 전력 신호를 제공하도록 구성되고, 상기 제2 전력 신호는 상기 제3 전력 신호보다 큰, 시프트 레지스터.
  5. 제4항에 있어서, 상기 제2 전력 신호와 상기 제3 전력 신호 사이의 관계는:
    VL-VL1>|Vth10+Vth12|
    로서 표현되며, VL은 상기 제2 전력 신호를 표현하고, VL1은 상기 제3 전력 신호를 표현하고, Vth10은 상기 제3 트랜지스터의 임계 전압을 표현하고, Vth12는 상기 제4 트랜지스터의 임계 전압을 표현하는, 시프트 레지스터.
  6. 제2항에 있어서, 상기 중간 회로는:
    상기 입력 위상에서, 상기 입력 전압의 제어 하에 상기 제2 클록 신호를 상기 중간 출력 신호로서 상기 중간 출력 단자에 기입하고;
    상기 출력 위상 및 상기 버퍼 위상에서, 상기 제2 클록 신호를 상기 중간 출력 신호로서 상기 중간 출력 단자에 기입하고;
    상기 안정화 위상에서, 상기 제어 회로의 제어 하에 상기 제1 전력 신호를 상기 중간 출력 신호로서 상기 중간 출력 단자에 기입하도록 구성되는, 시프트 레지스터.
  7. 제6항에 있어서, 상기 중간 회로는:
    제2 노드, 제3 노드, 제4 노드, 상기 제1 전력 단자, 상기 제2 전력 단자, 및 상기 제2 클록 신호 단자에 각각 전기적으로 접속되고,
    상기 입력 위상에서, 상기 입력 전압을 상기 제2 노드에 기입하고;
    상기 안정화 위상에서, 상기 제1 전력 신호를 상기 제2 노드에 기입하도록 구성되는 제1 제어 서브-회로;
    상기 제3 노드, 상기 제4 노드, 및 상기 제1 클록 신호 단자에 각각 전기적으로 접속되고, 상기 제1 클록 신호를 상기 제3 노드에 기입하도록 구성되는 제2 제어 서브-회로; 및
    상기 제2 노드, 상기 중간 출력 단자, 및 상기 제2 클록 신호 단자에 각각 전기적으로 접속되고,
    상기 입력 위상, 상기 출력 위상, 및 상기 버퍼 위상에서, 상기 제2 클록 신호를 상기 중간 출력 신호로서 상기 중간 출력 단자에 기입하도록 구성되는 중간 출력 서브-회로를 포함하는, 시프트 레지스터.
  8. 제7항에 있어서, 상기 제1 제어 서브-회로는 제5 트랜지스터, 제6 트랜지스터, 및 제7 트랜지스터를 포함하고,
    상기 제5 트랜지스터의 제1 전극은 상기 제1 전력 단자에 전기적으로 접속되고, 상기 제5 트랜지스터의 제2 전극은 상기 제6 트랜지스터의 제1 전극에 전기적으로 접속되고, 상기 제5 트랜지스터의 게이트 전극은 상기 제3 노드에 전기적으로 접속되고;
    상기 제6 트랜지스터의 제2 전극은 상기 제4 노드에 전기적으로 접속되고, 상기 제6 트랜지스터의 게이트 전극은 사익 제2 클록 신호 단자에 전기적으로 접속되고;
    상기 제7 트랜지스터의 제1 전극은 상기 제4 노드에 전기적으로 접속되고, 상기 제7 트랜지스터의 제2 전극은 상기 제2 노드에 전기적으로 접속되고, 상기 제7 트랜지스터의 게이트 전극은 상기 제2 전력 단자에 전기적으로 접속되는, 시프트 레지스터.
  9. 제7항에 있어서, 상기 제2 제어 서브-회로는 제8 트랜지스터를 포함하고,
    상기 제8 트랜지스터의 제1 전극은 상기 제3 노드에 전기적으로 접속되고, 상기 제8 트랜지스터의 제2 전극은 상기 제1 클록 신호 단자에 전기적으로 접속되고, 상기 제8 트랜지스터의 게이트 전극은 상기 제4 노드에 전기적으로 접속되는, 시프트 레지스터.
  10. 제7항에 있어서, 상기 중간 출력 서브-회로는 제9 트랜지스터를 포함하고,
    상기 제9 트랜지스터의 제1 전극은 상기 제2 클록 신호 단자에 전기적으로 접속되고, 상기 제9 트랜지스터의 제2 전극은 상기 중간 출력 단자에 전기적으로 접속되고, 상기 제9 트랜지스터의 게이트 전극은 상기 제2 노드에 전기적으로 접속되는, 시프트 레지스터.
  11. 제7항에 있어서, 상기 중간 회로는 제2 저장 서브-회로를 추가로 포함하고,
    상기 제2 저장 서브-회로는 제2 커패시터를 포함하고, 상기 제2 커패시터의 제1 단자는 상기 제2 노드에 전기적으로 접속되고, 상기 제2 커패시터의 제2 단자는 상기 중간 출력 단자에 전기적으로 접속되는, 시프트 레지스터.
  12. 제7항에 있어서, 상기 중간 회로는:
    상기 제3 노드, 상기 중간 출력 단자, 및 상기 제1 전력 단자에 각각 전기적으로 접속되고, 상기 안정화 위상에서, 상기 제어 회로의 제어 하에 상기 제1 전력 신호를 상기 중간 출력 단자에 기입하도록 구성되는 중간 출력 제어 서브-회로; 및
    상기 제3 노드 및 상기 제1 전력 단자에 각각 전기적으로 접속되는 제3 저장 서브-회로를 추가로 포함하는, 시프트 레지스터.
  13. 제12항에 있어서, 상기 중간 출력 제어 서브-회로는 제10 트랜지스터를 포함하고, 상기 제3 저장 서브-회로는 제3 커패시터를 포함하고,
    상기 제10 트랜지스터의 제1 전극은 상기 제1 전력 단자에 전기적으로 접속되고, 상기 제10 트랜지스터의 제2 전극은 상기 중간 출력 단자에 전기적으로 접속되고, 상기 제10 트랜지스터의 게이트 전극은 상기 제3 노드에 전기적으로 접속되고;
    상기 제3 커패시터의 제1 단자는 상기 제3 노드에 전기적으로 접속되고, 상기 제3 커패시터의 제2 단자는 상기 제1 전력 단자에 전기적으로 접속되는, 시프트 레지스터.
  14. 제12항에 있어서, 상기 제2 클록 신호의 하이 레벨은 상기 제1 전력 신호의 레벨과 동일하고, 상기 제2 클록 신호의 로우 레벨은 상기 제2 전력 신호의 레벨과 동일한, 시프트 레지스터.
  15. 제7항에 있어서, 상기 제어 회로는 제11 트랜지스터를 포함하고,
    상기 제11 트랜지스터의 제1 전극은 상기 제2 전력 단자에 전기적으로 접속되고, 상기 제11 트랜지스터의 제2 전극은 상기 제3 노드에 전기적으로 접속되고, 상기 제11 트랜지스터의 게이트 전극은 상기 제1 클록 신호 단자에 전기적으로 접속되는, 시프트 레지스터.
  16. 제1항에 있어서, 상기 제3 클록 신호 단자에 의해 출력되는 클록 신호의 하이 레벨은 상기 제1 전력 신호의 레벨과 동일하고, 상기 제3 클록 신호 단자에 의해 출력되는 클록 신호의 로우 레벨은 상기 제3 전력 신호의 레벨과 동일한, 시프트 레지스터.
  17. 제1항에 있어서, 상기 입력 회로는 제12 트랜지스터를 포함하고, 상기 제12 트랜지스터의 제1 전극은 상기 입력 전압 단자에 전기적으로 접속되고, 상기 제12 트랜지스터의 제2 전극은 제4 노드에 전기적으로 접속되고, 상기 제12 트랜지스터의 게이트 전극은 상기 제1 클록 신호 단자에 전기적으로 접속되는, 시프트 레지스터.
  18. 게이트 구동 회로로서,
    제1항 내지 제17항 중 어느 한 항에 따른 시프트 레지스터
    를 포함하는 게이트 구동 회로.
  19. 제18항에 있어서, 복수의 캐스케이드형 시프트 레지스터를 포함하며, 상기 복수의 캐스케이드형 시프트 레지스터 각각은 제1항 내지 제17항 중 어느 한 항에 따른 시프트 레지스터이고,
    제1-스테이지 시프트 레지스터에 더하여, 전류-스테이지 시프트 레지스터의 입력 전압 단자가 이전-스테이지 시프트 레지스터의 중간 출력 단자에 전기적으로 접속되는, 게이트 구동 회로.
  20. 제19항에 있어서, 신호 생성 회로를 추가로 포함하며,
    상기 신호 생성 회로는 제1 제어 신호, 제2 제어 신호, 제3 제어 신호, 및 제4 제어 신호를 생성하도록 구성되고,
    상기 제1 제어 신호는 제(2N-1)-스테이지 시프트 레지스터의 제1 클록 신호 단자 및 제2N-스테이지 시프트 레지스터의 제2 클록 신호 단자에 인가되고;
    상기 제2 제어 신호는 제(2N-1)-스테이지 시프트 레지스터의 제2 클록 신호 단자 및 제2N-스테이지 시프트 레지스터의 제1 클록 신호 단자에 인가되고;
    상기 제3 제어 신호는 제(2N-1)-스테이지 시프트 레지스터의 제3 클록 신호 단자에 인가되고;
    상기 제4 제어 신호는 상기 제2N-스테이지 시프트 레지스터의 제3 클록 신호 단자에 인가되고,
    N은 양의 정수이고, N은 1보다 크거나 같은, 게이트 구동 회로.
  21. 디스플레이 디바이스로서,
    제18항 내지 제20항 중 어느 한 항에 따른 게이트 구동 회로
    를 포함하는 디스플레이 디바이스.
  22. 제1항 내지 제17항 중 어느 한 항에 따른 시프트 레지스터의 구동 방법으로서,
    상기 입력 전압 및 상기 제어 회로의 제어 하에, 상기 제2 클록 신호 단자에 의해 출력되는 상기 제2 클록 신호 또는 상기 제1 전력 단자에 의해 출력되는 상기 제1 전력 신호를 상기 중간 출력 신호로서 상기 중간 출력 단자에 기입하는 단계; 및
    상기 중간 출력 신호 및 상기 제3 클록 신호 단자에 의해 출력되는 제3 클록 신호의 제어 하에, 출력 신호- 그 위상이 상기 중간 출력 신호의 위상과 반대임 -를 상기 출력 단자에서 출력하는 단계
    를 포함하는 구동 방법.
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