CN202434192U

CN202434192U - 移位寄存器和阵列基板栅极驱动电路

Info

Publication number: CN202434192U
Application number: CN2012200054116U
Authority: CN
Inventors: 孙阳
Original assignee: BOE Technology Group Co Ltd
Current assignee: BOE Technology Group Co Ltd
Priority date: 2012-01-06
Filing date: 2012-01-06
Publication date: 2012-09-12
Anticipated expiration: 2022-01-06

Abstract

本实用新型提供一种移位寄存器和阵列基板栅极驱动电路。本实用新型所提供的移位寄存器在传统的12T1C结构的GOA移位寄存器的基础上增加了一条连接至一个高电平直流信号源(VDD)的信号线，并将其中的第一薄膜晶体管M1的漏极通过增加的信号线连接至VDD，源极连接至PU节点。通过这种连接方式，可改善通过薄膜晶体管输入到PU节点的信号，从而可避免由于信号输入端(INPUT)信号延迟变形而导致的信号输出端(OUPUT)输出异常，进而避免整个GOA电路的输出异常。

Description

移位寄存器和阵列基板栅极驱动电路

技术领域

本实用新型涉及显示器技术领域，尤其涉及一种移位寄存器和由这些移位寄存器级联构成的阵列基板栅极驱动(Gate Drive onArray，简称GOA)电路。

背景技术

GOA技术是液晶面板的栅极驱动技术之一，其基本概念是将液晶面板的栅极驱动电路集成在阵列基板上，形成对液晶面板的扫描驱动。相比传统的将芯片固定于柔性印刷电路上的COF(Chip OnFlexible Printed Circuit)和将芯片固定于玻璃上的COG(Chip onGlass)工艺，GOA技术不仅节省了成本，而且液晶面板可以做到两边对称的美观设计，也省去了栅极驱动电路的焊接(bonding)区域以及扇出(fan-out)布线空间，实现窄边框的设计；同时由于可以省去栅极方向焊接的工艺，对产能和良率提升也较有利。但是相比COF和COG技术，GOA技术的设计存在一定的问题，例如由于a-Si长期工作阈值电压偏移带来的电路寿命问题等。此外，由于a-Si的迁移率较低，为了满足电路中一些薄膜晶体管(Thin Film Transistor，简称TFT)较高Ion(TFT的开态电流)的要求，只能通过增大TFT的沟道宽度来满足，这样会带来空间上的尺寸增加和功耗的增加。在实际产品的GOA设计中，如何使用最少的电路元器件来实现移位寄存功能，并且保证功耗低、长期稳定工作，是GOA设计的关键问题。

图1是传统的GOA电路中的单个移位寄存器的电路图。如图1所示，该移位寄存器为12T1C结构，即包括12个TFT(即，第一薄膜晶体管M1～第六薄膜晶体管M6和第八薄膜晶体管M8～第十三薄膜晶体管M13)和1个电容(即，电容C1)。以下，为简化描述，仅用字符和数字标号表示薄膜晶体管，比如，第一薄膜晶体管M1仅用标号M1表示，第一电容C1仅用标号C1表示。

图1所示移位寄存器的结构具体如下：M1的栅极和源极均与信号输入端(INPUT)连接，漏极与第一节点(即，PU节点)连接；M2的栅极与复位信号输入端(RESET)连接，源极与第一节点(即，PU节点)连接，漏极与低电平直流信号源(VSS)连接；M3的栅极与第一节点(即，PU节点)连接，源极与第一时钟信号输入端(CLK)连接，漏极与信号输出端(OUTPUT)连接；M4的栅极与RESET连接，源极与OUTPUT连接，漏极与VSS连接；M5的源极与第二时钟信号输入端(CLKB)连接，漏极与第二节点(即，PD节点)连接；M6的栅极与第一节点(即，PU节点)连接，源极与第二节点(即，PD节点)连接，漏极与VSS连接；M8的栅极与第一节点(即，PU节点)连接，源极与M5的栅极连接，漏极与VSS连接；M9的栅极和源极均与CLKB连接，漏极与M5的栅极连接；M10的栅极与第二节点(即，PD节点)连接，源极与第一节点(即，PU节点)连接，漏极与VSS连接；M11的栅极与M10的栅极连接，源极与OUTPUT连接，漏极与VSS连接；M12的栅极与CLKB连接，源极与OUTPUT连接，漏极与VSS连接；M13的栅极与CLKB连接，源极与INPUT连接，漏极与第一节点(即，PU节点)连接；C1串联在第一节点(即，PU节点)与OUTPUT之间。其中，CLKB输入的时钟信号为CLK输入的时钟信号的反相信号。

图2是由图1所示移位寄存器级联构成的GOA电路的电路图。如图2所示，第N-1级移位寄存器的OUTPUT连接至第N级移位寄存器的INPUT，第N+1级移位寄存器的OUTPUT连接至第N级移位寄存器的RESET。也就是说，除去第一级移位寄存器和最后一级移位寄存器，中间的每级移位寄存器的OUTPUT输出的信号既用作上一级移位寄存器的复位信号，又用作下一级移位寄存器的输入信号。第一级移位寄存器的信号输入端连接至初始脉冲信号，信号输出端连接至下一级移位寄存器的信号输入端。最后一级移位寄存器的复位信号输入端连接至用于产生最后一级的复位信号的电路，信号输出端连接至上一级移位寄存器的复位信号输入端。相邻两级移位寄存器的第一时钟信号输入端输入的时钟信号互为反相，第二时钟信号输入端输入的时钟信号互为反相。

以下，对图1所示移位寄存器和图2所示GOA电路的工作原理进行分析。

首先，使用M1～M4和C1实现最基本的移位寄存功能。在置位阶段，INPUT信号为高时，M1导通，对PU节点充电，当CLK信号为高时，M3导通，OUTPUT输出CLK的脉冲，同时C1的自举(bootstrapping)作用将PU节点进一步拉高。之后在复位阶段，复位信号(下行输出)将M2和M4开启，对PU节点和OUT节点放电。这种4T1C(即，4个TFT加上1个电容)电路有很大的缺陷，即M3的寄生电容会导致有较大的功耗和噪声。

为解决上述问题，图1所示结构在4T1C基础上增加M5、M6、M8和M9这4个TFT，控制PD节点的电压，进而通过M10和M11对PU节点和OUT节点放电；M12用来辅助抑制OUTPUT的噪声，M13辅助PU节点的充电和放电。

这种12T1C电路的缺陷在于：如果INPUT信号由于延迟产生变形，那么通过晶体管输入到PU节点的信号会变差，并且由于输出负载很大，会使得OUTPUT的输出信号变形。当很多个这样的移位寄存器级联时，由于中间的每级移位寄存器的OUTPUT输出的信号既用作下一级移位寄存器的INPUT输入信号，又用作上一级移位寄存器的RESET输入信号，所以中间每个移位寄存器的OUTPUT输出信号变形会导致上一级移位寄存器的INPUT输入信号和下一级移位寄存器的RESET输入信号发生变形。级联的移位寄存器的INPUT输入信号和RESET输入信号的变形持续恶化，最终导致整个GOA电路的输出异常。

发明内容

为了解决上述问题，本实用新型提供一种移位寄存器和由这些移位寄存器级联构成的GOA电路，以解决由于INPUT信号延迟变形而导致移位寄存器的OUTPUT输出信号变形和整个GOA电路的输出异常的问题。

为了实现以上目的，本实用新型提供的移位寄存器包括：第二薄膜晶体管，其栅极与复位信号输入端连接，源极与第一节点连接，漏极与低电平直流信号源连接；第三薄膜晶体管，其栅极与第一节点连接，源极与第一时钟信号输入端连接，漏极与信号输出端连接；第四薄膜晶体管，其栅极与复位信号输入端连接，源极与信号输出端连接，漏极与低电平直流信号源连接；第五薄膜晶体管，其源极与第二时钟信号输入端连接，漏极与第二节点连接；第六薄膜晶体管，其栅极与第一节点连接，源极与第二节点连接，漏极与低电平直流信号源连接；第八薄膜晶体管，其栅极与第一节点连接，源极与第五薄膜晶体管的栅极连接，漏极与低电平直流信号源连接；第九薄膜晶体管，其栅极和源极均与第二时钟信号输入端连接，漏极与第五薄膜晶体管的栅极连接；第十薄膜晶体管，其栅极与第二节点连接，源极与第一节点连接，漏极与低电平直流信号源连接；第十一薄膜晶体管，其栅极与第十薄膜晶体管的栅极连接，源极与信号输出端连接，漏极与低电平直流信号源连接；第十二薄膜晶体管，其栅极与第二时钟信号输入端连接，源极与信号输出端连接，漏极与低电平直流信号源连接；第十三薄膜晶体管，其栅极与第二时钟信号输入端连接，源极与信号输入端连接，漏极与第一节点连接；第一电容，其串联在第一节点与信号输出端之间，其中，第二时钟信号输入端输入的时钟信号为第一时钟信号输入端输入的时钟信号的反相信号，其特征在于，还包括：第一薄膜晶体管，其栅极与信号输入端连接，源极与第一节点连接，漏极与高电平直流信号源连接。

另外，本实用新型提供由上述移位寄存器级联构成的GOA电路，级联方式与现有技术相同。

本实用新型的有益效果是：可改善移位寄存器中通过晶体管输入到PU节点的信号，从而改善移位寄存器的OUTPUT输出信号，以避免由于INPUT信号延迟变形而导致的OUPUT输出异常，进而避免整个GOA电路的输出异常。

附图说明

图1是传统的GOA电路中的单个移位寄存器的电路图；

图2是传统的由图1所示移位寄存器级联构成的GOA电路的电路图；

图3是本实用新型的移位寄存器的电路图。

具体实施方式

以下，将参照附图和实施例对本实用新型进行详细描述。

图3是本实用新型的移位寄存器的电路图。对比图3和图1可知，本实用新型对传统的12T1C结构的GOA移位寄存器的改进之处在于增加了一条连接至一个高电平直流信号源(VDD)的信号线，并改变了M1的漏极和源极的连接方式，具体地讲，M1的栅极连接至INPUT，源极连接至与第一节点(即，PU节点)，漏极通过该增加的信号线连接至VDD。VDD可取20-40V之间。

另外，本实用新型还提供一种GOA电路，其由本实用新型所提供的移位寄存器级联构成，其级联方式与图2所示GOA电路的级联方式相同。因此，这里省略其描述。

按照本实用新型的连接方式，可改善移位寄存器中通过晶体管输入到PU节点的信号，从而改善移位寄存器的OUTPUT输出信号，以避免由于INPUT信号延迟变形而导致的OUPUT输出异常，进而避免整个GOA电路的输出异常。

以上已参照附图和实施例对本实用新型进行了详细描述，但是，应该理解，本实用新型并不限于以上所公开的示例性实施例。应该给予权利要求以最广泛的解释，以涵盖所公开的示例性实施例的所有变型、等同结构和功能。

Claims

1.一种移位寄存器，包括：

第二薄膜晶体管，其栅极与复位信号输入端连接，源极与第一节点连接，漏极与低电平直流信号源连接；

第三薄膜晶体管，其栅极与第一节点连接，源极与第一时钟信号输入端连接，漏极与信号输出端连接；

第四薄膜晶体管，其栅极与复位信号输入端连接，源极与信号输出端连接，漏极与低电平直流信号源连接；

第五薄膜晶体管，其源极与第二时钟信号输入端连接，漏极与第二节点连接；

第六薄膜晶体管，其栅极与第一节点连接，源极与第二节点连接，漏极与低电平直流信号源连接；

第八薄膜晶体管，其栅极与第一节点连接，源极与第五薄膜晶体管的栅极连接，漏极与低电平直流信号源连接；

第九薄膜晶体管，其栅极和源极均与第二时钟信号输入端连接，漏极与第五薄膜晶体管的栅极连接；

第十薄膜晶体管，其栅极与第二节点连接，源极与第一节点连接，漏极与低电平直流信号源连接；

第十一薄膜晶体管，其栅极与第十薄膜晶体管的栅极连接，源极与信号输出端连接，漏极与低电平直流信号源连接；

第十二薄膜晶体管，其栅极与第二时钟信号输入端连接，源极与信号输出端连接，漏极与低电平直流信号源连接；

第十三薄膜晶体管，其栅极与第二时钟信号输入端连接，源极与信号输入端连接，漏极与第一节点连接；

第一电容，其串联在第一节点与信号输出端之间，

其中，第二时钟信号输入端输入的时钟信号为第一时钟信号输入端输入的时钟信号的反相信号，

其特征在于，还包括：

第一薄膜晶体管，其栅极与信号输入端连接，源极与第一节点连接，漏极与高电平直流信号源连接。

2.一种阵列基板栅极驱动电路，其包括级联的权利要求1所述的移位寄存器，其中，

第一级移位寄存器的信号输入端连接至初始脉冲信号，信号输出端连接至下一级移位寄存器的信号输入端，以及

最后一级移位寄存器的复位信号输入端连接至用于产生最后一级的复位信号的电路，信号输出端连接至上一级移位寄存器的复位信号输入端，以及

除第一级移位寄存器和最后一级移位寄存器之外的其余每个寄存器的信号输出端连接至下一级移位寄存器的信号输入端，并连接至上一级移位寄存器的复位信号输入端，以及

相邻两级移位寄存器的第一时钟信号输入端输入的时钟信号互为反相，第二时钟信号输入端输入的时钟信号互为反相。