CN116994516B - 栅极驱动电路以及显示面板 - Google Patents

Abstract

本发明涉及显示面板领域，提供一种栅极驱动电路以及显示面板，其中，栅极驱动电路包括多级移位寄存器单元和一时序控制器，其中，每一级移位寄存器单元包括12或13个晶体管以及3个电容，时序控制器包括三条时序控制信号线。本发明的栅极驱动电路以及显示面板，通过提供一种新的12T3C或13T3C移位寄存器单元电路，提高移位寄存器单元的输出稳定性，降低移位寄存器单元的组件数量，从而降低显示面板的边框宽度。

Description

栅极驱动电路以及显示面板

技术领域

本发明涉及显示面板的边框设计领域，具体地说，涉及一种栅极驱动电路以及显示面板。

背景技术

显示面板包括位于显示区域的阵列分布的多个像素电路和位于边缘区域的栅极驱动电路，栅极驱动电路包括多级移位寄存器，栅极驱动电路用于为对应的像素电路提供相应的扫描驱动信号。由于栅极驱动电路设置在显示面板的边缘区域，因此，移位寄存器的组件数量和栅极驱动电路的排布方式决定了显示面板的边框宽度。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

有鉴于此，本发明提供一种栅极驱动电路以及显示面板。

本发明的一个方面提供一种栅极驱动电路，包括多级移位寄存器单元，所述移位寄存器单元包括控制模块、复位模块和输出置位模块；

所述控制模块包括：

第三晶体管，所述第三晶体管的第一极连接于第一电源，第二极连接于第三节点，栅极连接于第一时序控制端；

第四晶体管，所述第四晶体管的第一极连接于所述第三节点，第二极连接于第二时序控制端，栅极连接于第四节点；

第五晶体管，所述第五晶体管的第一极连接于第三时序控制端，第二极连接于第一节点，栅极连接于所述第三节点；

第十一晶体管，所述第十一晶体管的第一极连接于所述第一电源，第二极连接于所述第三节点，栅极连接于所述第三时序控制端；

所述复位模块包括：

第二晶体管，所述第二晶体管的第一极连接于所述第一电源，第二极连接于所述第四节点，栅极连接于所述第一时序控制端；

第十晶体管，所述第十晶体管的第一极连接于所述第一节点，第二极连接于第二电源，栅极连接于所述第三时序控制端；

第十二晶体管，所述第十二晶体管的第一极连接于所述第三时序控制端，第二极连接于所述第一节点，栅极连接于所述第四节点；

所述输出置位模块包括：

第一晶体管，所述第一晶体管的第一极连接于所述第四节点，第二极连接于信号输入端，栅极连接于所述第三时序控制端；

第七晶体管，所述第七晶体管的第一极连接于所述第一电源，第二极连接于信号输出端，栅极连接于所述第一节点；

第八晶体管，所述第八晶体管的第一极连接于所述信号输出端，第二极连接于所述第二时序控制端，栅极连接于第二节点；

第九晶体管，所述第九晶体管的第一极连接于所述第四节点，第二极连接于所述第二节点，栅极连接于所述第二电源；

所述移位寄存器单元还包括：

第一电容，所述第一电容的第一极连接于所述第一电源，第二极连接于所述第一节点；

第二电容，所述第二电容的第一极连接于所述第二节点，第二极连接于所述信号输出端；

第三电容，所述第三电容的第一极连接于所述第一电源，第二极连接于所述第三节点。

在一些实施例中，

所述复位模块还包括：

第六晶体管，所述第六晶体管的第一极连接于所述第一节点，第二极连接于所述第二电源，栅极连接于所述第一时序控制端。

在一些实施例中，

所述复位模块还包括：

第六晶体管，所述第六晶体管的第二极连接于所述第二节点，栅极连接于所述第一节点；

第十三晶体管，所述第十三晶体管的第一极连接于所述第一电源，第二极连接于所述第六晶体管的第一极，栅极连接于所述第二时序控制端。

在一些实施例中，还包括一时序控制器，所述时序控制器包括第一时序控制信号线、第二时序控制信号线以及第三时序控制信号线。

在一些实施例中，所述第一时序控制信号线用于输出第一时序控制信号；所述第二时序控制信号线用于输出第二时序控制信号；所述第三时序控制信号线用于输出第三时序控制信号。

在一些实施例中，所述移位寄存器单元用于在所述第一时序控制信号、所述第二时序控制信号以及所述第三时序控制信号的控制下对接受自所述信号输入端的信号进行延时处理，处理后的信号由所述信号输出端输出。

在一些实施例中，上一级所述移位寄存器单元输出一扫描信号至下一级所述移位寄存器单元，最后一级所述移位寄存器单元输出一扫描信号。

在一些实施例中，在第3N-2级所述移位寄存器单元中，所述第一时序控制端连接于所述第一时序控制信号线，所述第二时序控制端连接于所述第二时序控制信号线，所述第三时序控制端连接于所述第三时序控制信号线，其中，N为正整数。

在一些实施例中，在第3N-1级所述移位寄存器单元中，所述第一时序控制端连接于所述第三时序控制信号线，所述第二时序控制端连接于所述第一时序控制信号线，所述第三时序控制端连接于所述第二时序控制信号线，其中，N为正整数。

在一些实施例中，在第3N级所述移位寄存器单元中，所述第一时序控制端连接于所述第二时序控制信号线，所述第二时序控制端连接于所述第三时序控制信号线，所述第三时序控制端连接于所述第一时序控制信号线，其中，N为正整数。

在一些实施例中，所述第一晶体管至所述第十三晶体管均为P型MOS管。

本发明的另一个方面还提供一种显示面板，其特征在于，包括上述任一项所述的栅极驱动电路。

本发明与现有技术相比的有益效果至少包括：

本发明的栅极驱动电路以及显示面板，通过提供一种新的12T3C或者13T3C移位寄存器单元电路，提高移位寄存器单元的输出稳定性，降低移位寄存器单元的组件数量，从而降低显示面板的边框宽度，适应显示面板窄边框的趋势。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出本发明的显示面板的示意图；

图2示出本发明的栅极驱动电路的级联示意图；

图3示出本发明第一实施例的移位寄存器单元的电路图；

图4示出图3所示的移位寄存器单元工作时的波形图；

图5示出图4中t11阶段的移位寄存器单元的导通状态示意图；

图6示出图4中t12阶段的移位寄存器单元的导通状态示意图；

图7示出图4中t13阶段的移位寄存器单元的导通状态示意图；

图8示出图4中t14阶段的移位寄存器单元的导通状态示意图；

图9示出图4中t15阶段的移位寄存器单元的导通状态示意图；

图10示出本发明第二实施例的移位寄存器单元的电路图；

图11示出图10所示的移位寄存器单元工作时的波形图；

图12示出图11中t21阶段的移位寄存器单元的导通状态示意图；

图13示出图11中t22阶段的移位寄存器单元的导通状态示意图；

图14示出图11中t23阶段的移位寄存器单元的导通状态示意图；

图15示出图11中t24阶段的移位寄存器单元的导通状态示意图；

图16示出图11中t25阶段的移位寄存器单元的导通状态示意图。

附图标记：

10 显示面板

11 显示区

20 时序控制器

30 栅极驱动电路

CKV1 第一时序控制信号线

CKV2 第二时序控制信号线

CKV3 第三时序控制信号线

c1 第一时序控制端

c2 第二时序控制端

c3 第三时序控制端

IN 信号输入端

Gout 信号输出端

T1 第一晶体管

T2 第二晶体管

T3 第三晶体管

T4 第四晶体管

T5 第五晶体管

T6 第六晶体管

T7 第七晶体管

T8 第八晶体管

T9 第九晶体管

T10 第十晶体管

T11 第十一晶体管

T12 第十二晶体管

T13 第十三晶体管

C1 第一电容

C2 第二电容

C3 第三电容

VDD 第一电源

VEE 第二电源

N1 第一节点

N2 第二节点

N3 第三节点

N4 第四节点

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式。相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。

具体描述时使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。此外，在本发明的描述中，术语“上”、“下”等指示的方位或位置关系是基于附图所示的方位或位置关系，其仅是为了便于描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

需要说明的是，在不冲突的情况下，本发明的实施例及不同实施例中的特征可以相互组合。

本案发明人通过细致深入研究，对于现有技术中所存在的问题，提供了一种解决方案。如图1、2、3和10所示，图1示出本发明的显示面板的示意图；图2示出本发明的栅极驱动电路的示意图；图3示出本发明第一实施例的移位寄存器单元的电路图；图10示出本发明第二实施例的移位寄存器单元的电路图。本发明公开一种栅极驱动电路30以及显示面板10，其中，栅极驱动电路30包括多级移位寄存器单元和一时序控制器，其中，每一级移位寄存器单元包括12或13个晶体管、3个电容、一信号输入端IN、一信号输出端Gout以及三个时序控制端，时序控制器20包括三条时序控制信号线。本发明的栅极驱动电路以及显示面板，通过一种新的12T3C或13T3C移位寄存器单元电路，提高移位寄存器单元的输出稳定性，降低移位寄存器单元的组件数量，从而降低显示面板的边框宽度。

以下结合附图对本发明的具体实施方式作进一步详细的说明。

如图1所示，本发明的一个方面提供一种显示面板10，该显示面板10包括显示区11和非显示区。其中，栅极驱动电路30、数据驱动器和发光控制电路位于显示面板10的非显示区。显示区11包括阵列排列的发光像素和像素电路。发光像素在栅极驱动电路30、数据驱动器、发光控制电路和像素电路的共同作用下发光。

如图1和2所示，本发明还提供一种栅极驱动电路30，其包括多级移位寄存器单元和一时序控制器20。

在一些实施例中，移位寄存器单元包括控制模块、复位模块和输出置位模块，具体地，包括12或13个晶体管、3个电容、一信号输入端IN、一信号输出端Gout、第一时序控制端c1、第二时序控制端c2以及第三时序控制端c3。每一级移位寄存器单元均输出一扫描信号，该扫描信号输入显示面板10的显示区11中的一行像素电路，驱动该行像素发光。上一级移位寄存器单元同时将扫描信号输出至下一级移位寄存器单元的信号输入端IN作为启动信号。最后一级移位寄存器单元因不存在下一级，因此输出的扫描信号仅输入该行像素电路。

具体地，图2中以5个级联的移位寄存器单元为例，第一级移位寄存器单元S1的信号输入端IN1输入起始脉冲信号STV作为输入信号。第一级移位寄存器单元S1的信号输出端Gout1输出扫描信号作为第二级移位寄存器单元S2的输入信号，第一级移位寄存器单元S1的信号输出端Gout1与第二级移位寄存器单元S2的信号输入端IN2连接。第二级移位寄存器单元S2的信号输出端Gout2输出扫描信号作为第三级移位寄存器单元S3的输入信号，第二级移位寄存器单元S2的信号输出端Gout2与第三级移位寄存器单元S3的信号输入端IN3连接。第三级移位寄存器单元S3的信号输出端Gout3输出扫描信号作为第四级移位寄存器单元S4的输入信号，第三级移位寄存器单元S3的信号输出端Gout3与第四级移位寄存器单元S4的信号输入端IN4连接。第四级移位寄存器单元S4的信号输出端Gout4输出扫描信号作为第五级移位寄存器单元S5的输入信号，第四级移位寄存器单元S4的信号输出端Gout4与第五级移位寄存器单元S5的信号输入端IN5连接……后续级移位寄存器单元以此重复，形成栅极驱动电路30。

在一些实施例中，如图2所示，时序控制器20包括第一时序控制信号线CKV1、第二时序控制信号线CKV2和第三时序控制信号线CKV3。第一时序控制信号线CKV1用于输出第一时序控制信号。第二时序控制信号线CKV2用于输出第二时序控制信号。第三时序控制信号线CKV3用于输出第三时序控制信号。其中，第一时序控制信号、第二时序控制信号和第三时序控制信号为输出频率相同、低电位依次连续重复的方波信号。

在一些优选的实施例中，继续参考图2，进一步的，在第3N-2级移位寄存器单元中，第一时序控制端c1连接于第一时序控制信号线CKV1，用于接收第一时序控制信号。第二时序控制端c2连接于第二时序控制信号线CKV2，用于接收第二时序控制信号。第三时序控制端c3连接于第三时序控制信号线CKV3，用于接收第三时序控制信号。其中，N为正整数。在第3N-1级移位寄存器单元中，第一时序控制端c1连接于第三时序控制信号线CKV3，用于接收第三时序控制信号。第二时序控制端c2连接于第一时序控制信号线CKV1，用于接收第一时序控制信号。第三时序控制端c3连接于第二时序控制信号线CKV2，用于接收第二时序控制信号。其中，N为正整数。在第3N级移位寄存器单元中，第一时序控制端c1连接于第二时序控制信号线CKV2，用于接收第二时序控制信号。第二时序控制端c2连接于第三时序控制信号线CKV3，用于接收第三时序控制信号。第三时序控制端c3连接于第一时序控制信号线CKV1，用于接收第一时序控制信号。其中，N为正整数。栅极驱动电路30的每一级移位寄存器单元均按照上述规律接收三种时序控制信号。

在一些实施例中，移位寄存器单元用于在第一时序控制信号、第二时序控制信号以及第三时序控制信号的控制下对接受自信号输入端IN的信号进行延时处理，处理后的信号由信号输出端Gout输出，该信号作为扫描信号输出至显示区11或者输入下一级移位寄存器单元的信号输入端IN。

在本发明第一实施例中，参考图1至9，图4示出图3所示的移位寄存器单元工作时的波形图；图5示出图4中t11阶段的移位寄存器单元的导通状态示意图；图6示出图4中t12阶段的移位寄存器单元的导通状态示意图；图7示出图4中t13阶段的移位寄存器单元的导通状态示意图；

图8示出图4中t14阶段的移位寄存器单元的导通状态示意图；图9示出图4中t15阶段的移位寄存器单元的导通状态示意图。

如图3所示，本发明的第一实施例的移位寄存器单元包括控制模块、复位模块和输出置位模块，具体地，包括12个晶体管、3个电容、一信号输入端IN、一信号输出端Gout、第一时序控制端c1、第二时序控制端c2以及第三时序控制端c3。

在本实施例中，如图3所示，控制模块包括：第三晶体管T3、第四晶体管T4、第五晶体管T5和第十一晶体管T11。第三晶体管T3的第一极连接于第一电源VDD，第二极连接于第三节点N3，栅极连接于第一时序控制端c1。第四晶体管T4的第一极连接于第三节点N3，第二极连接于第二时序控制端c2，栅极连接于第四节点N4。第五晶体管T5的第一极连接于第三时序控制端c3，第二极连接于第一节点N1，栅极连接于第三节点N3。第十一晶体管T11的第一极连接于第一电源VDD，第二极连接于第三节点N3，栅极连接于第三时序控制端c3。

在本实施例中，如图3所示，复位模块包括：第二晶体管T2、第十晶体管T10和第十二晶体管T12。第二晶体管T2的第一极连接于第一电源VDD，第二极连接于第四节点N4，栅极连接于第一时序控制端c1。第十晶体管T10的第一极连接于第一节点N1，第二极连接于第二电源VEE，栅极连接于第三时序控制端c3。第十二晶体管T12的第一极连接于第三时序控制端c3，第二极连接于第一节点N1，栅极连接于第四节点N4。特别地，复位模块还包括：第六晶体管T6。第六晶体管T6的第一极连接于第一节点N1，第二极连接于第二电源VEE，栅极连接于第一时序控制端c1。

在本实施例中，如图3所示，输出置位模块包括：第一晶体管T1、第七晶体管T7、第八晶体管T8和第九晶体管T9。第一晶体管T1的第一极连接于第四节点N4，第二极连接于信号输入端IN，栅极连接于第三时序控制端c3。第七晶体管T7的第一极连接于第一电源VDD，第二极连接于信号输出端Gout，栅极连接于第一节点N1。第八晶体管T8的第一极连接于信号输出端Gout，第二极连接于第二时序控制端c2，栅极连接于第二节点N2。第九晶体管T9的第一极连接于第四节点N4，第二极连接于第二节点N2，栅极连接于第二电源VEE。

在本实施例中，如图3所示，移位寄存器单元还包括：第一电容C1、第二电容C2和第三电容C3。第一电容C1的第一极连接于第一电源VDD，第二极连接于第一节点N1。第二电容C2的第一极连接于第二节点N2，第二极连接于信号输出端Gout。第三电容C3的第一极连接于第一电源VDD，第二极连接于第三节点N3。其中，第一电源VDD提供正电压信号，第二电源VEE提供负电压信号。

在本实施例中，第一晶体管M1至第十二晶体管M12均为P型MOS管。其中，PMOS晶体管的控制端为栅极，其第一极为源极，第二极为漏极，或者其第一极为漏极，第二极为源极。PMOS晶体管的导通电平为低电平，其关闭电平为高电平。在其他一些实施例中，本领域所属技术人员很容易得出本发明所提供的移位寄存器单元可以轻易改成全为N型MOS晶体管。或者，本发明所提供的移位寄存器单元也可以轻易改为CMOS晶体管等。

在本实施例中，参照图4，图4所示的波形图中包括5个过程：t11、t12、t13、t14以及t15。在这5个过程中上述的移位寄存器单元的信号输出端Gout的输出信号完成一次从置位到复位的过程。需要说明的是，为方便理解，附图中高电平信号“H”表示，低电平信号用“L”表示。下面结合图4的波形图和图3的电路图对上述5个过程中移位寄存器单元的输入和输出的关系进行分析：

在本实施例中，参照图4和5，在t11过程中，信号输入端IN输入低电平，第一时序控制信号线CKV1输入高电平，第二时序控制信号线CKV2输入高电平，第三时序控制信号线CKV3输入低电平。此时，第一晶体管T1、第四晶体管T4、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12导通，第二晶体管T2、第三晶体管T3、第五晶体管T5和第六晶体管T6截止。具体地，第一晶体管T1和第十晶体管T10因第三时序控制信号线CKV3的低电位而开启，第二节点N2和第一节点N1分别写入信号输入端IN和第二电源VEE的低电位，同时第四晶体管T4和第十二晶体管T12因第二节点N2的低电位而开启，第一节点N1写入第三时序控制信号线CKV3的低电位，第三节点N3因第四晶体管T4开启而写入高电位，第五晶体管T5关闭，第一节点N1和第二节点N2低电位，由此第七晶体管T7和第八晶体管T8均开启。最终，信号输出端Gout输出第一电源VDD和第二时序控制信号线CKV2的高电位。

在本实施例中，参照图4和6，在t12过程中，信号输入端IN输入高电平，第一时序控制信号线CKV1输入高电平，第二时序控制信号线CKV2输入低电平，第三时序控制信号线CKV3输入高电平。此时，第四晶体管T4、第五晶体管T5、第八晶体管T8、第九晶体管T9和第十二晶体管T12导通，第一晶体管T1、第二晶体管T2、第三晶体管T3、第六晶体管T6、第七晶体管T7、第十晶体管T10和第十一晶体管T11截止。具体地，第一晶体管T1因第三时序控制信号线CKV3的高电平而关闭，第二节点N2维持前一时刻的低电位，第八晶体管T8保持打开，第四晶体管T4和第十二晶体管T12因第二节点N2的低电位保持开启，第三节点N3写入第二时序控制信号线CKV2的低电位，第五晶体管T5开启，第一节点N1同时由第五晶体管T5和第十二晶体管T12写入高电位，第七晶体管T7关闭。最终，信号输出端Gout输出第二时序控制信号线CKV2的低电位。

在本实施例中，参照图4和7，在t13过程中，信号输入端IN输入高电平，第一时序控制信号线CKV1输入低电平，第二时序控制信号线CKV2输入高电平，第三时序控制信号线CKV3输入高电平。此时，第二晶体管T2、第三晶体管T3、第六晶体管T6、第七晶体管T7和第九晶体管T9导通，第一晶体管T1、第四晶体管T4、第五晶体管T5、第八晶体管T8、第十晶体管T10、第十一晶体管T11和第十二晶体管T12截止。具体地，第二晶体管T2、第三晶体管T3和第六晶体管T6因第一时序控制信号线CKV1的低电位而开启，第二节点N2因第二晶体管T2开启而写入高电位，第四晶体管T4、第八晶体管T8和第十二晶体管T12关闭，第三节点N3因第三晶体管T3开启写入第一电源VDD的高电位，第五晶体管T5关闭，第一节点N1因第六晶体管T6开启而写入第二电源VEE的低电位，第七晶体管T7开启。最终，信号输出端Gout输出第一电源VDD的高电位。

在本实施例中，参照图4和8，在t14过程中，信号输入端IN输入高电平，第一时序控制信号线CKV1输入高电平，第二时序控制信号线CKV2输入高电平，第三时序控制信号线CKV3输入低电平。此时，第一晶体管T1、第七晶体管T7、第九晶体管T9、第十晶体管T10和第十一晶体管T11导通，第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第八晶体管T8和第十二晶体管T12截止。具体地，第一晶体管T1、第十晶体管T10和第十一晶体管T11因第三时序控制信号线CKV3的低电位而开启，第二节点N2写入信号输入端IN的高电位，第四晶体管T4、第八晶体管T8和第十二晶体管T12保持关闭，第三节点N3因第十一晶体管T11开启而写入第一电源VDD的高电位，第五晶体管T5保持关闭，第一节点N1因第十晶体管T10开启而写入第二电源VEE的低电位，第七晶体管T7保持开启。最终，信号输出端Gout输出第一电源VDD的高电位。

在本实施例中，参照图4和9，在t15过程中，信号输入端IN输入高电平，第一时序控制信号线CKV1输入高电平，第二时序控制信号线CKV2输入低电平，第三时序控制信号线CKV3输入高电平。此时，第七晶体管T7和第九晶体管T9导通，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第八晶体管T8、第十晶体管T10、第十一晶体管T11和第十二晶体管T12截止。具体地，第一晶体管T1、第十晶体管T10和第十一晶体管T11因第三时序控制信号线CKV3的高电位而关闭，第三节点N3保持前一时刻高电位，第五晶体管T5关闭，第二节点N2保持前一时刻高电位，第八晶体管T8关闭，第一节点N1保持前一时刻低电位，第七晶体管T7保持打开。最终，信号输出端Gout输出第一电源VDD的高电位。

移位寄存器单元在t15之后的工作步骤重复t13过程至t15过程，直至开始下一帧画面开始显示时，起始脉冲信号STV或者信号输入端IN输入低电位，重新进入下一轮t11过程。

在本实施例中，移位寄存器单元的输入和输出的关系为：如果起始脉冲信号STV或者信号输入端IN在某一过程中为低电平，那么在第一时序控制信号线CKV1、第二时序控制信号线CKV2和第三时序控制信号线CKV3的作用下，信号输出端Gout在下一过程中也输出低电平。在其它过程中，起始脉冲信号STV或者信号输入端IN以及信号输出端Gout均维持高电平，直到起始脉冲信号STV或者信号输入端IN再次输入低电平，信号输出端Gout才再次输出低电平。相当于移位寄存器单元将来自起始脉冲信号STV或者信号输入端IN的低电平信号做延时处理后从信号输出端Gout输出。

在本发明第二实施例中，参考图1至2以及图10至16，图11示出图10所示的移位寄存器单元工作时的波形图；图12示出图11中t21阶段的移位寄存器单元的导通状态示意图；图13示出图11中t22阶段的移位寄存器单元的导通状态示意图；图14示出图11中t23阶段的移位寄存器单元的导通状态示意图；图15示出图11中t24阶段的移位寄存器单元的导通状态示意图；图16示出图11中t25阶段的移位寄存器单元的导通状态示意图。

如图3所示，本发明的第二实施例的移位寄存器单元包括控制模块、复位模块和输出置位模块，具体地，包括13个晶体管、3个电容、一信号输入端IN、一信号输出端Gout、第一时序控制端c1、第二时序控制端c2以及第三时序控制端c3。

在本实施例中，如图3所示，控制模块、输出置位模块的晶体管和三个电容的设置以及连接方式均与第一实施例相同，此处不再赘述。本实施例的复位模块包括：第二晶体管T2、第十晶体管T10和第十二晶体管T12，其连接方式也与第一实施例相同，此处不再赘述。特别的，本实施例的复位模块还包括：第六晶体管T6和第十三晶体管T13。其中，第六晶体管T6的第二极连接于第二节点N2，栅极连接于第一节点N1。第十三晶体管T13的第一极连接于第一电源VDD，第二极连接于第六晶体管T6的第一极，栅极连接于第二时序控制端c2。

在本实施例中，第一晶体管M1至第十三晶体管M13均为P型MOS管。其中，PMOS晶体管的控制端为栅极，其第一极为源极，第二极为漏极，或者其第一极为漏极，第二极为源极。PMOS晶体管的导通电平为低电平，其关闭电平为高电平。在其他一些实施例中，本领域所属技术人员很容易得出本发明所提供的移位寄存器单元可以轻易改成全为N型MOS晶体管。或者，本发明所提供的移位寄存器单元也可以轻易改为CMOS晶体管等。

在本实施例中，参照图11，图11所示的波形图中包括5个过程：t21、t22、t23、t24以及t25。在这5个过程中上述的移位寄存器单元的信号输出端Gout的输出信号完成一次从置位到复位的过程。需要说明的是，为方便理解，附图中高电平信号“H”表示，低电平信号用“L”表示。下面结合图11的波形图和图10的电路图对上述5个过程中移位寄存器单元的输入和输出的关系进行分析：

在本实施例中，参照图11和12，在t21过程中，信号输入端IN输入低电平，第一时序控制信号线CKV1输入高电平，第二时序控制信号线CKV2输入高电平，第三时序控制信号线CKV3输入低电平。此时，第一晶体管T1、第四晶体管T4、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12导通，第二晶体管T2、第三晶体管T3、第五晶体管T5和第十三晶体管T13截止。具体地，第一晶体管T1和第十晶体管T10因第三时序控制信号线CKV3的低电位而开启，第二节点N2和第一节点N1分别写入信号输入端IN和第二电源VEE的低电位，同时第四晶体管T4和第十二晶体管T12因第二节点N2的低电位而开启，第一节点N1写入第三时序控制信号线CKV3的低电位，第三节点N3因第四晶体管T4开启而写入高电位，第五晶体管T5关闭，第一节点N1和第二节点N2低电位，由此第七晶体管T7和第八晶体管T8均开启。最终，信号输出端Gout输出第一电源VDD和第二时序控制信号线CKV2的高电位。

在本实施例中，参照图11和13，在t22过程中，信号输入端IN输入高电平，第一时序控制信号线CKV1输入高电平，第二时序控制信号线CKV2输入低电平，第三时序控制信号线CKV3输入高电平。此时，第四晶体管T4、第五晶体管T5、第八晶体管T8、第九晶体管T9、第十二晶体管T12和第十三晶体管T13导通，第一晶体管T1、第二晶体管T2、第三晶体管T3、第六晶体管T6、第七晶体管T7、第十晶体管T10和第十一晶体管T11截止。具体地，第一晶体管T1因第三时序控制信号线CKV3的高电平而关闭，第二节点N2维持前一时刻的低电位，第八晶体管T8保持打开，第四晶体管T4和第十二晶体管T12因第二节点N2的低电位保持开启，第三节点N3因第四晶体管T4开启而写入第二时序控制信号线CKV2的低电位，第五晶体管T5开启，第一节点N1同时由第五晶体管T5和第十二晶体管T12写入第三时序控制信号线CKV3的高电位，第七晶体管T7关闭。最终，信号输出端Gout输出第二时序控制信号线CKV2的低电位。

在本实施例中，参照图11和14，在t23过程中，信号输入端IN输入高电平，第一时序控制信号线CKV1输入低电平，第二时序控制信号线CKV2输入高电平，第三时序控制信号线CKV3输入高电平。此时，第二晶体管T2、第三晶体管T3、第六晶体管T6、第七晶体管T7和第九晶体管T9导通，第一晶体管T1、第四晶体管T4、第五晶体管T5、第八晶体管T8、第十晶体管T10、第十一晶体管T11、第十二晶体管T12和第十三晶体管T13截止。具体地，第二晶体管T2和第三晶体管T3因第一时序控制信号线CKV1的低电位而开启，第二节点N2因第二晶体管T2开启而写入第一电源VDD的高电位，第四晶体管T4、第八晶体管T8和第十二晶体管T12关闭，第三节点N3因第三晶体管T3开启而写入第一电源VDD的高电位，第五晶体管T5关闭，第一节点N1保持前一时刻的低电位，第七晶体管T7开启。最终，信号输出端Gout输出第一电源VDD的高电位。

在本实施例中，参照图11和15，在t24过程中，信号输入端IN输入高电平，第一时序控制信号线CKV1输入高电平，第二时序控制信号线CKV2输入高电平，第三时序控制信号线CKV3输入低电平。此时，第一晶体管T1、第六晶体管T6、第七晶体管T7、第九晶体管T9、第十晶体管T10和第十一晶体管T11导通，第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第八晶体管T8、第十二晶体管T12和第十三晶体管T13截止。具体地，第一晶体管T1、第十晶体管T10和第十一晶体管T11因第三时序控制信号线CKV3的低电位而开启，第二节点N2写入信号输入端IN的高电位，第四晶体管T4、第八晶体管T8和第十二晶体管T12保持关闭，第三节点N3因第十一晶体管T11开启而写入第一电源VDD的高电位，第五晶体管T5保持关闭，第一节点N1因第十晶体管T10开启而写入第二电源VEE的低电位，第七晶体管T7保持开启。最终，信号输出端Gout输出第一电源VDD的高电位。

在本实施例中，参照图11和16，在t25过程中，信号输入端IN输入高电平，第一时序控制信号线CKV1输入高电平，第二时序控制信号线CKV2输入低电平，第三时序控制信号线CKV3输入高电平。此时，第六晶体管T6、第七晶体管T7、第九晶体管T9和第十三晶体管T13导通，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第八晶体管T8、第十晶体管T10、第十一晶体管T11和第十二晶体管T12截止。具体地，第一晶体管T1、第十晶体管T10和第十一晶体管T11因第三时序控制信号线CKV3的高电位而关闭，第三节点N3保持前一时刻高电位，第五晶体管T5关闭，同时第一节点N1保持前一时刻低电位，第二节点N2因第二时序控制信号线CKV2和第一节点N1的低电位导致的第六晶体管T6和第十三晶体管T13开启而写入第一电源VDD的高电位，第八晶体管T8关闭，第七晶体管T7因第一节点N1的低电位打开。最终，信号输出端Gout输出第一电源VDD的高电位。

移位寄存器单元在t25之后的工作步骤重复t23过程至t25过程，直至开始下一帧画面开始显示时，起始脉冲信号STV或者信号输入端IN输入低电位，重新进入下一轮t21过程。

在本实施例中，移位寄存器单元的输入和输出的关系为：如果起始脉冲信号STV或者信号输入端IN在某一过程中为低电平，那么在第一时序控制信号线CKV1、第二时序控制信号线CKV2和第三时序控制信号线CKV3的作用下，信号输出端Gout在下一过程中也输出低电平。在其它过程中，起始脉冲信号STV或者信号输入端IN以及信号输出端Gout均维持高电平，直到起始脉冲信号STV或者信号输入端IN再次输入低电平，信号输出端Gout才再次输出低电平。相当于移位寄存器单元将来自起始脉冲信号STV或者信号输入端IN的低电平信号做延时处理后从信号输出端Gout输出。

基于同一发明构思，本发明的实施例还提供了一种显示装置，包括本发明实施例提供的上述显示面板10。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述显示面板10的实施例，重复之处不再赘述。

综上，本发明的栅极驱动电路以及显示面板，通过提供一种新的12T3C或者13T3C移位寄存器单元电路，提高移位寄存器单元的输出稳定性，降低移位寄存器单元的组件数量，从而降低显示面板的边框宽度，适应显示面板窄边框的趋势。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (12)

1.一种栅极驱动电路，其特征在于，包括多级移位寄存器单元，所述移位寄存器单元包括控制模块、复位模块和输出置位模块；

所述控制模块包括：

第三晶体管，所述第三晶体管的第一极连接于第一电源，第二极连接于第三节点，栅极连接于第一时序控制端；

第四晶体管，所述第四晶体管的第一极连接于所述第三节点，第二极连接于第二时序控制端，栅极连接于第四节点；

第五晶体管，所述第五晶体管的第一极连接于第三时序控制端，第二极连接于第一节点，栅极连接于所述第三节点；

第十一晶体管，所述第十一晶体管的第一极连接于所述第一电源，第二极连接于所述第三节点，栅极连接于所述第三时序控制端；

所述复位模块包括：

第二晶体管，所述第二晶体管的第一极连接于所述第一电源，第二极连接于所述第四节点，栅极连接于所述第一时序控制端；

第十晶体管，所述第十晶体管的第一极连接于所述第一节点，第二极连接于第二电源，栅极连接于所述第三时序控制端；

第十二晶体管，所述第十二晶体管的第一极连接于所述第三时序控制端，第二极连接于所述第一节点，栅极连接于所述第四节点；

所述输出置位模块包括：

第一晶体管，所述第一晶体管的第一极连接于所述第四节点，第二极连接于信号输入端，栅极连接于所述第三时序控制端；

第七晶体管，所述第七晶体管的第一极连接于所述第一电源，第二极连接于信号输出端，栅极连接于所述第一节点；

第八晶体管，所述第八晶体管的第一极连接于所述信号输出端，第二极连接于所述第二时序控制端，栅极连接于第二节点；

第九晶体管，所述第九晶体管的第一极连接于所述第四节点，第二极连接于所述第二节点，栅极连接于所述第二电源；

所述移位寄存器单元还包括：

第一电容，所述第一电容的第一极连接于所述第一电源，第二极连接于所述第一节点；

第二电容，所述第二电容的第一极连接于所述第二节点，第二极连接于所述信号输出端；

第三电容，所述第三电容的第一极连接于所述第一电源，第二极连接于所述第三节点。

2.根据权利要求1所述的栅极驱动电路，其特征在于，

所述复位模块还包括：

第六晶体管，所述第六晶体管的第一极连接于所述第一节点，第二极连接于所述第二电源，栅极连接于所述第一时序控制端。

3.根据权利要求1所述的栅极驱动电路，其特征在于，

所述复位模块还包括：

第六晶体管，所述第六晶体管的第二极连接于所述第二节点，栅极连接于所述第一节点；

第十三晶体管，所述第十三晶体管的第一极连接于所述第一电源，第二极连接于所述第六晶体管的第一极，栅极连接于所述第二时序控制端。

4.根据权利要求2或3所述的栅极驱动电路，其特征在于，还包括一时序控制器，所述时序控制器包括第一时序控制信号线、第二时序控制信号线以及第三时序控制信号线。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一时序控制信号线用于输出第一时序控制信号；所述第二时序控制信号线用于输出第二时序控制信号；所述第三时序控制信号线用于输出第三时序控制信号。

6.根据权利要求5所述的栅极驱动电路，其特征在于，所述移位寄存器单元用于在所述第一时序控制信号、所述第二时序控制信号以及所述第三时序控制信号的控制下对接受自所述信号输入端的信号进行延时处理，处理后的信号由所述信号输出端输出。

7.根据权利要求2或3所述的栅极驱动电路，其特征在于，上一级所述移位寄存器单元输出一扫描信号至下一级所述移位寄存器单元，最后一级所述移位寄存器单元输出一扫描信号。

8.根据权利要求4所述的栅极驱动电路，其特征在于，在第3N-2级所述移位寄存器单元中，所述第一时序控制端连接于所述第一时序控制信号线，所述第二时序控制端连接于所述第二时序控制信号线，所述第三时序控制端连接于所述第三时序控制信号线，其中，N为正整数。

9.根据权利要求8所述的栅极驱动电路，其特征在于，在第3N-1级所述移位寄存器单元中，所述第一时序控制端连接于所述第三时序控制信号线，所述第二时序控制端连接于所述第一时序控制信号线，所述第三时序控制端连接于所述第二时序控制信号线，其中，N为正整数。

10.根据权利要求9所述的栅极驱动电路，其特征在于，在第3N级所述移位寄存器单元中，所述第一时序控制端连接于所述第二时序控制信号线，所述第二时序控制端连接于所述第三时序控制信号线，所述第三时序控制端连接于所述第一时序控制信号线，其中，N为正整数。

11.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一晶体管至所述第十三晶体管均为P型MOS管。

12.一种显示面板，其特征在于，包括根据权利要求1至11任一项所述的栅极驱动电路。