KR20040092769A - 테스트 모드 회로 및 그를 포함하는 반도체 메모리 장치 - Google Patents

테스트 모드 회로 및 그를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 칩 내부에 패드를 직접 제작하지 않고 테스트를 할 수 있는 테스트 모드 회로와 그를 포함하는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은, 상기 목적을 달성하기 위하여 본 발명은, 테스트 신호를 입력으로 하며 테스트 동작시 상기 테스트 신호를 외부 패드와 연결시키기 위한 스위칭부; 및 테스트 인에이블 신호와 어드레스 신호를 입력으로 하여 상기 스위칭부를 제어하기 위한 제어부를 포함하는 반도체 메모리 장치의 테스트 모드 회로를 제공한다.
또한, 본 발명은, 상기 테스트 모드 회로를 복수개 포함하며, 외부에서 입력되는 상기 어드레스 신호를 디코딩하여 상기 각 테스트 모드 회로에 제공하기 위한 디코더를 더 포함하는 반도체 메모리 장치를 제공한다.

Description

테스트 모드 회로 및 그를 포함하는 반도체 메모리 장치{CIRCUIT FOR TEST MODE AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 웨이퍼 테스트시 외부의 프로빙 패드를 이용할 수 있는 테스트 모드 회로에 관한 것이다.
공정기술의 발전과 더불어 반도체 메모리 장치가 고집적화되면서 칩의 신뢰성을 보증하기 위해서 제조 후 고가의 테스트 장비로 장시간에 걸쳐 테스트를 하게 된다.
도 1은 종래기술에 따른 웨이퍼 테스트시의 스킴을 개략적으로 도시한 도면이다.
종래에는 웨이퍼 테스트시 어떤 기능적인 결함(Functional fail)이 발생하였을 경우에 이를 찾거나 구현하기 위해서 피코 프로브(Pico probe)를 이용하여 내부 신호의 메탈 라인(Metal line)을 직접 찍어서 체크하였다.
그러나, 기술이 점점 발전하여 미세화가 진행됨에 따라 메탈 라인의 두게도 얇아지고 있는 실정이다. 따라서, 도 1에 도시된 바와 같이 메탈 라인(10)의 끝단에 내부 프로빙(Probing)용으로 설계 단계에서 작은 패드(11)를 그려 넣었었다.
도 1을 참조하면, 메모리 테스트를 위해 칩 내부에 제작된 패드(11)에 메탈 라인(10)을 통해 cast<0> 신호(메모리 내부에서 뱅크 0에 리드(Read) 또는 라이트(Write) 명령어가 인가되었음을 알리는 신호)와, ayp16<0> 신호(리드 또는 라이트 명령어가 인가되면 칼럼 어드레스(Column address)를 띄우기 위한 신호)와,ybst 신호(메모리의 버스크 동작을 활성화시키는 신호)와, pinstb 신호(데이타를 리드할 때 파이프 라인을 인에이블 시키는 신호)각 인가되고 있음을 알 수 있다.
그러나, 칩(Chip)의 사이즈가 점점 작아지면서 메탈 라인(10)의 두께는 얇아지는데 반해 패드(11)의 사이즈는 작아지지 않아 갈수록 설계 단계에서 내부 프로빙용 패드를 그려 넣기가 어렵게 되었다.
아울러, 패드를 그려 넣는다 하여도 신호를 재현하는데 있어서 피코 프로브를 잘 사용할 수 있어야 하나 이 또한 여의치가 않는 실정이다.
본 발명의 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 칩 내부에 패드를 직접 제작하지 않고 테스트를 할 수 있는 테스트 모드 회로와 그를 포함하는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 웨이퍼 테스트시의 스킴을 개략적으로 도시한 도면.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 테스트 모드 회로를 도시한 상세회로도.
도 3은 도 2에 도시된 테스트 회로가 복수개 연결된 테스트 회로를 도시한 다른 실시예를 도시한 회로도.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 테스트 모드 회로를 도시한 상세회로도.
* 도면의 주요부분에 대한 부호의 설명 *
20 : 제어부 21 : 리셋부
22 : 래치부 23 : 스위칭부
24 : 외부 패드
상기 목적을 달성하기 위하여 본 발명은, 테스트 신호를 입력으로 하며 테스트 동작시 상기 테스트 신호를 외부 패드와 연결시키기 위한 스위칭부; 및 테스트 인에이블 신호와 어드레스 신호를 입력으로 하여 상기 스위칭부를 제어하기 위한 제어부를 포함하는 반도체 메모리 장치의 테스트 모드 회로를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 상기 테스트 모드 회로를 복수개 포함하며, 외부에서 입력되는 상기 어드레스 신호를 디코딩하여 상기 각 테스트 모드 회로에 제공하기 위한 디코더를 더 포함하는 반도체 메모리 장치를 제공한다.
본 발명은 종래의 웨이퍼 테스트시 내부 프로빙을 위해 설계 단계에서 그려 넣었던 메탈 라인 끝단의 내부 프로빙 패드 대신 태스트 모드를 위한 로직 회로와 외부의 프로빙 패드를 이용해 내부의 신호를 테스트 할 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 테스트 모드 회로를 도시한 상세회로도이다.
도 2를 참조하면, 본 발명의 테스트 모드 회로는 프로빙 테스트를 위한 외부 패드(24)와, 테스트 신호 cast4<0>을 입력으로 하며 반도체 메모리 장치의 테스트 동작시 입력된 테스트 신호 cast4<0>를 외부 패드(24)와 연결시키기 위한 스위칭부(23)와, 테스트 인에이블 신호 test_prob를 입력으로 하여 스위칭부(23)를 제어하기 위한 제어부(20)와, 제어부(20)의 출력을 래치하기 위한 래치부(22)와, 리셋 신호 reset에 의해 래치부(22)에 저장된 데이타(또는 제어부(20)의 출력)를 리셋시키기 위한 리셋부(21)를 구비하여 구성된다.
구체적으로 제어부(20)는 테스트 인에이블 신호 test_prob와 어드레스 신호ADD<0>(여기서는 대표적으로 '0'번 어드레스를 사용함)를 부정논리곱 연산하기 위한 낸드게이트(NAND1)와, 낸드게이트(NAND1)의 출력에 의해 PMOS 게이트가 제어되고 인버터(I1)에 의해 반전된 낸드게이트(NAND1)의 출력에 의해 NMOS 게이트가 제어되어 입력되는 전원전압(VDD)을 선택적으로 출력하기 위한 전달게이트(T1)를 포함한다.
리셋부(21)는 리셋 신호 reset에 의해 게이트가 제어되며, 그 일측이 제어부(20)의 출력에 접하고 그 타측은 접지전압(VSS)에 접하는 엔모스 트랜지스터(N1)로 이루어진다. 따라서, 리셋 신호 reset가 로직하이가 되면 N1이 턴-온되어 제어부(20)의 출력 레벨을 접지전압(VSS) 레벨로 리셋시킨다.
래치부(22)는 제어부(20)의 출력단에 서로의 출력이 상호 입력으로 연결된 인버터(I2, I3)로 이루어지며, 스위칭부(23)는 엔모스 트랜지스터(N2)로 구성되어 제어부(20) 출력이 로직하이가 되었을 때 N2를 턴-온시켜 테스트신호 cast4<0>를 외부 패드(24)에 전달하여 외부에서 cast<0> 신호에 대한 테스트 동작 즉, 메모리 내부에서 뱅크 0에 리드 또는 라이트 명령어가 인가되었음을 알리는 신호에 대한 테스트 동작을 할 수 있도록 한다.
도 3은 도 2에 도시된 테스트 회로가 복수개 연결된 테스트 회로를 도시한 다른 실시예를 도시한 회로도이다.
도 3을 참조하면, 모두 공통으로 테스트 인에이블 신호 test_prob를 제어부(30_1 ∼ 30_n)의 낸드게이트(NAND31 ∼ NAND33)의 입력으로 하고, 낸드게이트(NAND31 ∼ NAND33)의 각기 다른 입력들은 해당 어드레스(ADD<0> ∼ ADD<2n-1)로 한다.
또한, 각 리셋부(31_1 ∼ 31_n)은 리셋 신호 reset에 의해 고통으로 재어된다.
다만, 각 테스트 회로들은 각 스위칭부(33_1 ∼ 33_n)의 일측에 접속되어 제어부(30_1 ∼ 30_n)의 제어에 따라 외부 패드(34)에 전달하는 신호가 cast4<0>, ayp16<1>(리드 또는 라이트 명령어가 인가되면 칼럼 어드레스(Column address)를 띄우기 위한 신호) 및 pinstb(데이타를 리드할 때 파이프 라인을 인에이블 시키는 신호)로 각기 달라 입력되는 어드레스에 따라 서로 다른 테스트 동작을 할 수 있도록 한다.
한편, 도면에 도시되지는 않았지만, 전술한 테스트 신호 외에 ybst 신호(메모리의 버스트 동작을 활성화시키는 신호) 또한 테스트 동작시 주로 사용되는 신호 중의 하나이다.
이하, 전술한 도 2와 도 3을 참조하여 테스트 회로의 동작을 살펴 본다.
초기 상태에서 reset 신호가 로직하이의 펄스로 인가되면, 이로 인해 각 리셋 트랜지스터(N31,N33,N35)가 턴-온되어 노드 n1, n2, n3은 모두 로직로우(VSS 전원 레벨)을 값을 갖으며, 래치부(32_1 ∼ 32_n)의 래치 동작에 의해 노드 n1, n2, n3은 로직로우의 레벨을 유지하게 된다. 이 때에는 외부 패드(34)는 모두 테스트 신호와 연결되어 있지 않고 플로팅(Floating)되어 있다.
이어서, 제어부(30_1 ∼ 30_n)에 테스트 인에이블 신호 test_prob와 해당 어드레스 신호(ADD<0> ∼ ADD<2n-1>)가 입력되면, 제어부(30_1 ∼ 30_n)의 전달게이트(T31 ∼ T33)중 하나가 턴-온되어 VDD를 노드 n1, n2, n3 중 해당하는 어드레스 신호가 인가된 노드에 전달한다.
따라서, 외부 패드(34)와 연결되어 있는 스위칭 트랜지스터(N32,N34,N36) 중 하나가 턴-온되어 각각의 테스트 신호 cast4<0>, ayp16<1> 및 pinstb 중 하나의 신호를 외부 패드(34)에 연결하게 된다.
예컨대, test_probe 신호가 로직하이의 펄스로 인가되고, ADD<0> 신호가 로직하이로 인가되며 제어부(30_1)의 전달게이트 전달게이트 T13이 열리고, VDD 신호가 노드 n1에 전달된다. 이로 인해서 스위칭부(33_1)의 NMOS 트랜지스터(N32)가 턴0온되어 cast4<0>라는 신호가 외부 패드(34)에 연결된다.
이로 인해, 테스트 장비에서 바로 칩의 내부신호인 cast4<0>라는 신호를 프로빙 패드에 의해서 재현하게 된다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 테스트 모드 회로를 도시한 상세회로도이다.
도 3에 도시된 바와 동일한 구조의 테스트 회로에 디코더(35)를 추가하였다. 따라서, 외부에서 입력되는 어드레스 신호(ADD<0> ∼ ADD<n-1>)를 디코더(35)에서 디코딩하여 각 단위 테스트 모드 회로에 디코딩된 어드레스 신호(ADD<0> ∼ ADD<2n-1>)를 제공한다.
전술한 바와 같이 이루어지는 본 발명은, 종래의 웨이퍼 테스트시 내부 프로빙을 위해 설계 단계에서 그려 넣었던 메탈 라인 끝단의 내부 프로빙 패드 대신 테스트 모드를 위한 로직 회로와 외부의 프로빙 패드를 이용해 내부의 신호를 테스트 할 수 있도록 하여 칩 내부에 패드를 직접 제작하지 않고 테스트를 할 수 있어 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 간단을 로직 구현을 통해 외부에서 테스트 동작을 할 수 있도록 하여 반도체 메모리 장치의 집적도와 신뢰성을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (5)

  1. 테스트 신호를 입력으로 하며 테스트 동작시 상기 테스트 신호를 외부 패드와 연결시키기 위한 스위칭 수단; 및
    테스트 인에이블 신호와 어드레스 신호를 입력으로 하여 상기 스위칭 수단을 제어하기 위한 제어수단
    을 포함하는 반도체 메모리 장치의 테스트 모드 회로.
  2. 제 1 항에 있어서,
    상기 제어수단의 출력을 래치하기 위한 래치수단과, 리셋신호에 의해 상기 래치수단을 리셋시키기 위한 리셋수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 회로.
  3. 제 1 항에 있어서,
    상기 제어수단은,
    상기 테스트 인에이블 신호와 상기 어드레스 신호를 부정논리곱 연산하기 위한 낸드게이트와,
    상기 낸드게이트의 출력에 의해 PMOS가 제어되고, 상기 낸드게이트의 반전된출력에 의해 NMOS가 제어되어 전원전압 레벨을 선택적으로 출력하기 위한 전달게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 회로.
  4. 제 1 항에 있어서,
    상기 스위칭 수단은,
    상기 제어수단의 출력에 의해 게이트가 제어되며 상기 테스트 신호와 외부 패드 사이에 접속된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 회로.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 의한 테스트 모드 회로를 복수개 포함하며,
    외부에서 입력되는 상기 어드레스 신호를 디코딩하여 상기 각 테스트 모드 회로에 제공하기 위한 디코더를 더 포함하는 반도체 메모리 장치.
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