TW472259B - Power supply control apparatus for changing power line connection type in response to operation mode in semiconductor memory device - Google Patents

Description

472259 五、發明說明（1) 發明範疇 本發明係關於在半導體裝置内的一種電源供應；及，更 特定地說，係關於一種電源供應，可選擇性地在半導體裝 置内使用一晶片驅動電源及一資料輸入/輸出軀動電源。 先前技藝說明 一般而言，在動態隨機存取記憶體DRAM(dynamic random access memory)裝置中，用於該裝置的電源供應 係用於驅動記憶體晶片及資料輸入/輸出裝置，而不使用 一獨立的電源供應。然而，在具有高速資料輸入/輸出速 率的同步DRAM裝置中，兩個電源供應，意即第一及第二電 源供應V c c及V c c q，用來供應電力給内部電路及資料輸入/ 輸出裝置。 參考圖1 ，一習用電源供應具有一第一電源供應V c c，用 以驅動一内部電路1 1 0，及一第二電源供應V c c q，用以驅 動一資料輸入/輸出單元1 50。 然而，儘管具有獨立的電源供應給資料輸入/輸出使 用，對高速操作並沒有助益，特別是在一更新模式下，因 為只有使用第一電源供應。因此，其容易產生雜訊，及需 要許多更新的操作。 發明總結 因此，本發明的目的是提出一電源供應控制裝置，用以 增加記憶體裝置的操作速率，其根據記憶體裝置的操作模 式而交替地變換一電源線連接的種類。 本發明的另一目的是提出一種電源供應裝置，其能夠使

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雜讯最小化’並且改善記憶體裝 有根據本發明的-第-方面所提出的-:ΐί記憶… —交換裝置，其係根據一操作模式所產生的—控^ 現，而選擇性地將提供電源給—内部電路的—第一兩 '乜 線，耦合於提供電源給一資料輪入/輸出單元的一第'源： 及-控制器，其用於接收對於每一個記憶體的-列： 4刀Ί吕號；以及在-更新械式中啟動的一自#更新作 處’並產生控制信號。 ° 單說明 面及 ，本發明的其它目的及各方面，皆可藉由參考所附圖 後續具體實施例的相關說明’而更加瞭解，其中.° 圖1所示為一習用電源供應的方塊圖； 圖2所示為一根據本發明的一電源供應的方塊圖； 圖3所示為圖2中一控制單元的架構。 鱼-隹具體f施例的說明 請參考圖2，根據本發明的一電源供應包含一電源供應 控制器270來控制用用一内部電路21 0的一第一電源供應^ Vcc ’及用於一資料輸入/輸出單元23〇.的—第二電源供…應 線Vccq。一交換器2 5 0，其根據一操作模式而由電源供^ 控制器270所產生的一交換致能信號/sw_en，將第—電1原 供應線V c c搞合至第二電源供應線v c c q。電源供應控制.考μ 2 7 0接收一第一列位址閃切信號（之後即稱為"r a s信號"， row address strobe signal) rasl，其係在記憶體裝置 中一第一層的主動模式下被致能，一第二RAS信號ras2

472259 五、發明說明（3) 則是在記憶體裝置中第二層的主動模式下被致能。及一胞 更新信號sel f —ref，其係在記憶體的更新模式下被啟動。 同時，第一電源供應線Vcc及第二電源供應線Vccq皆耦合 於產生父換致此k號/sw —en的電源供應控制器.2 70。交換 器2 5 0係根據來自電源供應控制器2 7 〇的交換致能信號 /sw一en ’而電氣式地將第—電源供應線化〇連接到第二電 源供應線V c c q。 參考圖3，電源供應控制器27〇包含一層比較單元33〇， 一電源供應比較單元3 1 G，及一交換致能信號產生器3 5 〇。 層比較單tg3 3 0係比較第一RAS信號rasl與第二rAs信號 ras2 ’並產生一層比較信號bank —c〇m，做為比較結果的信 號。電源供應比較單元3 1 〇係耦合於第一電源供應線Vcc及 第二電源供應線Vccq ’而當兩個電源供應線Vcc及Vccq之 間的電壓差（Δν)在一預定的電壓範圍之内時，產生一電 源比較信號Vcc —com。交換致能信號產生器35〇接收層比較 化號b a n k — c 〇 m ’胞更新信號s e 1 f _ r e f，及電源比較信號 Vcc_com，並產生交換致能信號/sw_en。 層比較單元33 0具有一NOR閘N0R33 ,'·用以接收第一RAS信 號rasl及第二RAS信號ras2，一反向器INV33，用以接收來 自NOR閘N0R3 3的輸出信號，一 NAND閘ND33，用以接收第一 RAS信號rasl及第二RAS信號ras2，一 NAND閘ND34，用以接 收來自反向器INV33，NAND閘NAND33的輸出信號，及一反 向器INV34，用以反向來自NAND閘腳34的一輸出信號，並 產生層比較信號bank_com。

第7頁 472259 五、發明說明（4) 電源供應比較單元3 1 0具有一差分放大器3 1 1，其接收來 自第一電源供應線V c c及第二電源供應線v c c q的兩個電壓 k號，並產生一第一比較信號Vcc_d 1及一第二比較信號 Vcc_d2，一反向器INV31 ，用以反向第一比較信〃號 Vcc 一 dl ，一 NAND閘ND31 ，用於NAND運算來自反向器 及第二比較信號Vcc_d2的輸出，以及一反向器INV31 ，用 以反向來自NAND閘ND31的輸出。 差分放大器31 1具有複數個電晶體NM31到NM34。及複數 個PMOS電晶體PM31到PM33。NMOS電晶體NM34接收一致能信 號（一電源供應）而啟動差分放大器3 11，而NM〇s電晶體 N Μ 3 1則根據第一電源供應線v c c而降低節點N 3 1的電壓。 NMOS電晶體ΝΜ32接收第二電源供應線vCCq，並降低第—比 較信號Vcc —dl ’及NMOS電晶體NM33，其驅動力比NM0S電曰曰 體NM31要低’用於接收第二電源供應線VccQ，並降低第θ_θ 比較信號Vcc_d2。PMOS電晶體ΡΜ31拉高節點Ν31，而用 閘在節點Ν31處接收電壓’ PMOS電晶體ΡΜ32使第一比較作 號Vcc_dl處於一高電壓位準，並由一閘而在節點N31處接 收電壓，及PM0S電晶體PM33使第二比較信號Vcc_d2處於一 高電壓位準，並由一閘而在節點N3 1處接收電壓。 交換致能信號產生器3 5 0具有一NOR閘NOR35，用於NOR運 算胞更新信號self 一ref及層比較信號bank —c〇m，一反向器 INV35，用於反向來自N〇R閘N〇R35的輸出，及—nand閘D ND35，用於NAND運算來自反向器INV35的一輸出，及電源 比較信號Vcc—com ’以產生交換致能信號/sw_en。 "、

第8頁 472259 五、發明說明（5) 交換致能信號/sw_en控制第一電源供應線Vcc及第二電 源供應線Vccq之間的電氣連接。交換致能信號/sw_en在 當記憶體裝置在更新模式下，且當至少兩個記憶層中之一 個在主動模式下’及被啟動。也就是說，如果第一及第二 RAS信號ras 1及r as 2之一，其啟動了不同的記憶層，在高 電壓位準下被致能’或自我更新信號sel f_ref，在一高電 壓位準下自我更新模式的模式時，在一高電壓位準下被啟 動，交換致能信號/sw_en則在一低電壓位準下被啟動。因 此’由於PMOS電晶體pM25係由低啟動交換致能信號/sw_en 所開啟’第一及第二電源供應線Vcc及Vccq則彼此相耦 合。 f上述更新模式中，因為並未用到使用在資料輸入/輸 出早tl23 0的第二電源供應（Vccq),其連接到第—電源供 應線Vcc來執行更新，以便提供足夠的電力給内部電路 2 1 〇。這樣將可降低雜訊，而使操作穩定，並由增加所需 =η?間而提供一足夠的胞電位。如果當兩個記 被關閉，然後第—i=模電晶體m5則 Vccq相分離。在此應二CC及與弟二電源供應線 源供應提供給資料因為只有具有低雜訊的第二電 元230可以執行穩輸出早元23 0 ’資料輸入/輸出單 再次參考圖3，办：貝料處理操作。 自我更新信號self" f比杈信號VcC — C〇m被啟動時，如果 交換致能信號/Sw ^層比較信號bank-C〇m被啟動時， 〜η則被致此。電源比較信號VcC-C〇m僅

第9頁 472259 五、發明說明（6) /在當有一預定的壓力差（△ V )存在於第一電源供應線v c c及 第二電源供應線VccQ之間時，在一高電壓位準下被啟動。 當一電壓差發生在一預定的電壓範圍内時，可以防止在第 一電源供應線Vcc及第二電源供應線Vccq之間產。生電流流 動的可能性，藉由將交換致能信號/sw_en除能。 在第一電源供應線Vcc及第二電源供應線VCCq之間的電 壓比較，係在差分放大器3 1 1中進行。也就是說，電壓比 較是由不同尺寸的NMOS電晶體來完成。NMOS電晶體NM3 1接 收第一電源供應（Vcc) ’與接收第二電源供應（vCCq)的 NMOS電晶體NM32及NM33不同之處在於它們的尺寸。nm〇S電 晶體NM32的驅動力比NMOS電晶體NM31來得大，而NMOS電晶 體NM33的驅動力也比NMOS電晶體NM31來得大， 凋此，如果當Vcc- Z\V(由第一電源供應vcc的雜訊所造 成的電壓差）比Vccq高時，第一比較信號vcc —di係根據其 .驅動力的不同而處在一高電壓位準，因此電源比較信號 Vcc_com並不會在一低電壓位準下被啟動，而pm〇s電晶體 P Μ 2 5則被關閉。如果當V c c +△ V (由第一電源供應v c c的雜 訊所造成的電壓差）比Vccq低時，第二比較♦號ycc —d2係 根據其驅動力的不同而處在一高電壓位準，因此電源比車交 信號Vcc_com並不會在一低電壓位準下被啟動，而pM〇St 晶體PM25則被關閉。如果當Vcc 士 Δν(由第一電源供應Vcc 的雜訊所造成的電壓差）及Vccq之間的差距在一預定範圍 内時，第二比較信號Vcc_d2係根據其驅動力的不同而處在 一高電壓位準，因此第二比較信號Vcc — d2是在一高電壓位

第10頁 472259 五、發明說明（7) 準下被啟動’而電源比較信號Vcc_com是在一低電壓位準 下被啟動。 如果第一RAS信號rasl及第二RAS信號ras2皆在一高電壓 位準時被用於層比較單元330，並且所有的第一’及第二記 憶層皆處在主動模式，來自NAND閘ND33的輸出為低電:壓位 準’所以層比較信號bank_com則被除能。當第一或第二層 在主動模式時’則使用在高電壓位準的第一及第二RAS信 號rasl及ras2於層比較單元330，層比較信號bank_c〇]〇、,j 在高電壓位準中透過N AND間ND34被啟動。同時，如果當第 一及第二層處於待命模式時，則使用在低電壓位準的第一 及第二RAS信號ras 1及ras2於層比較單元330，而層比較信 號bank_com則在低電壓位準中透過反向器INV33而被除 能。 如以上所述，交換致能信號/ sw_en係由電源比較信號 Vcc_com來控制，層比較信號vcc_coin及自我更新信號 se 1 f — r e f與交換致能信號/ sw_en則控制了用於選擇性地 將第一電源供應線Vcc耦合於第二電源供應線vCCq的PM0S 電晶體PM25。 另一方面’電源供應控制器2 7 0，用於選擇性地將第一 電源供應線Vcc耦合於第二電源供應線以⑶，可以用於選 擇性地將在内部電路2 1 〇中的第一接地電壓位準耦合於在 資料輸入/輸出單元230中的一第二接地電壓位準。 由以上所述可以知道，本發明可以降低在電源線上所產 生的雜訊，並選擇性地使用晶片驅動電源及資料輸入/輸

第11頁 472253 五、發明說明（8) 出驅動電源。另外，本發明藉由有效地使用電源線而增加 了記憶體裝置的操作速率。 當本發明已藉由特定的具體實施例加以說明，對本技藝 的專業人士而言，可以瞭解在不背離本發明所定如下所附 的申請專利範圍之下，可以進行不同的改變及修正。

Claims (1)

1. 472259 六、申請專利範圍 1. 一種半導體記憶裝置，包含： 一交換裝置，其根據一操作模式所產生的一控制信 號，而選擇性地將提供電源給一内部電路的一第一電源 線，耦合於提供電源給一資料輸入/輸出單元的二第二電 源線，及 一控制裝置，其用於接收對於每一個記憶體的列位址 閃切信號，及在一更新模式中啟動的一自我更新信號，並 產生控制信號。、 2. 如申請專利範圍第1項之記憶裝置，其中交換裝置係 在當一電壓差在預定的範圍之内時，當記憶體之一被啟動 及當記憶裝置在更新模式時，將第一電源線耦合至第二電 源線。v 3. 如申請專利範圍第2項之記憶裝置，其中交換裝置為 一PMOS電晶體，係根據施加於其中的閘的控制信號，而將 第一電源線搞合至第二電源線。 4. 如申請專利範圍第1項之記憶裝置，其中控制裝置包 含： 一層比較裝置，其係比較關於一第一記憶體層的一第 一列位址閃切信號，與關於一第二記憶體層的一第二列位 址閃切信號，而產生一層比較信號； 一電源比較裝置，用於當第一電源線與第二電源線之 間的一電壓差在一預定的電壓範圍之内時，產生一電源比 較信號；及 一交換致能信號產生裝置，用以接收層比較信號，自

   第13頁 472259 六、申請專利範圍 我更新信號及電源比較信號，而產生控制信號。. 5.如申請專利範圍第4項之記憶裝置，其中層比較裝置 包含： 一第一邏輯電路，用於〇 R運算第一及第二列位址閃切 信號； 一第二邏輯電路，用於NAND運算第一及第二列位址閃 切信號； 一第三邏輯電路，用於NAND運算來自第一及第二邏輯 電路的輸出信號。 6 .如申請專利範圍第5項之記憶裝置，其中層比較信號 是當第一及第二記憶體層處於操作模式下被致能。 7 ·如申請專利範圍第4項之記憶裝置，其中電源比較裝 置包含： 一差分放大器，用以感測並放大第一電源線與第二電 源線之間的電壓差，並輸出第一及第二電壓信號；及 一邏輯電路，用於AND運算來自第一電壓信號及第二 電壓信號的一反向信號。 8.如申請專利範圍第7項之記憶裝置，其中差分放大器 包含： 一第一 NMOS電晶體，具有一閘，其接收一放大器致能 信號而供應電源給差分放大器； 一第二NMOS電晶體，具有一閘，其連接至第一電源供 應線，以降低差動放大器之輸出點； 一第三NMOS電晶體，具有一閘，其連接到第二電源供

   O:\65\65006.ptd 第14頁 472259 六、申請專利範圍 應線，以降低第一電壓信號，其中第三Ν Μ 0 S電晶體的驅動 力比第二Ν Μ 0 S電晶體的驅動力要高； 一第四NMOS電晶體，具有一閘，前連接到第二電源供 應線，以降低第二電壓信號，其中第四Ν Μ 0 S電^晶體的驅動 力比第二NMOS電晶體的驅動力要低； 一第一PMOS電晶體，具有一閘，其連接到差分放大器 的輸出節點，以拉升差分放大器的輸出節點； 一第二PMOS電晶體，具有一閘，其連接到差分放大器 的輸出節點，以拉升第一電壓信號；及 一第三PMOS電晶體，具有一閘，其連接到差分放大器 的輸出節點，以拉升第二電壓信號。 9.如申請專利範圍第8項之記憶裝置，其中第三PMOS電 晶體的驅動力的決定，是為了第三PMOS電晶體在第一與第 二電源線之間的電壓差在預定的電壓範圍之内時被致能， 其中第四PMOS電晶體的驅動力的決定，是為了第四PMOS電 晶體在第一與第二電源線之間的電壓差在預定的電壓範圍 之内，以及電源比較信號被啟動時，能被除能。 1 0 .如申請專利範圍第4項之記憶裝置，其中交換致能信 號產生裝置具有： 一第一邏輯電路，用於OR運算自我更新信號及層比較 信號；及 一第二邏輯電路，用於N A N D運算來自第一邏輯電路的 一輸出信號及電源比較信號。 1 1 .如申請專利範圍第1 0項之記憶裝置，其中交換致能

   O:\65\65006.ptd 第15頁 472259 六、申請專利範圍 信號是在當電源比較信號被啟動時，或當層比較信號或自 我更新信號之一被啟動時，被啟動。 1 2.如申請專利範圍第1項之記憶裝置，其中第一電源供 應線為一第一接地線，及第二電源供應線為一第二接地 線。 1 3.如申請專利範圍第1 2項之記憶裝置，其中交換裝置 為一 Ν Μ 0 S電晶體，其根據施加於其閘的控制信號而將第一 接地電壓線耦合到第二接地電壓。 1 4.如申請專利範圍第1 3項之記憶裝置，其中控制信號 在待命模式下被除能，其中控制信號在更新模式下被致 能，以及其中控制信號在當僅有一個記憶體層處於操作模 式時被啟動。

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