KR20020002681A - 비트라인 프리차지전압 제어회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 비트라인 프리차지전압 제어회로에 관한 것으로, 특히 메모리 셀에 데이터를 라이트할 때와 리드할 때 서로 다른 비트라인 프리차지전압 레벨을 사용하므로써 리프레쉬 시간을 개선하고 고속의 집적회로 구현을 가능케 하여 제품의 신뢰성을 향상시킨 비트라인 프리차지전압 제어회로에 관한 것이다.

Description

비트라인 프리차지전압 제어회로{Bitline Precharge Voltage Control Circuit}
본 발명은 반도체 메모리 장치의 비트라인 프리차지전압 제어회로에 관한 것으로, 특히 메모리 셀에 데이터를 라이트할 때와 리드할 때 서로 다른 비트라인 프리차지전압 레벨을 사용하므로써 리프레쉬 시간을 개선시킨 비트라인 프리차지전압 제어회로에 관한 것이다.
일반적으로, 디램(DRAM) 또는 싱크로너스 디램(Synchronous DRAM) 등의 메모리 소자는 셀 자체가 다이나믹 셀(dynamic cell)로 이루어지기 때문에 일정시간이 지나면 메모리 셀의 활성 영역에서의 누설전류, 캐패시터에서의 누설전류 등으로 인하여 셀에 저장된 데이터가 파괴되어 일정한 주기단위로 리프레쉬(refresh) 동작을 수행해 주어야 한다.
그런데, 집적회로가 고집적화되면서 셀(cell)의 크기가 작아짐에 따라서 포화전류량이 작아지고 캐패시터 또한 그 크기에 비하여 좀 더 효율적인 캐패시터를 요구하게 되어 셀의 리프레쉬 타임(refresh time)이 아주 중요한 문제가 되고 이를 개선하기 위한 많은 연구가 되어지고 있다.
도1 은 일반적인 반도체 메모리 장치의 회로도로서, 다수개의 워드라인(WL)에서 하나를 선택하여 워드라인에 연결되어 있는 셀들의 데이터가 비트라인(BL)과 비트바라인(/BL)으로 실리게 되면 비트라인 센스 증폭기의 동작시점을 알리는 신호가 인에이블됨으로써 센스 증폭기가 동작하게 된다.
그런데, 종래의 기술에서 비트라인 프리차지전압 레벨은 단지 셀의 누설전류 등의 실제적인 동작을 고려하지 않은, 계산적인 것으로만 만든 전압레벨(Vcc/2)이었다.
도2 는 종래의 기술에서 사용이 되는 비트라인 프리차지전압(Vcc/2)을 사용하는 센스증폭기의 동작시 비트라인의 전압변화를 나타낸 특성도이다.
상기 Vcc/2전압을 비트라인 프리차지전압으로 사용하는 것은 이론상으로는 문제가 없지만, 실질적으로 메모리 셀에 저장된 데이터는 일정시간이 지나면 누설(leakage)성분에 의해 데이터를 상실하기 때문에 일정한 전압으로는 리프레쉬 특성이 나빠지게 되고 최악의 경우 데이터 자체가 잘못 쓰이거나 읽히게 되는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 메모리 셀에 데이터를 라이트할 때와 리드할 때 서로 다른 비트라인 프리차지전압 레벨을 사용하므로써, 리프레쉬 시간을 개선하고 고속의 집적회로 구현을 가능케 하여 제품의 신뢰성을 향상시킬 수 있는 비트라인 프리차지전압 제어회로를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 의한 비트라인 프리차지전압 제어회로는 데이터를 저장하는 메모리 셀과 선택된 상기 셀에 저장된 데이터를 전송하는 비트라인쌍과 상기 비트라인쌍을 동일한 프리차지 전압으로 프리챠지하는 프리차지 수단과 상기 비트라인쌍에 실린 데이터를 센싱 및 증폭하는 센스증폭기를 포함하는 반도체 메모리 장치에 있어서,
각각 다른 전위를 갖는 다수개의 프리차지전압을 발생시키는 비트라인 프리차지전압 발생수단과, 라이트 인에이블 신호와 리드 인에이블 신호를 인가받아 상기 각각 다른 비트라인 프리차지전압을 선택적으로 전송하는 비트라인 프리차지전압 선택부를 포함하여 구성된 것을 특징으로 한다.
도 1 은 일반적인 반도체 메모리 장치의 회로도
도 2 는 종래의 기술에서 라이트할 때의 비트라인의 전압변화를 나타낸 특성도
도 3 은 본 발명에 의한 비트라인 프리차지전압 제어회로를 나타낸 회로도
도 4 는 본 발명의 비트라인 프리차지전압 선택부에 대한 상세 회로도.
도 5 는 본 발명에 따라 라이트할 때의 비트라인의 전압변화를 나타낸 특성도
<도면의 주요 부분에 대한 부호의 설명>
100 : 비트라인 프리차지전압 선택부
111, 121, 131 : 노어 게이트 113, 123, 133 : 전송 게이트
200 : 프리차지전압 발생부
이하 첨부한 도3 내지 도4 를 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도3 은 본 발명에 의한 비트라인 프리차지전압 제어회로로써, 이에 도시된 바와 같이, 종래의 프리차지 회로와는 달리 프리차지전압 선택부(100)와 프리차지전압 발생부(200)가 추가되어 있음을 알 수 있다. 즉, 각각 다른 전위의 프리차지전압을 발생시키는 프리차지전압 발생부(200)에서 발생한 프리차지전압(VBLP1, VBLP2, VBLP3)을 프리차지전압 선택부(100)에서 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)로 제어하여 라이트 모드 또는 리드 모드시에 각각 선택적으로 제공하는 것이다.
도4는 본 발명의 비트라인 프리차지전압 선택부에 대한 상세 회로도로써, 이에 도시된 바와 같이, 상기 비트라인 프리차지전압 선택부(100)는 스탠바이 모드(standby mode)일 때, 상기 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)의 조합에 의해 상기 제1 비트라인 프리차지전압(VBLP1)을 선택전송하는 제1 비트라인 프리차지전압 전송부(113);
라이트 모드(write mode)일 때, 상기 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)의 조합에 의해 상기 제1 비트라인 프리차지전압(VBLP1)보다 일정전위 높은 제2 비트라인 프리차지전압(VBLP2)을 선택전송하는 제2 비트라인 프리차지전압 전송부(123); 및
리드 모드(read mode)일 때, 상기 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)의 조합에 의해 상기 제1 비트라인 프리차지전압(VBLP1)보다 일정전위 낮은 제3 비트라인 프리차지전압(VBLP3)을 선택전송하는 제3 비트라인 프리차지전압 전송부(133)로 구성되어 있다.
여기서 상기 제1 비트라인 프리차지전압 전송부(113)는 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RL)가 노어 게이트(111)에 의해 노어링된 신호와, 상기 노어링된 신호가 인버터(112)에 의해 반전된 신호에 의해 제1 비트라인 프리차지전압(VBLP1)을 비트라인 프리차지전압(VBLP)으로 전송한다.
그리고, 상기 제2 비트라인 프리차지전압 전송부(123)는 라이트 인에이블 신호(WR)가 인버터(120)에 의해 반전된 신호와 리드 인에이블 신호(RD)가 노어 게이트(121)에 의해 노어링된 신호와, 상기 노어링된 신호가 인버터(122)에 의해 반전된 신호에 의해 제2 비트라인 프리차지전압(VBLP2)을 비트라인 프리차지전압(VBLP)으로 전송한다.
또한, 상기 제3 비트라인 프리차지전압 전송부(133)는 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)가 인버터(130)에 의해 반전된 신호가 노어 게이트(131)에 의해 노어링된 신호와, 상기 노어링된 신호가 인버터(132)에 의해 반전된 신호에 의해 제3 비트라인 프리차지전압(VBLP3)을 비트라인 프리차지전압(VBLP)으로 전송한다.
이하, 상기 구성으로 이루어지는 본 발명에 의한 비트라인 프리차지 회로의 동작을 살펴보기로 한다.
스탠바이 모드(standby mode)일 때, 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)가 각각 로우(low) 레벨이 되면, 노어 게이트(111)에 의해 하이 레벨의 신호가 출력되어 제1 프리차지전압 전송부(113)가 턴-온, 인버터(120)에 의해 라이트 인에이블 신호(WR)가 반전된 신호와 리드 인에이블 신호(RD)가 노어 게이트(121)에 의해 로우 레벨의 신호가 출력되어 제2 프리차지전압 전송부(123)가 턴-오프, 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)가 인버터(130)에 의해 반전된 신호가 노어 게이트(131)에 의해 로우 레벨의 신호를 출력하여 제3 프리차지전압 전송부(133)가 턴-오프되므로 결국 프리차지전압(VBLP)에는 제1 비트라인 프리차지전압(VBLP1)(예를 들면, Vcc/2의 전압)이 프리차지된다.
라이트 모드(write mode)일 때, 라이트 인에이블 신호(WR)가 하이(high), 리드 인에이블 신호(RD)가 로우(low) 레벨이 되면, 노어 게이트(111)에 의해 로우 레벨의 신호가 출력되어 제1 프리차지전압 전송부(113)가 턴-오프, 인버터(120)에 의해 라이트 인에이블 신호(WR)가 반전된 신호와 리드 인에이블 신호(RD)가 노어 게이트(121)에 의해 하이 레벨의 신호를 출력하여 제2 프리차지전압 전송부(123)가 턴-온, 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)가 인버터(130)에 의해 반전된 신호가 노어 게이트(131)에 의해 로우 레벨의 신호를 출력하여 제3 프리차지전압 전송부(133가 턴-오프되므로 결국 프리차지전압(VBLP)에는 제1 프리차지전압(VBLP1)보다 일정전위만큼 높은 전압인 제2 비트라인 프리차지전압(VBLP2)으로 프리차지된다.
즉, 통상적인 비트라인 프리차지전압(Vcc/2)보다 일정전위 높은 제2 비트라인 프리차지전압(VBLP2)을 인가하므로써 Vcc까지 상승하는데 걸리는 라이트 시간이 줄어들게 된다.
도5 는 본 발명에 따라 라이트 동작할 때, 비트라인의 전압변화를 나타낸 특성도이다.
여기서 도5 의 본 발명의 라이트 시간(T2)과 도2 의 종래기술의 라이트 시간(T1)을 비교하여 보면 센싱을 시작하여 Vcc에 도달하기까지의 본 발명의 라이트시간이 현저히 줄어듬을 명백히 알 수 있다.
리드 모드(read mode)일 때, 라이트 인에이블 신호(WR)가 로우(low), 리드 인에이블 신호(RD)가 하이(high)레벨이 되면, 노어 게이트(111)에 의해 로우 레벨의 신호가 출력되어 제1 프리차지전압 전송부(113)가 턴-오프, 인버터(120)에 의해 라이트 인에이블 신호(WR)가 반전된 신호와 리드 인에이블 신호(RD)가 노어 게이트(121)에 의해 로우 레벨의 신호를 출력하여 제2 프리차지전압 전송부(123)가 턴-오프, 라이트 인에이블 신호(WR)와 리드 인에이블 신호(RD)가 인버터(130)에 의해 반전된 신호가 노어 게이트(131)에 의해 하이 레벨의 신호를 출력하여 제3 프리차지전압 전송부(133)가 턴-온되므로 결국 프리차지전압(VBLP)에는 제1 프리차지전압(VBLP1)보다 일정전위만큼 낮은 전압인 제3 비트라인 프리차지전압(VBLP3)으로 프리차지된다.
즉, 셀에 있는 데이터를 리드시 누설 전류에 의해 저장되어 있던 데이터 전하가 손실되었을 지라도 통상적인 프리차지전압(Vcc/2)보다 일정전위 낮은 전압인 제3 비트라인 프리차지전압(VBLP3)을 인가하게 되므로 센싱감도를 높일 수 있게 된다.
이상에서 설명한 바와 같이 본 발명에 따른 비트라인 프리차지전압 제어회로는 메모리 셀에 데이터를 라이트할 때와 리드할 때 서로 다른 비트라인 프리차지전압 레벨을 사용하므로써 리프레쉬 시간을 개선하고 고속의 집적회로를 구현할 수 있도록 하는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 데이터를 저장하는 메모리 셀과 선택된 상기 셀에 저장된 데이터를 전송하는 비트라인쌍과 상기 비트라인쌍을 동일한 프리차지 전압으로 프리챠지하는 프리차지 수단과 상기 비트라인쌍에 실린 데이터를 센싱 및 증폭하는 센스증폭기를 포함하는 반도체 메모리 장치에 있어서,
    각각 다른 전위를 갖는 다수개의 프리차지전압을 발생시키는 비트라인 프리차지전압 발생수단; 및
    라이트 인에이블 신호와 리드 인에이블 신호를 인가받아 상기 각각 다른 비트라인 프리차지전압을 선택적으로 전송하는 비트라인 프리차지전압 선택수단을 포함하여 구성된 것을 특징으로 하는 비트라인 프리차지전압 제어회로.
  2. 제 1 항에 있어서,
    상기 비트라인 프리차지전압 선택수단은,
    스탠바이 모드일 때, 상기 라이트 인에이블 신호와 리드 인에이블 신호의 조합에 의해 상기 다수개의 프리차지전압 중의 어느 하나의 비트라인 프리차지전압을 선택적으로 전송하는 제1 전송 수단;
    라이트 모드일 때, 상기 라이트 인에이블 신호와 리드 인에이블 신호의 조합에 의해 상기 제1 전송 수단에 의해 선택적으로 전송된 비트라인 프리차지전압보다 일정전위 높은 비트라인 프리차지전압을 선택적으로 전송하는 제2 전송 수단; 및
    리드 모드일 때, 상기 라이트 인에이블 신호와 리드 인에이블 신호의 조합에 의해 상기 제1 전송수단에 의해 선택적으로 전송된 비트라인 프리차지전압보다 일정전위 낮은 비트라인 프리차지전압을 선택적으로 전송하는 제3 전송 수단으로 구성된 것을 특징으로 하는 비트라인 프리차지전압 제어회로.
  3. 제 2 항에 있어서,
    상기 제1, 제2 및 제3 전송 수단은 각각 전송 게이트로 구성된 것을 특징으로 하는 비트라인 프리차지전압 제어회로.
  4. 제 3 항에 있어서,
    상기 제1 전송 수단을 구성하는 전송 게이트는 라이트 인에이블 신호와 리드 인에이블 신호가 노어 게이트에 의해 노어링된 신호 및 그의 반전된 신호에 의해 제어되고,
    상기 제2 전송 수단을 구성하는 전송 게이트는 라이트 인에이블 신호가 반전된 신호와 리드 인에이블 신호가 노어 게이트에 의해 노어링된 신호 및 그의 반전된 신호에 의해 제어되고,
    상기 제3 전송 수단을 구성하는 전송 게이트는 라이트 인에이블 신호와 리드 인에이블 신호의 반전된 신호가 노어 게이트에 의해 노어링된 신호 및 그의 반전된 신호에 의해 제어되는 것을 특징으로 하는 비트라인 프리차지전압 제어회로.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100483003B1 (ko) * 2002-07-27 2005-04-15 주식회사 하이닉스반도체 반도체 메모리 장치
KR100618049B1 (ko) * 2005-07-28 2006-08-30 삼성전자주식회사 메모리셀 데이터 센싱 회로 및 이를 포함하는 반도체메모리 장치
KR100694972B1 (ko) * 2006-03-27 2007-03-14 주식회사 하이닉스반도체 센싱 노드용 프리차지 전압을 선택적으로 변경하는 기능을가지는 플래시 메모리 장치 및 그 독출 동작 방법
KR100818103B1 (ko) * 2006-12-15 2008-04-01 주식회사 하이닉스반도체 전압 제어 회로와 전압 제어 방법 및 전압 제어 회로를포함하는 반도체 메모리 장치
US8559254B2 (en) 2010-07-07 2013-10-15 Hynix Semiconductor Inc. Precharging circuit and semiconductor memory device including the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100483003B1 (ko) * 2002-07-27 2005-04-15 주식회사 하이닉스반도체 반도체 메모리 장치
KR100618049B1 (ko) * 2005-07-28 2006-08-30 삼성전자주식회사 메모리셀 데이터 센싱 회로 및 이를 포함하는 반도체메모리 장치
KR100694972B1 (ko) * 2006-03-27 2007-03-14 주식회사 하이닉스반도체 센싱 노드용 프리차지 전압을 선택적으로 변경하는 기능을가지는 플래시 메모리 장치 및 그 독출 동작 방법
US7379337B2 (en) 2006-03-27 2008-05-27 Hynix Semiconductor Inc. Flash memory device and read operation method thereof
KR100818103B1 (ko) * 2006-12-15 2008-04-01 주식회사 하이닉스반도체 전압 제어 회로와 전압 제어 방법 및 전압 제어 회로를포함하는 반도체 메모리 장치
US7729190B2 (en) 2006-12-15 2010-06-01 Hynix Semiconductor Inc. Voltage control circuit, a voltage control method and a semiconductor memory device having the voltage control circuit
US8559254B2 (en) 2010-07-07 2013-10-15 Hynix Semiconductor Inc. Precharging circuit and semiconductor memory device including the same

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