KR100618049B1 - 메모리셀 데이터 센싱 회로 및 이를 포함하는 반도체메모리 장치 - Google Patents

메모리셀 데이터 센싱 회로 및 이를 포함하는 반도체메모리 장치 Download PDF

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Abstract

메모리셀 데이터 센싱 회로 및 이를 포함하는 반도체 메모리 장치가 개시된다. 본 발명의 반도체 메모리 장치는, 메모리셀 어레이, 메모리셀 어레이에서 메모리 셀을 선택하기 위한 어드레스 디코더, 선택된 메모리 셀로/로부터 데이터를 입출력하기 위한 데이터 입출력 라인, 메모리셀 데이터 센싱회로를 포함한다. 메모리셀 데이터 센싱회로는, 데이터 입출력 라인의 전압 혹은 전류 차이를 감지 증폭하여 감지 신호를 출력하는 감지 증폭 회로, 및 전원 전압 및 동작 주파수 중 적어도 어느 하나에 기초하여 감지 증폭 회로의 동작을 적응적으로 제어하는 센싱 제어 회로를 포함하며, 센싱 제어 회로는 전원 전압 및/또는 동작 주파수에 기초하여 감지 증폭 회로의 프리차아지 전압 레벨이나 로드 전류를 조절한다. 본 발명에 의하면, 전원 전압의 레벨이나 동작 주파수에 관계없이 안정적으로 메모리셀 데이터의 센싱 동작이 이루어진다.

Description

메모리셀 데이터 센싱 회로 및 이를 포함하는 반도체 메모리 장치{Circuit of sensing memory cell data and semiconductor memory device having the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 감지 증폭 회로(150)의 일 예를 구체적으로 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 바람직한 동작의 일 예를 설명하기 위한 그래프이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 반도체메모리 장치에서 메모리 셀의 상태를 센싱하기 위한 회로에 관한 것이다.
메모리 장치는 데이터 저장의 기본 단위가 되는 메모리 셀을 무수히 포함하고 있다. 통상 메모리 셀은 그 저장된 상태에 따라 1 또는 0으로 판독될 수 있는 데 이 때 그 선택된 셀의 데이터가 1 인지 0 인지를 판독하는 회로를 감지 증폭 회로라 한다.
감지 증폭 회로는 다양한 구조 및 방법으로 구현될 수 있지만 어떤 회로를 선택하더라도 1 및 0의 상태를 모두 잘 판독할 수 있도록 하는 것은 공통된 과제이다. 즉, 감지 증폭회로에 입력되는 주파수나 전원 전압이 변동할 때 어떤 조건에서는 1은 잘 판독하는 반면 0은 잘 판독하지 못한다거나 반대로 0은 잘 판독하는 반면 1은 잘 판독하지 못하는 경우가 발생하므로 어떤 조건에서든 1과 0을 모두 잘 판독할 수 있도록 감지 증폭 회로를 최적화하는 것은 중요한 과제가 된다.
대부분의 메모리 셀은 특정 전압을 그 메모리 셀에 인가하였을 때, 해당 메모리 셀이 전류를 잘 통과시키는가 그렇지 않으면 전류를 통과시키지 않는가에 따라 그 메모리 셀의 상태(즉, 메모리 셀의 데이터)를 판독한다. 자세한 설명을 위해서 편의상 전류를 잘 통과시키는 것을 온셀(on-cell)이라고 하고 전류를 잘 통과시키지 못하는 경우를 오프셀(off-cell)이라고 가정하자. 온셀과 오프셀를 감지하는 방법은 여러 가지가 있을 수 있지만 통상 둘 사이에는 트레이드 오프(trade-off) 관계가 있기 마련이다. 즉, 빠른 주파수(짧은 감지 시간)에 반응하여 온 셀을 잘 감지하도록 감지 증폭 회로를 설계하면 오프 셀을 감지하기는 어려워진다거나 반대로 오프셀을 잘 감지하도록 설계하면 온셀을 감지하기 어려워 진다거나 한다. 또, 빠른 주파수(높은 주파수)에서 온셀을 잘 감지하도록 감지 증폭 회로를 설계하면 느린 주파수(낮은 주파수)에서는 오프셀을 감지하기가 어려워질 수 있다.
또 다른 예로 높은 전원 전압(예를 들어 2.5V)에서 온오프 셀의 감지가 잘 이루어지도록 감지 증폭 회로를 최적화하면 낮은 전원 전압(1.5V)에서는 온 오프셀의 감지가 잘 이루어지지 못하는 경우가 많다. 이와 같은 이유로 인하여 넓은 동작 주파수와 넓은 동작 전압 영역을 갖는 경우에는 온 오프 셀의 감지를 최적화 하도록 감지 증폭 회로(sense amp. circuit)를 설계하기가 어렵다.
따라서, 전원 전압 레벨이나 동작 주파수에 따라 회로를 적응적으로 조절함으로써, 전원 전압 레벨의 변경이나 동작 주파수의 변경에 무관하게 메모리셀 데이터를 안정적으로 센싱하는 회로 및 이를 포함하는 메모리 장치를 제공하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 일 측면에 따르면, 메모리셀 데이터를 판독하여 출력하는 메모리셀 데이터 센싱 회로에 있어서, 메모리셀에 전기적으로 연결되는 데이터 입출력 라인의 전압 혹은 전류 차이를 감지 증폭하여 감지 신호를 출력하는 감지 증폭 회로; 및 전원 전압 및 동작 주파수 중 적어도 어느 하나에 기초하여 상기 감지 증폭 회로의 프리차아지 정도를 제어하는 센싱 제어 회로를 포함하는 메모리셀 데이터 센싱 회로가 제공된다.
바람직하기로는, 상기 센싱 제어 회로는 상기 전원 전압 레벨을 감지하는 전원 전압 레벨 감지부; 및 상기 감지된 전원 전압 레벨에 기초하여, 상기 데이터 입출력 라인의 프리차아지 전압 레벨을 조절하는 신호를 발생하는 센싱 파라미터 발 생부를 포함한다.
또한 바람직하기로는, 상기 센싱 제어 회로는 상기 동작 주파수를 감지하는 주파수 레벨 감지부; 및 상기 감지된 동작 주파수에 기초하여, 상기 데이터 입출력 라인의 프리차아지 전압 레벨을 조절하는 신호를 발생하는 센싱 파라미터 발생부를 포함한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 다른 일 측면에 따르면, 메모리셀 데이터를 판독하여 출력하는 메모리셀 데이터 센싱 회로에 있어서, 메모리셀에 전기적으로 연결되는 데이터 입출력 라인의 전압 혹은 전류 차이를 감지 증폭하여 감지 신호를 출력하는 감지 증폭 회로; 및 전원 전압 및 동작 주파수 중 적어도 어느 하나에 기초하여 상기 감지 증폭 회로의 프리차아지 전압 레벨 및 셀 전류 보상 전류량 중 적어도 하나를 적응적으로 제어하는 센싱 제어 회로를 포함하며, 상기 셀 전류 보상 전류량은 상기 데이터 라인에 흐르는 셀 전류를 보상하기 위해 공급되는 전류량인 것을 특징으로 하는 메모리셀 데이터 센싱 회로가 제공된다.
바람직하기로는, 상기 센싱 제어 회로는 상기 전원 전압 및 상기 동작 주파수 중 적어도 어느 하나를 감지하는 전원 전압/주파수 레벨 감지부; 및 상기 감지된 전원 전압 및 동작 주파수 중 적어도 어느 하나에 기초하여, 바이어스 신호 및 로드 신호를 발생하는 센싱 파라미터 발생부를 포함한다.
또한 바라직하기로는, 상기 감지 증폭 회로는 센스 앰프 인에이블 신호, 상기 바이어스 신호 및 상기 데이터 입출력 라인의 전압 레벨에 응답하는 바이어스 전압을 출력하는 바이어스부; 상기 바이어스 전압에 의해 제어되고, 상기 데이터 입출력 라인과 감지 노드를 전기적으로 연결하는 증폭 트랜지스터; 및 상기 로드 신호에 응답하여 상기 감지 노드로 로드 전류를 공급하는 로드부를 포함한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 또 다른 일 측면에 따르면, 메모리셀 어레이; 상기 메모리셀 어레이에서 메모리 셀을 선택하기 위한 어드레스 디코더; 상기 선택된 메모리 셀로/로부터 데이터를 입출력하기 위한 데이터 입출력 라인; 상기 데이터 입출력 라인의 전압 혹은 전류 차이를 감지 증폭하여 감지 신호를 출력하는 감지 증폭 회로; 및 전원 전압 및 동작 주파수 중 적어도 어느 하나에 기초하여 상기 감지 증폭 회로의 동작을 적응적으로 제어하는 센싱 제어 회로를 포함하는 반도체 메모리 장치가 제공된다.
바람직하기로는, 상기 센싱 제어 회로는 상기 전원 전압 및 상기 동작 주파수 중 적어도 어느 하나에 기초하여 상기 감지 증폭 회로의 프리차아지 전압 레벨 및 셀 전류 보상 전류량 중 적어도 하나를 적응적으로 제어한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타 내는 블록도이다.
이를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 메모리셀 어레이(110), X 디코더(120), Y 디코더(130), 어드레스 버퍼(140), 감지 증폭 회로(150), 제어부(160) 및 센싱 제어 회로(170)를 포함한다.
메모리셀 어레이(110)에는 메모리 셀들이 X, Y 방향(즉, 워드라인, 비트라인 방향)으로 배열되어 있다. 어드레스 버퍼(140)는 외부에서 입력되는 X 어드레스 신호(XP<7:0>, XQ<4:0>, XR<7:0>, XS<7:0>)를 버퍼링하여 X 디코더(120)로 출력하고, 또한 Y 어드레스 신호(YA<7:0>, YB<4:0>)를 버퍼링하여 Y 디코더(130)로 출력한다. X 디코더(120)는 X 어드레스 신호를 디코딩하여 복수의 워드라인들(WL<2047:0>) 중에서 하나의 워드라인을 선택(혹은 활성화)한다. Y 디코더(130)는 Y 어드레스 신호를 디코딩하여 복수의 비트라인들(BL<1023:0>) 중 하나 이상의 비트라인(혹은 활성화)을 선택하여 데이터 입출력 라인(DL<31:0>)과 연결되도록 한다. 선택된 워드라인(WL<2047:0>)과 비트라인(BL<1023:0>)에 의하여, 데이터를 저장할 혹은 독출할 메모리셀이 선택된다.
선택된 메모리 셀의 데이터는 데이터 입출력 라인(DL<31:0>)을 통하여 출력된다.
감지 증폭 회로(150)는 데이터 입출력 라인(DL<31:0>)의 전압 혹은 전류 차이를 감지 증폭하여 감지 신호(SAOUT<31:0>)를 출력한다. 즉, 감지 증폭 회로(150)는 선택된 메모리셀의 상태(데이터)가 로우레벨(0)인지 하이레벨(1)인지를 판독한다. 메모리 셀의 상태에 따라 데이터 입출력 라인(DL<31:0>)의 전압 레벨 혹은 전 류 레벨에 차이가 발생하며, 감지 증폭 회로(150)는 데이터 입출력 라인(DL<31:0>)의 전압 레벨 혹은 전류 레벨 차를 감지하여 증폭한다.
감지 증폭 회로(150)는 제어부(160) 및 센싱 제어 회로(170)에서 발생되는 신호들(SAEN, SEN_LAT, PRECH, LOAD<n:0>, BIAS<n:0>)에 응답하여 동작한다. 제어부(160)는 센스앰프 인에이블 신호(SAEN) 및 센스앰프 래치 신호(SEN_LAT)를 발생하는 회로로서, 통상의 반도체 메모리 장치에 구비되는 회로이다. 센싱 제어 회로(170)는 전원 전압(VCC) 및/또는 동작 주파수 레벨을 감지하고, 전원 전압 및 동작 주파수 중 적어도 어느 하나에 기초하여 감지 증폭 회로(150)를 적응적으로 조절하기 위한 회로이다.
구체적으로는 센싱 제어 회로(170)는 전원 전압 레벨 감지부(171), 주파수 레벨 감지부(173), 및 센싱 파라미터 발생부(175)를 포함한다.
전원 전압 레벨 감지부(171)는 외부로부터 메모리 장치에 인가되는 전원 전압(VCC)의 레벨을 감지하여, 전압 감지 신호(Vtg)를 출력한다. 주파수 레벨 감지부(173)는 클럭 신호(CLK)를 이용하여 동작 주파수 레벨을 감지하여, 주파수 감지 신호(Frq)를 출력한다. 센싱 파라미터 발생부(175)는 전압 감지 신호(Vtg) 및/또는 주파수 감지 신호(Frq)를 수신하고, 감지 증폭 회로(150)의 동작을 제어하는 신호들, 즉, 바이어스 신호(BIAS<n:0>), 로드 신호(LOAD<n:0>), 프리차아지 신호(PRECH)를 생성하여 출력한다.
바이어스 신호(BIAS<n:0>)는 감지 증폭 회로(150)의 프라차아지 정도를 조절하는데 사용된다. 로드 신호(LOAD<n:0>)는 감지 증폭 회로(150)의 셀 전류에 대한 보상 전류량(이하, 셀 전류 보상 전류량)을 조절하는데 사용된다. 프리차아지 신호(PRECH)는 감지 증폭 회로(150)의 프리차아지 구간을 제어하기 위하여 조절될 수 있다. 이러한 제어 신호들의 작용에 대해서는, 도 2를 참조하여 상세히 후술된다.
본 실시예에서는 구체적인 수치(예를 들어, 비트라인의 수는 1024이고 워드라인의 수는 2048임)가 나타나 있지만, 이들 수치는 하나의 예일 뿐이다. 또한, 본 실시예에서는 전원 전압 레벨 감지부(171) 및 주파수 레벨 감지부(173)가 함께 구비되는 것으로 도시되어 있으나, 이들 감지부(171, 173) 중 어느 하나만 구비되어도 족하다. 즉, 센싱 파라미터 발생부(175)는 바이어스 신호(BIAS<n:0>), 로드 신호(LOAD<n:0>) 혹은 프리차아지 신호(PRECH)를 생성하는 데 있어서, 전원 전압 레벨과 동작 주파수 레벨 중 어느 하나만을 반영할 수 있다.
도 2는 도 1에 도시된 감지 증폭 회로(150)의 일 예를 구체적으로 나타내는 회로도이다. 도 2에 도시된 감지 증폭 회로(150)는 단일 감지 증폭회로(single ended sense amplification) 형태이다.
도 2를 참조하면, 감지 증폭 회로(150)는 바이어스부(210), 로드부(220), 증폭 트랜지스터(230), A/D 컨버터(250), 래치소자(260) 및 데이터 입출력 라인(DL)을 디스차아지시키기 위한 트랜지스터(240)를 포함한다.
바이어스부(210)는 센스 앰프 인에이블 신호(SAEN), 바이어스 신호(BIAS<n:0>) 및 데이터 입출력 라인(DL)의 전압 레벨에 응답하여, 바이어스 전압(VBIAS)을 출력한다.
바이어스부(210)는 구체적으로, 풀업부(211) 및 풀다운부(213)를 포함한다. 풀업부(211)는 센스 앰프 인에이블 신호(SAEN) 와 데이터 입출력 라인(DL)의 전압레벨에 의해 각각 제어되는 피모스 트랜지스터(PM1, PM2)를 포함한다. 풀다운부(213)는 데이터 입출력 라인(DL)의 전압레벨에 의해 제어되는 복수의 엔모스 트랜지스터들(NM0~NMn) 및 바이어스 신호(BIAS<n:0>)에 의해 제어되는 복수의 엔모스 트랜지스터들(BT0~BTn, 이들을 바이어스 트랜지스터들이라 명칭함)을 포함한다. 바이어스 트랜지스터들(BT0~BTn)은 각각 엔모스 트랜지스터들(NM0~NMn)과 직렬로 연결되고, 직렬로 연결된 트랜지스터들은 바이어스 노드(234)와 그라운드 사이에 병렬로 배열된다.
풀업부(211)는 바이어스 전압(VBIAS)을 전원 전압 레벨쪽으로 풀업(pull-up)시키려 하고, 풀다운부(213)는 바이어스 전압(VBIAS)을 그라운드 레벨쪽으로 풀다운(pull-down)시키려 한다. 따라서, 바이어스 전압(VBIAS) 레벨은 풀업부(211)의 풀업 세기와 풀다운부(213)의 풀다운 세기에 의해 결정된다. 이 때, 풀다운부(213)의 풀다운 세기는 바이어스 신호(BIAS<n:0>)에 조절될 수 있다. 본 실시예에서는 바이어스 신호(BIAS<n:0>)에 의해 풀다운 신호의 세기만 조절되지만, 바이어스 신호(BIAS<n:0>) 혹은 이에 상응하는 신호에 의해 풀업 세기가 조절되도록 혹은 양자가 모두 조절되도록 바이어스부(210)가 구현될 수도 있다.
증폭 트랜지스터(230)는 바이어스 전압(VBIAS)에 제어되어, 데이터 입출력 라인(DL)과 감지 노드(232)를 전기적으로 연결한다. 구체적으로, 증폭 트랜지스터(230)는, 그 게이트로는 바이어스 전압(VBIAS)이 인가되고, 그 드레인 및 소오스는 감지 노드(232) 및 데이터 입출력 라인(DL)에 각각 접속되는 엔모스(NMOS) 트랜지 스터이다. 증폭 트랜지스터(230)는 데이터 입출력 라인(DL)의 전압 레벨차를 증폭시켜 감지 노드(232)에 나타나게 한다.
로드부(220)는 로드 신호(LOAD<n:0>)에 응답하여 감지 노드(232)로 전류를 공급한다. 로드부(220)에 의해 감지 노드(232)로 공급되는 전류를 편의상 로드 전류라 한다. 로드 전류량은 로드 신호(LOAD<n:0>)에 조절된다.
로드부(220)는 구체적으로, 전원 전압(VCC) 노드와 감지 노드(232) 사이에 병렬로 연결되는 다수의 로드 트랜지스터들(LT0~LTn)을 포함한다. 프리차아지 구간에서는, 프리차이지 인에이블 신호(PRECH)에 응답하는 피모스 트랜지스터(PM0)에 의해 감지 노드(232)로 전류가 제공되어 프리차아지가 이루어진다. 프리차아지가 종료된 이후에는 로드 트랜지스터들(LT0~LTn)에 의해 감지 노드(232)로 로드 전류가 공급되어, 셀 전류를 보상한다. 셀 전류는 데이터 입출력 라인(DL)으로부터 선택된 메모리셀(271)를 통하여 소오스 라인(source line<i:0>)으로 흐르는 전류이다. 메모리셀(271)이 온셀(on-cell)일때의 전류를 온셀 전류라 한다. 메모리셀(271)이 오프셀(off-cell)일 때는 셀 전류가 흐르지 않는 것이 원칙이나, 실제로는 소량의 오프셀 누설 전류(off-cell leakage current)가 흐른다.
프리차지가 끝난 시점에서 감지 래치 시점까지 감지 노드의 전압 레벨(SO)은 셀 전류와 로드(load) 전류의 차로 결정이 된다. 따라서, 셀 전류에 대한 보상 전류량(즉, 로드 전류량)을 조절함으로써, 감지 노드의 전압 레벨(SO)이 조절될 수 있다.
데이터 입출력 라인(DL)에 연결되고, 센스앰프 인에이블 신호(SAEN)에 응답 하여 동작하는 엔모스 트랜지스터(240)는 데이터 입출력 라인을 프리차아지하기 전에, 데이터 입출력 라인(DL)을 로우레벨로 디스차아지(discharge)하는 역할을 한다.
AD 컨버터(250)는 감지 노드의 아날로그 전압 레벨(SO)을 디지털 신호로 변환하며, 래치 소자(260)는 변환된 신호를 래치하여 감지 신호(SAOUT)를 출력한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면이다.
도 2 및 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작의 일 예를 상세히 설명하면 다음과 같다.
센스 앰프 인에이블 신호(SAEN)가 하이레벨로 활성화되면, 데이터 입출력 라인(DL)에 연결된 엔모스 트랜지스터(240)가 턴오프되어, 데이터 입출력 라인(DL)과 그라운드 간의 경로는 차단된다. 이 때, 데이터 입출력 라인(DL)의 전압 레벨은 로우레벨로 디스차아지된 상태이므로, 풀업부(211)의 트랜지스터들(PM1, PM2)이 턴온되어 바이어스 전압(VBIAS)은 하이레벨쪽으로 올라가고, 이에 따라 증폭 트랜지스터(230)가 턴온된다.
프리차아지 신호(PRECH)가 로우레벨로 활성화되면, 피모스 트랜지스터(PM0)가 턴온되어 감지 노드(211)로 전류가 공급되며, 또한 턴온된 증폭 트랜지스터(230)를 통하여 데이터 입출력 라인(DL)으로도 전류가 공급된다. 따라서, 도 3에 도시된 바와 같이, 감지 노드 전압 레벨(SO)이 A 시점부터 증가하여 소정의 프리차아지 전압 레벨로 프리차아지된다. 물론 데이터 입출력 라인(DL)의 전압 레벨 역시 소정의 프리차아지 전압 레벨로 프리차아지된다.
프리차아지가 완료된 B 시점에서 Y 디코더(도 1의 130)의 출력 신호(Y-DEC)에 의해 스위칭 트랜지스터(280)가 턴온되면, 메모리셀들(270) 중 워드라인 신호(WL<0>)에 의해 선택된 메모리셀(271)이 데이터 입출력 라인(DL)과 연결된다.
선택된 메모리셀(271)의 상태에 따라 데이터 입출력 라인(DL)에 흐르는 전류가 달라진다. 즉, 메모리셀(271)이 온셀인 경우에는 데이터 입출력 라인(DL)으로부터 온셀인 메모리셀(271)을 통하여 소오스 라인(source line<0>)으로 온셀 전류가 흐른다. 메모리 셀(271)이 오프셀인 경우에는 소량의 오프셀 누설 전류(off-cell leakage current)가 흐른다. 온셀 전류량이 오프셀 누설 전류량보다 크므로, 온셀인 경우에는 감지 노드의 전압 레벨(SO)이 비교적 빨리 떨어지고(301), 오프셀(SO)인 경우에는 천천히 떨어진다(302).
C 시점에서 감지 래치 신호(SENLAT)가 하이레벨로 활성화되면, 그 때의 감지 노드의 전압 레벨(SO)이 디지털 신호로 변환되어 래치된다. C 시점에서 감지 노드의 전압 레벨(SO)이 센싱 기준 전압 보다 높으면, 해당 메모리셀(271)은 오프셀인 것으로 판단되고, 감지노드의 전압이 센싱 기준 전압 보다 낮으면 해당 메모리셀(271)은 온셀인 것으로 판단된다.
센싱 기준 전압은 온셀/오프셀을 판단하는 기준이 되는 전압이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 바람직한 동작의 일 예를 설명하기 위한 그래프이다. 도 4a는 동작 주파수에 따라 감지 증폭 회로의 프리차아지 정도를 적응적으로 조절하는 일 예를 나타낸다.
도 1, 도 2, 도 4a를 함께 참조하여, 동작 주파수에 따라, 감지 증폭 회로의 프리차아지 정도를 적응적으로 조절하는 일 예를 상세히 설명하면 다음과 같다.
먼저, 주파수 레벨 감지부(도 1의 171)에 의해 감지된 동작 주파수가 높은 주파수인 경우(예를 들어, 높은 주파수 범위인 제1 주파수 범위에 속하거나 소정의 기준 주파수 보다 높은 경우)에는, 센싱 파라미터 발생부(175)는 데이터 입출력 라인이 기준 프리차아지 레벨보다 낮은 레벨로 프리차아지되도록 바이어스 신호(BIAS<n:0>)를 조절한다. 구체적으로는, 바이어스 트랜지스터들(BT0~BTn)이 보다 많이 턴온되도록 바이어스 신호(BIAS<n:0>)를 조절한다. 그러면, 바이어스 전압(VBIAS)은 노멀 경우(normal case)보다 낮아질 것이며, 이에 따라 데이터 입출력 라인(DL)의 프리차아지 전압 레벨(B 시점의 전압레벨)도 낮아진다. 프리차아지 신호(PRECH)를 조절하여, 프리차아지 구간이 줄어들도록 함으로써, 데이터 입출력 라인(SDL)의 프리차아지 전압 레벨이 낮아지도록 할 수도 있다.
상술한 바와 같이, 프리차아지 구간을 짧게 하고 프리차지 전압 레벨을 낮게 유지하면 프리차아지가 충분하지 않으므로(under precharge), 메모리 셀이 온셀인 경우 감지 노드(232)의 전압 레벨(SO)은 빠른 시간 내에 센싱 기준 전압 레벨 이하로 하강한다(311 참조). 따라서, 메모리 셀 데이터의 신속한 독출이 가능하게 된다. 메모리셀이 오프셀인 경우에는 프라차아지 전압 레벨이 낮은 점이 불리하게 작용할 수 있지만, 고주파수이므로 감지 래치 시점을 빨리 하면, 오프셀 누설 전류로 인하여 감지 노드(232)의 전압 레벨(SO)이 센싱 기준 전압 레벨 이하로 내려오기 전에 메모리셀 데이터를 감지할 수 있다(312 참조). 따라서, 오프셀 독출 오류(즉, 오프셀임에도 불구하고 온셀인 것으로 판단하는 오류)가 발생하지는 않는다.
한편, 감지된 동작 주파수가 낮은 주파수인 경우(예를 들어, 낮은 주파수 범위인 제2 주파수 범위에 속하거나 소정의 기준 주파수보다 낮은 경우)에는 데이터 입출력 라인(DL)이 기준 프리차아지 레벨보다 높은 레벨로 프리차아지되도록 바이어스 신호(BIAS<n:0>)를 조절한다. 그러면, 바이어스 전압(VBIAS)은 노멀 경우(normal case)보다 높아질 것이며, 이에 따라 데이터 입출력 라인(DL)의 프리차아지 전압 레벨(B' 시점의 전압레벨)도 높아진다. 프리차아지 신호(PRECH)를 조절하여, 프리차아지 구간이 증가하도록 함으로써, 데이터 입출력 라인(DL)의 프리차아지 전압 레벨이 높아지도록 할 수도 있다.
상술한 바와 같이, 프리차지 구간을 길게 하고 프리차지 전압을 높게 유지하면 프리차아지가 과하게 되어(over precharge), 메모리 셀이 온셀인 경우 감지 노드(232)의 전압 레벨(SO)이 센싱 기준 전압 레벨 아래로 내려오는데 더 오래 걸리게 된다(321 참조). 하지만 이 경우에는, 동작 주파수가 낮으므로 감지 래치 시점(C')을 느리게 할 수 있어, 온셀 독출 오류(즉, 온셀임에도 오프셀인 것으로 판단하는 오류)가 발생하지는 않는다. 한편 오버 프리차아지되어 있으므로 감지 노드(232)의 전압 레벨(SO)이 오프셀 누설 전류로 인하여 하강하는 시간은 매우 더디다(322 참조). 따라서, 오프셀은 안정적으로 독출될 수 있다.
상술한 바와 같이, 동작 주파수에 따라 감지 증폭 회로의 프리차아지 정도(프리차아지 전압 레벨)을 적응적으로 조절함으로써, 동작 주파수가 높을 때는 데이터 센싱 시점(C)을 빨리 할 수 있고, 동작 주파수가 낮을 때는 센싱 시점(C')을 느 리게 할 수 있다.
도 4b는 동작 주파수에 따라 감지 증폭 회로의 로드 전류량을 적응적으로 조절하는 일 예를 나타낸다.
도 1, 도 2, 도 4b를 함께 참조하여, 동작 주파수에 따라 감지 증폭 회로의 로드 전류량을 적응적으로 조절하는 일 예를 상세히 설명하면 다음과 같다.
먼저, 주파수 레벨 감지부(도 1의 171)에 의해 감지된 동작 주파수가 높은 주파수인 경우(예를 들어, 높은 주파수 범위인 제1 주파수 범위에 속하거나 소정의 기준 주파수 보다 높은 경우)에는, 센싱 파라미터 발생부(175)는 로드 전류가 감소하도록 로드 신호(LOAD<n:0>)를 조절한다. 구체적으로는, 로드 트랜지스터들(LT0~LTn)이 보다 적게 턴온되도록 로드 신호(LOAD<n:0>)를 조절한다. 프리차지가 끝난 시점에서 감지 래치 시점까지 감지 노드의 전압 레벨(SO)은 셀 전류와 로드 전류의 차로 결정이 된다. 로드 전류가 적으면, 감지 노드의 전압 레벨(SO)은 비교적 빨리 하강한다(331, 332 참조). 따라서, 메모리 셀 데이터의 신속한 독출이 가능하게 된다.
한편, 감지된 동작 주파수가 낮은 주파수인 경우(예를 들어, 낮은 주파수 범위인 제2 주파수 범위에 속하거나 소정의 기준 주파수보다 낮은 경우)에는 센싱 파라미터 발생부(175)는 로드 전류가 증가하도록 로드 신호(LOAD<n:0>)를 조절한다. 구체적으로는, 로드 트랜지스터들(LT0~LTn)이 보다 많이 턴온되도록 로드 신호(LOAD<n:0>)를 조절한다. 로드 전류량이 증가하면, 감지 노드의 전압 레벨(SO)은 느리게 하강한다(341, 342 참조). 따라서, 메모리 셀 데이터의 센싱 시점을 느리게 할 수 있다.
상술한 바와 같이, 동작 주파수에 따라 감지 증폭 회로의 로드 전류량(셀 전류에 대한 보상 전류량)을 적응적으로 조절함으로써, 동작 주파수가 높을 때는 데이터 센싱 시점(C)을 빨리 할 수 있고, 동작 주파수가 낮을 때는 센싱 시점(C')을 느리게 할 수 있다.
도 4a 및 도 4b에 도시된 예에서는 주파수에 따라 감지 증폭 회로가 적응적으로 조절된다. 이와 유사하게, 전원 전압에 따라 감지 증폭 회로가 적응적으로 조절되는 것이 바람직하다. 즉, 전원 전압이 고전압인 경우(예를 들어, 기준 전원 전압보다 높은 경우)에는 감지 증폭 회로의 프리차아지 전압 레벨 역시 올라가는 경향이 있다. 따라서, 고주파의 경우와 유사하게, 센싱 제어 회로(170)는 로드 전류가 감소되도록 혹은 바이어스 전압이 낮아지도록 감지 증폭 회로(150)를 제어하는 것이 바람직하다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 의하면, 전원 전압 레벨 및/또는 동작 주파수 레벨에 따라 감지 증폭 회로의 프리차지 정도를 조절하거나 로드 전류량을 조절하거나 또는 양자를 조절함으로써, 전원 전압의 레벨이나 동작 주파수에 관계없이 안 정적으로 메모리셀 데이터의 센싱 동작이 이루어진다.

Claims (22)

  1. 메모리셀 데이터를 판독하여 출력하는 메모리셀 데이터 센싱 회로에 있어서,
    메모리셀에 전기적으로 연결되는 데이터 입출력 라인의 전압 혹은 전류 차이를 감지 증폭하여 감지 신호를 출력하는 감지 증폭 회로; 및
    전원 전압 및 동작 주파수 중 적어도 어느 하나에 기초하여 상기 감지 증폭 회로의 프리차아지 정도를 제어하는 센싱 제어 회로를 포함하는 메모리셀 데이터 센싱 회로.
  2. 제 1 항에 있어서, 상기 센싱 제어 회로는
    상기 전원 전압 레벨을 감지하는 전원 전압 레벨 감지부; 및
    상기 감지된 전원 전압 레벨에 기초하여, 상기 데이터 입출력 라인의 프리차아지 전압 레벨을 조절하는 신호를 발생하는 센싱 파라미터 발생부를 포함하는 것을 특징으로 하는 메모리셀 데이터 센싱 회로.
  3. 제 1 항에 있어서, 상기 센싱 제어 회로는
    상기 동작 주파수를 감지하는 주파수 레벨 감지부; 및
    상기 감지된 동작 주파수에 기초하여, 상기 데이터 입출력 라인의 프리차아지 전압 레벨을 조절하는 신호를 발생하는 센싱 파라미터 발생부를 포함하는 것을 특징으로 하는 메모리셀 데이터 센싱 회로.
  4. 제 3 항에 있어서, 상기 센싱 파라미터 발생부는
    상기 감지된 동작 주파수가 제1 주파수 범위에 속하면 상기 데이터 입출력 라인을 기준 프리차아지 레벨보다 낮은 레벨로 프리차아지하고, 상기 감지된 동작 주파수가 제2 주파수 범위에 속하면 상기 데이터 입출력 라인을 상기 기준 프리차아지 레벨보다 높은 레벨로 프리차아지하는 바이어스 신호를 발생하는 것을 특징으로 하는 메모리셀 데이터 센싱 회로.
  5. 제 4 항에 있어서, 상기 감지 증폭 회로는
    센스 앰프 인에이블 신호, 상기 바이어스 신호 및 상기 데이터 입출력 라인의 전압 레벨에 응답하여, 바이어스 전압을 출력하는 바이어스부;
    상기 바이어스 전압에 의해 제어되고, 상기 데이터 입출력 라인과 감지 노드를 전기적으로 연결하는 증폭 트랜지스터; 및
    상기 감지 노드로 전류를 공급하는 로드부를 포함하는 것을 특징으로 하는 메모리셀 데이터 센싱 회로.
  6. 제 5 항에 있어서, 상기 바이어스부는
    풀업 세기를 가지고 상기 바이어스 전압을 풀업시키는 풀업부; 및
    풀다운 세기를 가지고 상기 바이어스 전압을 풀다운시키는 풀다운부를 포함하고,
    상기 풀업부의 풀업 세기 및 상기 풀다운부의 풀다운 세기 중 적어도 어느 하나는 상기 바이어스 신호에 의해 조절되는 것을 특징으로 하는 메모리셀 데이터 센싱 회로.
  7. 제 6 항에 있어서, 상기 풀다운부는
    각각이 상기 바이어스 신호에 의해 제어되는 복수의 풀다운 트랜지스터들을 포함하는 것을 특징으로 하는 메모리셀 데이터 센싱 회로.
  8. 제 5 항에 있어서, 상기 센싱 제어 회로는
    상기 전원 전압 및 상기 동작 주파수 중 적어도 어느 하나에 기초하여 상기 감지 노드로 공급되는 로드 전류량을 조절하는 것을 특징으로 하는 메모리셀 데이터 센싱 회로.
  9. 제 5 항에 있어서, 상기 센싱 제어 회로는
    상기 전원 전압 및 상기 동작 주파수 중 적어도 어느 하나에 기초하여 상기 데이터 입출력 라인의 프리차아지 구간을 조절하는 것을 특징으로 하는 메모리셀 데이터 센싱 회로.
  10. 메모리셀 데이터를 판독하여 출력하는 메모리셀 데이터 센싱 회로에 있어서,
    메모리셀에 전기적으로 연결되는 데이터 입출력 라인의 전압 혹은 전류 차이 를 감지 증폭하여 감지 신호를 출력하는 감지 증폭 회로; 및
    전원 전압 및 동작 주파수 중 적어도 어느 하나에 기초하여 상기 감지 증폭 회로의 프리차아지 전압 레벨 및 셀 전류 보상 전류량 중 적어도 하나를 적응적으로 제어하는 센싱 제어 회로를 포함하며,
    상기 셀 전류 보상 전류량은 상기 데이터 라인에 흐르는 셀 전류를 보상하기 위해 공급되는 전류량인 것을 특징으로 하는 메모리셀 데이터 센싱 회로.
  11. 제 10 항에 있어서, 상기 센싱 제어 회로는
    상기 전원 전압 및 상기 동작 주파수 중 적어도 어느 하나를 감지하는 전원 전압/주파수 레벨 감지부; 및
    상기 감지된 전원 전압 및 동작 주파수 중 적어도 어느 하나에 기초하여, 바이어스 신호 및 로드 신호를 발생하는 센싱 파라미터 발생부를 포함하는 것을 특징으로 하는 메모리셀 데이터 센싱 회로.
  12. 제 11 항에 있어서, 상기 감지 증폭 회로는
    센스 앰프 인에이블 신호, 상기 바이어스 신호 및 상기 데이터 입출력 라인의 전압 레벨에 응답하는 바이어스 전압을 출력하는 바이어스부;
    상기 바이어스 전압에 의해 제어되고, 상기 데이터 입출력 라인과 감지 노드를 전기적으로 연결하는 증폭 트랜지스터; 및
    상기 로드 신호에 응답하여 상기 감지 노드로 로드 전류를 공급하는 로드부 를 포함하는 것을 특징으로 하는 메모리셀 데이터 센싱 회로.
  13. 제 12 항에 있어서, 상기 센싱 파라미터 발생부는
    상기 감지된 동작 주파수가 기준 주파수보다 높으면, 상기 로드 전류가 감소하도록 상기 로드 신호를 조절하는 것을 특징으로 하는 메모리셀 데이터 센싱 회로.
  14. 제 12 항에 있어서, 상기 센싱 파라미터 발생부는
    상기 감지된 전원 전압 레벨이 기준 전압 레벨보다 높으면, 상기 로드 전류가 감소하도록 상기 로드 신호를 조절하는 것을 특징으로 하는 메모리셀 데이터 센싱 회로.
  15. 제 12 항에 있어서, 상기 센싱 파라미터 발생부는
    상기 감지된 동작 주파수가 기준 주파수보다 높으면, 상기 바이어스 전압 레벨이 낮아지도록 상기 바이어스 신호를 조절하는 것을 특징으로 하는 메모리셀 데이터 센싱 회로.
  16. 제 12 항에 있어서, 상기 감지 증폭 회로는
    상기 감지 노드의 전압 레벨을 디지털 신호를 변환하여 래치하는 래치부를 더 포함하는 것을 특징으로 하는 메모리셀 데이터 센싱 회로.
  17. 메모리셀 어레이;
    상기 메모리셀 어레이에서 메모리 셀을 선택하기 위한 어드레스 디코더;
    상기 선택된 메모리 셀로/로부터 데이터를 입출력하기 위한 데이터 입출력 라인;
    상기 데이터 입출력 라인의 전압 혹은 전류 차이를 감지 증폭하여 감지 신호를 출력하는 감지 증폭 회로; 및
    전원 전압 및 동작 주파수 중 적어도 어느 하나에 기초하여 상기 감지 증폭 회로의 동작을 적응적으로 제어하는 센싱 제어 회로를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 센싱 제어 회로는
    상기 전원 전압 레벨을 감지하는 전원 전압 레벨 감지부; 및
    상기 감지된 전원 전압 레벨에 기초하여, 상기 데이터 입출력 라인의 프리차아지 전압 레벨을 조절하는 신호를 발생하는 센싱 파라미터 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 17 항에 있어서, 상기 센싱 제어 회로는
    상기 동작 주파수를 감지하는 주파수 레벨 감지부; 및
    상기 감지된 동작 주파수에 기초하여, 상기 데이터 입출력 라인의 프리차아 지 전압 레벨을 조절하는 신호를 발생하는 센싱 파라미터 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 17 항에 있어서, 상기 센싱 제어 회로는
    상기 전원 전압 및 상기 동작 주파수 중 적어도 어느 하나에 기초하여 상기 감지 증폭 회로의 프리차아지 전압 레벨 및 셀 전류 보상 전류량 중 적어도 하나를 적응적으로 제어하며,
    상기 셀 전류 보상 전류량은 상기 데이터 라인에 흐르는 셀 전류를 보상하기 위해 공급되는 전류량인 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서, 상기 센싱 제어 회로는
    상기 전원 전압 및 상기 동작 주파수 중 적어도 어느 하나를 감지하는 전원 전압/주파수 레벨 감지부; 및
    상기 감지된 전원 전압 및 동작 주파수 중 적어도 어느 하나에 기초하여, 바이어스 신호 및 로드 신호를 발생하는 센싱 파라미터 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서, 상기 감지 증폭 회로는
    센스 앰프 인에이블 신호, 상기 바이어스 신호 및 상기 데이터 입출력 라인의 전압 레벨에 응답하는 바이어스 전압을 출력하는 바이어스부;
    상기 바이어스 전압에 의해 제어되고, 상기 데이터 입출력 라인과 감지 노드를 전기적으로 연결하는 증폭 트랜지스터; 및
    상기 로드 신호에 응답하여 상기 감지 노드로 로드 전류를 공급하는 로드부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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