KR20030046127A - 안정적인 입출력라인 센싱제어 스킴을 갖는 반도체메모리장치 및 이의 센싱제어 방법 - Google Patents

안정적인 입출력라인 센싱제어 스킴을 갖는 반도체메모리장치 및 이의 센싱제어 방법 Download PDF

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Abstract

문턱전압이 변하더라도 안정적인 입출력라인 센싱제어 스킴을 갖는 반도체 메모리장치 및 이의 센싱제어 방법이 개시된다. 상기 반도체 메모리 장치는, 한쌍의 입출력 라인들과 한쌍의 데이터 라인들 사이에 연결되는 한쌍의 스위치 트랜지스터들을 제어하는 제어회로를 구비하고, 상기 제어회로는 센싱동작시 상기 스위치 트랜지스터들의 하나를 턴온시키고 다른 하나를 턴오프시키기 위한 제어신호를 발생하며 상기 제어신호의 전압레벨을 상기 스위치 트랜지스터들의 문턱전압의 변화에 따라 가변시키는 것을 특징으로 한다. 따라서 스위치 트랜지스터들의 문턱전압이 제조공정등의 영향으로 인해 변하더라도 제어신호의 전압레벨도 함께 변하게 되므로, 센싱동작시 스위치 트랜지스터들중 항상 하나만이 턴온되게 되며 그 결과 안정적안 센싱이 이루어질 수 있다.

Description

안정적인 입출력라인 센싱제어 스킴을 갖는 반도체 메모리장치 및 이의 센싱제어 방법{Semiconductor memory device having stable input/output line sensing control scheme and sensing control method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리장치의입출력라인 센싱제어 스킴(Scheme) 및 센싱제어 방법에 관한 것이다.
반도체 메모리장치에서는 독출동작시 메모리셀 데이터가 한쌍의 입출력라인들, 즉 입출력라인과 상보 입출력라인을 경유하여 독출된다. 그런데 독출동작시 입출력라인과 상보 입출력라인 사이의 전압 차이는 매우 작으며 따라서 그 작은 전압차이를 안정적으로 센싱하는 것이 매우 중요하며 이를 위하여 일반적으로 CTPS(Charge Transfer Pre-sensing Scheme)가 이용된다.
도 1은 반도체 메모리장치에서 CTPS를 이용하는 데이터 패쓰(Path)를 나타내는 도면이다.
도 1을 참조하면, 한쌍의 비트라인들(BL,BLB)이 메모리셀 어레이(11) 내의 메모리셀들(111,112)에 연결되고, 비트라인들(BL,BLB)은 분리 제어신호(ISO)에 응답하는 한쌍의 분리(Isolation) 트랜지스터들(121,122)을 경유하여 비트라인 감지증폭기(13)에 연결된다. 비트라인 감지증폭기(13)는 칼럼선택 제어신호(CSL)에 응답하는 한쌍의 칼럼선택 트랜지스터들(141,142)을 경유하여 한쌍의 입출력라인들(FIO,FIOB)에 연결된다.
한쌍의 입출력라인들(FIO,FIOB) 사이에는 제1프리차지 신호(FIOP)에 응답하는 제1프리차지 회로(15)가 연결되고, 입출력라인들(FIO,FIOB)은 한쌍의 스위치 트랜지스터들(161,162)을 경유하여 한쌍의 데이터라인들(SIO,SIOB)에 연결된다. 데이터라인들(SIO,SIOB)에는 제2프리차지 신호(SIOP)에 응답하는 제2프리차지 회로(171,172)가 연결되고 또한 데이터라인 감지증폭기(18)가 연결된다. 데이터라인 감지증폭기(18)에는 감지인에이블 신호(SAEN)에 응답하는 제어 트랜지스터(19)가 연결된다.
특히 CTPS를 이용하는 데이터 패쓰에서는, 센싱동작시 데이터라인 감지증폭기(18)의 입력단 즉 데이터라인들(SIO,SIOB) 사이의 전압차이를 크게 하기 위하여 스위치 트랜지스터들(161,162)중 하나는 턴온되고 다른 하나는 턴오프되도록 제어신호(IOSW)의 로우 레벨이 결정되어야 한다.
다시말해 스위치 트랜지스터(161)의 게이트와 소오스 사이의 전압(Vgs1)이 스위치 트랜지스터(161)의 문턱전압(Vth)보다 크거나 같고 스위치 트랜지스터(162)의 게이트와 소오스 사이의 전압(Vgs2)이 스위치 트랜지스터(162)의 문턱전압(Vth)보다 작아야 한다. 또는 이와 반대로 스위치 트랜지스터(161)의 게이트와 소오스 사이의 전압(Vgs1)이 스위치 트랜지스터(161)의 문턱전압(Vth)보다 작고 스위치 트랜지스터(162)의 게이트와 소오스 사이의 전압(Vgs2)이 스위치 트랜지스터(162)의 문턱전압(Vth)보다 크거나 같아야 한다.
그러나 종래기술에서는 센싱동작시 제어신호(IOSW)의 로우 레벨이 소정의 일정한 값을 갖도록 발생되는 데, 스위치 트랜지스터들(161,162)의 문턱전압(Vth)이 제조공정등의 영향으로 인해 변할 경우 스위치 트랜지스터들(161,162)이 모두 턴온되거나 모두 턴오프되는 경우가 발생될 수 있다. 이러한 경우 오동작이 발생된다.
따라서 본 발명의 목적은 문턱전압이 변하더라도 안정적인 입출력라인 센싱제어 스킴을 갖는 반도체 메모리장치를 제공하는 것이다.
본 발명의 다른 목적은 문턱전압이 변하더라도 안정적으로 센싱동작을 수행할 수 있는 센싱제어 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 반도체 메모리장치에서 CTPS를 이용하는 데이터 패쓰(Path)를 나타내는 도면이다.
도 2는 본 발명의 제1실시예에 따른 반도체 메모리장치의 데이터 패쓰(Path)의 일부를 나타내는 도면이다.
도 3은 도 2에 도시된 회로에서 센싱동작시 관련된 신호들의 파형도를 나타내는 도면이다.
도 4는 본 발명의 제2실시예에 따른 반도체 메모리장치의 데이터 패쓰의 일부를 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리 장치는, 한쌍의 입출력 라인들과 한쌍의 데이터 라인들 사이에 연결되는 한쌍의 스위치 트랜지스터들을 제어하는 제어회로를 구비하고, 상기 제어회로는 센싱동작시 상기 스위치 트랜지스터들의 하나를 턴온시키고 다른 하나를 턴오프시키기 위한 제어신호를 발생하며 상기 제어신호의 전압레벨을 상기 스위치 트랜지스터들의 문턱전압의 변화에 따라 가변시키는 것을 특징으로 한다.
상기 한쌍의 입출력 라인들은 메모리셀 어레이로부터 독출된 한쌍의 차동 신호들을 전송한다. 제1프리차지 회로는 제1프리차지 신호에 응답하여 상기 한쌍의 입출력 라인들을 제1레벨로 프리차지하고, 제2프리차지 회로는 제2프리차지 신호에 응답하여 상기 한쌍의 데이터 라인들을 제2레벨로 프리차지한다. 감지증폭기는 상기 한쌍의 데이터 라인들의 전압들을 감지증폭한다.
바람직한 일시예에 따르면, 상기 스위치 트랜지스터들 각각은 피모스 트랜지스터로 구성되고 상기 제1레벨은 전원전압 레벨이고 상기 제2레벨은 접지전압 레벨이다. 상기 일실시예에 따르면, 상기 제어회로는, 소오스에 전원전압이 인가되고 게이트에 입력신호가 인가되며 드레인으로부터 상기 제어신호가 출력되는 제1피모스 트랜지스터, 소오스에 전원전압이 인가되고 게이트와 드레인이 상기 제1피모스 트랜지스터의 드레인에 연결되는 제2피모스 트랜지스터, 상기 입력신호를 반전시키는 인버터, 상기 인버터의 출력신호를 지연시키는 지연회로, 드레인에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 지연회로의 출력신호가 인가되는 제1엔모스 트랜지스터, 및 드레인에 상기 제1엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 입력신호가 인가되며 소오스에 접지전압이 인가되는 제2피모스 트랜지스터를 구비한다.
바람직한 다른 실시예에 따르면, 상기 스위치 트랜지스터들 각각은 엔모스 트랜지스터로 구성되고 상기 제1레벨은 접지전압 레벨이고 상기 제2레벨은 전원전압 레벨이다. 상기 다른 실시예에 따르면, 상기 제어회로는, 소오스에 전원전압이 인가되고 게이트에 입력신호가 인가되는 제1피모스 트랜지스터, 상기 입력신호를 반전시키는 인버터, 상기 인버터의 출력신호를 지연시키는 지연회로, 소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 지연회로의 출력신호가 인가되며 드레인으로부터 상기 제어신호가 출력되는 제2피모스 트랜지스터, 드레인에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 입력신호가 인가되며 소오스에 접지전압이 인가되는 제1엔모스 트랜지스터, 및 드레인과 게이트가 상기 제2피모스 트랜지스터의 드레인에 연결되며 소오스에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 센싱제어 방법은, 메모리셀 어레이, 상기 메모리셀 어레이로부터 독출된 한쌍의 차동 신호들을 전송하는 한쌍의 입출력 라인들, 상기 한쌍의 입출력 라인들에 일단이 연결되는 한쌍의 스위치트랜지스터들, 및 상기 한쌍의 스위치 트랜지스터들의 타단에 연결되는 한쌍의 데이터 라인들을 구비하는 반도체 메모리장치의 센싱제어 방법에 있어서, 제1프리차지 신호에 응답하여 상기 한쌍의 입출력 라인들을 제1레벨로 프리차지하는 단계, 제2프리차지 신호에 응답하여 상기 한쌍의 데이터 라인들을 제2레벨로 프리차지하는 단계, 전압레벨이 상기 스위치 트랜지스터들의 문턱전압의 변화에 따라 가변되는 제어신호를 발생하는 단계, 상기 제어신호에 의해 상기 스위치 트랜지스터들의 하나를 턴온시키고 다른 하나를 턴오프시키는 단계, 및 상기 한쌍의 데이터 라인들의 한쌍의 차동 신호들을 센싱하는 단계를 구비하는 것을 특징으로 한다.
상기 스위치 트랜지스터들 각각이 피모스 트랜지스터로 구성되는 경우에는, 상기 제1레벨은 전원전압 레벨이고 상기 제2레벨은 접지전압 레벨이다. 이 경우 상기 제어신호를 발생하는 단계는, 입력신호가 논리"로우"일 때 상기 제어신호의 전압레벨을 전원전압 레벨로 만드는 단계, 및 상기 입력신호가 논리"하이"일 때 상기 제어신호의 전압레벨을 전원전압에서 상기 피모스 트랜지스터의 문턱전압을 뺀 값으로 만드는 단계를 포함하여 구성된다.
상기 스위치 트랜지스터들 각각이 엔모스 트랜지스터로 구성되는 경우에는, 상기 제1레벨은 접지전압 레벨이고 상기 제2레벨은 전원전압 레벨이다. 이 경우 상기 제어신호를 발생하는 단계는, 입력신호가 논리"하이"일 때 상기 제어신호의 전압레벨을 접지전압 레벨로 만드는 단계, 및 입력신호가 논리"로우"일 때 상기 제어신호의 전압레벨을 접지전압에 상기 엔모스 트랜지스터의 문턱전압을 더한 값으로 만드는 단계를 포함하여 구성된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명의 제1실시예에 따른 반도체 메모리장치의 데이터 패쓰(Path)의 일부를 나타내는 도면이다.
도 2를 참조하면, 본 발명의 제1실시예에 따른 반도체 메모리장치는, 한쌍의 입출력 라인들(FIO,FIOB), 피모스 트랜지스터들로 구성되는 제1프리차지 회로(25), 피모스 트랜지스터들로 구성되는 한쌍의 스위치 트랜지스터들(261,262), 한쌍의 데이터 라인들(SIO,SIOB), 엔모스 트랜지스터들로 구성되는 제2프리차지 회로(271,272), 데이터라인 감지증폭기(28), 엔모스 트랜지스터로 구성되는 제어 트랜지스터(29), 및 제어회로(30)를 구비한다.
입출력 라인들(FIO,FIOB)은 독출동작시 도 1에 도시된 메모리셀 어레이(11)로부터 비트라인들(BL,BLB), 분리 트랜지스터들(121,122), 비트라인 감지증폭기(13), 및 칼럼선택 트랜지스터들(141,142)을 경유하여 독출된 한쌍의 차동 신호들을 전송한다. 제1프리차지 회로(25)는 제1프리차지 신호(FIOP)에 응답하여 입출력 라인들(FIO,FIOB)을 전원전압(VCC) 레벨로 프리차지한다.
한쌍의 스위치 트랜지스터들(261,262)은 한쌍의 입출력 라인들(FIO,FIOB)에 일단이 연결되고 한쌍의 데이터 라인들(SIO,SIOB)에 타단이 연결된다. 제2프리차지 회로(271,272)는 제2프리차지 신호(SIOP)에 응답하여 데이터 라인들(SIO,SIOB)을 접지전압(VSS) 레벨로 프리차지한다. 데이터라인 감지증폭기(28)는 인에이블 신호(SAEN)에 의해 제어 트랜지스터(29)가 턴온되면 데이터 라인들(SIO,SIOB)의 전압들을 감지증폭한다.
특히 제어회로(30)는, 센싱동작시 데이터라인 감지증폭기(28)의 입력단 즉 데이터라인들(SIO,SIOB) 사이의 전압차이를 크게 하기 위하여, 스위치 트랜지스터들(261,262)의 하나를 턴온시키고 다른 하나를 턴오프시키기 위한 제어신호(IOSW)를 발생하며 제어신호(IOSW)의 전압레벨을 스위치 트랜지스터들(261,262)의 문턱전압의 변화에 따라 가변시킨다.
좀더 상세하게는 제어회로(30)는 입력신호(IOSW_in)가 논리"로우"일 때는 즉 센싱동작 시작전에는 제어신호(IOSW)의 전압레벨을 전원전압(VCC) 레벨로 만들어 스위치 트랜지스터들(261,262)을 모두 턴오프시킨다.
제어회로(30)는 입력신호(IOSW_in)가 논리"하이"일 때는 즉 센싱동작시에는 제어신호(IOSW)의 전압레벨을 전원전압(VCC)에서 스위치 트랜지스터들(261,262)의 문턱전압 만큼을 뺀 값으로 만든다. 즉 제어신호(IOSW)의 전압레벨을 스위치 트랜지스터들(261,262)의 문턱전압의 변화에 따라 가변시킨다. 이에 따라 스위치 트랜지스터들(261,262)의 문턱전압이 제조공정등의 영향으로 인해 변하더라도 제어신호(IOSW)의 전압레벨도 함께 변하게 되므로 센싱동작시 스위치 트랜지스터들(261,262)중 항상 하나만이 턴온된다. 따라서 데이터라인 감지증폭기(28)의 입력단 즉 데이터라인들(SIO,SIOB) 사이의 전압차이가 충분히 커지게 되어 안정적안 센싱이 이루어질 수 있다. 센싱동작에 대해서는 도 3에 도시된 파형도를 참조하여 보다 상세히 후술된다.
제어회로(30)는 제1피모스 트랜지스터(311), 제2피모스 트랜지스터(312), 제1엔모스 트랜지스터(313), 제2엔모스 트랜지스터(314), 인버터(315), 및 지연회로(316)를 구비한다.
제1피모스 트랜지스터(311)는 소오스에 전원전압(VCC)이 인가되고 게이트에 입력신호(IOSW_in)가 인가되며 드레인으로부터 제어신호(IOSW)가 출력된다. 제2피모스 트랜지스터(312)는 소오스에 전원전압(VCC)이 인가되고 게이트와 드레인이 제1피모스 트랜지스터(311)의 드레인에 연결된다. 특히 제2피모스 트랜지스터(312)의 문턱전압이 스위치 트랜지스터들(261,262)의 문턱전압과 동일한 값을 갖도록 제2피모스 트랜지스터(312)의 크기는 스위치 트랜지스터들(261,262)의 크기와 동일하게 설계된다.
인버터(315)는 입력신호(IOSW_in)를 반전시키고 지연회로(316)는 인버터(315)의 출력신호를 지연시킨다. 제1엔모스 트랜지스터(313)는 드레인에 제1피모스 트랜지스터(311)의 드레인이 연결되고 게이트에 지연회로(316)의 출력신호가 인가된다. 제2엔모스 트랜지스터(314)는 드레인에 제1엔모스 트랜지스터(313)의 소오스가 연결되고 게이트에 입력신호(IOSW_in)가 인가되며 소오스에 접지전압(VSS)이 인가된다.
도 3은 도 2에 도시된 회로에서 센싱동작시 관련된 신호들의 파형도를 나타내는 도면이다. 도 3을 참조하여 도 2에 도시된 회로에서의 센싱동작이 보다 상세히 설명된다.
먼저 입력신호(IOSW_in)이 논리"로우"일 때는 즉 센싱동작 시작전에는 제어회로(30)의 제1피모스 트랜지스터(311)가 턴온되어 제어신호(IOSW)의 전압레벨이 전원전압(VCC) 레벨이 된다. 이에 따라 스위치 트랜지스터들(261,262)을 모두 턴오프된다. 또한 이때 제1프리차지 신호(FIOP)가 논리"로우"가 되고 제2프리차지 신호(SIOP)가 논리"하이"가 되므로, 제1프리차지 회로(25)에 의해 입출력 라인들(FIO,FIOB)이 전원전압(VCC) 레벨로 프리차지되고 제2프리차지 회로(271,272)에 의해 데이터라인들(SIO,SIOB)이 접지전압(VSS) 레벨로 프리차지된다.
다음에 입력신호(IOSW_in)가 논리"로우"로부터 논리"하이"로 변환되면 즉 센싱동작이 시작되면, 제어회로(30)에서 일시적으로 즉 지연회로(316)의 지연시간 동안 제1 및 제2엔모스 트랜지스터(313,314)가 함께 턴온되어 제어신호(IOSW)의 전압레벨이 접지전압(VSS) 레벨이 된다. 이후 제1피모스 트랜지스터(311) 및 제1엔모스 트랜지스터(313)가 턴오프되어 제어신호(IOSW)의 전압레벨은 전원전압(VCC)에서 제2피모스 트랜지스터(312)의 문턱전압 만큼을 뺀 값이 된다.
제2피모스 트랜지스터(312)의 문턱전압은 스위치 트랜지스터들(261,262)의 문턱전압과 동일하므로 제어신호(IOSW)의 전압레벨은 제2피모스 트랜지스터(312)의 문턱전압 즉 스위치 트랜지스터들(261,262)의 문턱전압의 변화에 따라 가변된다.
또한 입력신호(IOSW_in)가 논리"로우"로부터 논리"하이"로 변환될 때 즉 센싱동작이 시작될 때, 제1프리차지 신호(FIOP)가 논리"하이"가 되고 제2프리차지 신호(SIOP)가 논리"로우"가 되므로 제1프리차지 회로(25) 및 제2프리차지 회로(271,272)는 비활성화된다.
따라서 이때 전원전압(VCC) 레벨이 2.5볼트(Volt)이고 제2피모스 트랜지스터(312)의 문턱전압 즉 스위치 트랜지스터들(261,262)의 문턱전압이 0.5볼트라고 하면, 제어신호(IOSW)의 전압레벨은 2.0볼트가 된다. 또한 입출력 라인(FIO)을 통해 입력되는 신호의 전압레벨이 2.5볼트이고 상보 입출력 라인(FIOB)을 통해 입력되는 신호의 전압레벨들이 2.3볼트라고 하면, 스위치 트랜지스터(261)의 게이트와 소오스 사이의 전압(Vgs1)의 절대값은 0.5볼트가 되고 스위치 트랜지스터(262)의 게이트와 소오스 사이의 전압(Vgs2)의 절대값은 0.3볼트가 된다.
이에 따라 스위치 트랜지스터(261)는 턴온되고 스위치 트랜지스터(262)는 턴오프된다. 따라서 턴온된 스위치 트랜지스터(261)를 통해 입출력 라인(FIO)의 전하가 데이터 라인(SIO)으로 전달됨으로써 데이터라인(SIO)의 전압레벨은 상보 데이터라인(SIOB)의 전압레벨에 비하여 더욱 증가되며 데이터라인들(SIO,SIOB) 사이의 전압차이가 커지게 된다. 다음에 인에이블 신호(SAEN)가 논리"하이"가 되면 제어 트랜지스터(29)가 턴온되며 이에 따라 데이터라인 감지증폭기(28)가 데이터 라인들(SIO,SIOB) 사이의 전압차를 감지증폭한다. 이와 같은 센싱스킴을 전술한 바와 같은 CTPS(Charge Transfer Pre-sensing Scheme)이라고 한다.
도 4는 본 발명의 제2실시예에 따른 반도체 메모리장치의 데이터 패쓰의 일부를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 제2실시예에 따른 반도체 메모리장치는, 한쌍의 입출력 라인들(FIO,FIOB), 엔모스 트랜지스터들로 구성되는 제1프리차지 회로(45), 엔모스 트랜지스터들로 구성되는 한쌍의 스위치 트랜지스터들(461,462), 한쌍의 데이터 라인들(SIO,SIOB), 피모스 트랜지스터들로 구성되는 제2프리차지회로(471,472), 데이터라인 감지증폭기(48), 엔모스 트랜지스터로 구성되는 제어 트랜지스터(49), 및 제어회로(50)를 구비한다.
제1프리차지 회로(45)는 제1프리차지 신호(FIOP)에 응답하여 입출력 라인들(FIO,FIOB)을 접지전압(VSS) 레벨로 프리차지한다. 제2프리차지 회로(471,472)는 제2프리차지 신호(SIOP)에 응답하여 데이터 라인들(SIO,SIOB)을 전원전압(VCC) 레벨로 프리차지한다.
제어회로(50)는, 제1피모스 트랜지스터(511), 제2피모스 트랜지스터(512), 제1엔모스 트랜지스터(513), 제2엔모스 트랜지스터(514), 인버터(515), 및 지연회로(516)를 구비한다.
제1피모스 트랜지스터(511)는 소오스에 전원전압(VCC)이 인가되고 게이트에 입력신호(IOSW_in)가 인가된다. 제2피모스 트랜지스터(512)는 소오스에 제1피모스 트랜지스터(511)의 드레인이 연결되고 게이트에 지연회로(516)의 출력신호가 인가되며 드레인으로부터 제어신호(IOSW)가 출력된다. 제1엔모스 트랜지스터(513)는 드레인에 제2피모스 트랜지스터(512)의 드레인이 연결되고 게이트에 입력신호(IOSW_in)가 인가된다. 제2엔모스 트랜지스터(514)는 드레인 및 게이트에 제1엔모스 트랜지스터(513)의 드레인이 연결되고 소오스에 접지전압(VSS)이 인가된다.
특히 제2엔모스 트랜지스터(514)의 문턱전압이 스위치 트랜지스터들(461,462)의 문턱전압과 동일한 값을 갖도록 제2엔모스 트랜지스터(514)의 크기는 스위치 트랜지스터들(461,462)의 크기와 동일하게 설계된다. 인버터(415)는 입력신호(IOSW_in)를 반전시키고 지연회로(416)는 인버터(415)의 출력신호를 지연시킨다.
좀더 설명하면, 입력신호(IOSW_in)이 논리"하이"일 때는 즉 센싱동작 시작전에는 제어회로(50)의 제1엔모스 트랜지스터(513)가 턴온되어 제어신호(IOSW)의 전압레벨이 접지전압(VSS) 레벨이 된다. 이에 따라 스위치 트랜지스터들(461,462)이 모두 턴오프된다.
입력신호(IOSW_in)가 논리"하이"로부터 논리"로우"로 변환되면 즉 센싱동작이 시작되면, 제어회로(50)에서 일시적으로 즉 지연회로(516)의 지연시간 동안 제1 및 제2피모스 트랜지스터(511,512)가 함께 턴온되어 제어신호(IOSW)의 전압레벨이 전원전압(VCC) 레벨이 된다. 이후 제2피모스 트랜지스터(512) 및 제1엔모스 트랜지스터(513)가 턴오프되어 제어신호(IOSW)의 전압레벨은 접지전압(VSS)에서 제2엔모스 트랜지스터(514)의 문턱전압 만큼을 더한 값이 된다.
제2엔모스 트랜지스터(514)의 문턱전압은 스위치 트랜지스터들(461,462)의 문턱전압과 동일하므로 제어신호(IOSW)의 전압레벨은 제2엔모스 트랜지스터(514)의 문턱전압 즉 스위치 트랜지스터들(461,462)의 문턱전압의 변화에 따라 가변된다. 이에 따라 스위치 트랜지스터들(461,462)의 문턱전압이 제조공정등의 영향으로 인해 변하더라도 제어신호(IOSW)의 전압레벨도 함께 변하게 되므로 센싱동작시 스위치 트랜지스터들(461,462)중 항상 하나만이 턴온된다. 따라서 데이터라인 감지증폭기(48)의 입력단 즉 데이터라인들(SIO,SIOB) 사이의 전압차이가 충분히 커지게 되어 안정적안 센싱이 이루어질 수 있다.
도 4에 도시된 회로에서의 센싱동작은 도 2에 도시된 회로에서의 센싱동작과 유사하므로 여기에서 상세한 설명은 생략된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치에서는, 한쌍의 입출력 라인들과 한쌍의 데이터 라인들 사이에 연결되는 한쌍의 스위치 트랜지스터들을 제어하는 제어신호의 전압레벨이 센싱동작시 스위치 트랜지스터들의 문턱전압의 변화에 따라 가변된다. 따라서 스위치 트랜지스터들의 문턱전압이 제조공정등의 영향으로 인해 변하더라도 제어신호의 전압레벨도 함께 변하게 되므로, 센싱동작시 스위치 트랜지스터들중 항상 하나만이 턴온되게 되며 그 결과 안정적안 센싱이 이루어질 수 있다.

Claims (18)

  1. 메모리셀 어레이;
    상기 메모리셀 어레이로부터 독출된 한쌍의 차동 신호들을 전송하는 한쌍의 입출력 라인들;
    제1프리차지 신호에 응답하여 상기 한쌍의 입출력 라인들을 제1레벨로 프리차지하는 제1프리차지 회로;
    상기 한쌍의 입출력 라인들에 일단이 연결되는 한쌍의 스위치 트랜지스터들;
    상기 한쌍의 스위치 트랜지스터들의 타단에 연결되는 한쌍의 데이터 라인들;
    제2프리차지 신호에 응답하여 상기 한쌍의 데이터 라인들을 제2레벨로 프리차지하는 제2프리차지 회로;
    상기 한쌍의 데이터 라인들의 전압들을 감지증폭하는 감지증폭기; 및
    상기 스위치 트랜지스터들의 하나를 턴온시키고 다른 하나를 턴오프시키기 위한 제어신호를 발생하며 상기 제어신호의 전압레벨을 상기 스위치 트랜지스터들의 문턱전압의 변화에 따라 가변시키는 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 스위치 트랜지스터들 각각은 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 제1레벨은 전원전압 레벨인 것을 특징으로 하는 반도체 메모리장치.
  4. 제2항에 있어서, 상기 제2레벨은 접지전압 레벨인 것을 특징으로 하는 반도체 메모리장치.
  5. 제4항에 있어서, 상기 제어회로는,
    입력신호가 논리"로우"일 때는 상기 제어신호의 전압레벨을 전원전압 레벨로 만들고 입력신호가 논리"하이"일 때는 상기 제어신호의 전압레벨을 전원전압에서 상기 피모스 트랜지스터의 문턱전압을 뺀 값으로 만드는 것을 특징으로 하는 반도체 메모리장치.
  6. 제4항에 있어서, 상기 제어회로는,
    소오스에 전원전압이 인가되고 게이트에 입력신호가 인가되며 드레인으로부터 상기 제어신호가 출력되는 제1피모스 트랜지스터;
    소오스에 전원전압이 인가되고 게이트와 드레인이 상기 제1피모스 트랜지스터의 드레인에 연결되는 제2피모스 트랜지스터;
    상기 입력신호를 반전시키는 인버터;
    상기 인버터의 출력신호를 지연시키는 지연회로;
    드레인에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 지연회로의 출력신호가 인가되는 제1엔모스 트랜지스터; 및
    드레인에 상기 제1엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 입력신호가 인가되며 소오스에 접지전압이 인가되는 제2피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제1항에 있어서, 상기 스위치 트랜지스터들 각각은 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  8. 제7항에 있어서, 상기 제1레벨은 접지전압 레벨인 것을 특징으로 하는 반도체 메모리장치.
  9. 제7항에 있어서, 상기 제2레벨은 전원전압 레벨인 것을 특징으로 하는 반도체 메모리장치.
  10. 제9항에 있어서, 상기 제어회로는,
    입력신호가 논리"하이"일 때는 상기 제어신호의 전압레벨을 접지전압 레벨로 만들고 입력신호가 논리"로우"일 때는 상기 제어신호의 전압레벨을 접지전압에 상기 엔모스 트랜지스터의 문턱전압을 더한 값으로 만드는 것을 특징으로 하는 반도체 메모리장치.
  11. 제9항에 있어서, 상기 제어회로는,
    소오스에 전원전압이 인가되고 게이트에 입력신호가 인가되는 제1피모스 트랜지스터;
    상기 입력신호를 반전시키는 인버터;
    상기 인버터의 출력신호를 지연시키는 지연회로;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 지연회로의 출력신호가 인가되며 드레인으로부터 상기 제어신호가 출력되는 제2피모스 트랜지스터;
    드레인에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 입력신호가 인가되며 소오스에 접지전압이 인가되는 제1엔모스 트랜지스터; 및
    드레인과 게이트가 상기 제2피모스 트랜지스터의 드레인에 연결되며 소오스에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  12. 메모리셀 어레이, 상기 메모리셀 어레이로부터 독출된 한쌍의 차동 신호들을 전송하는 한쌍의 입출력 라인들, 상기 한쌍의 입출력 라인들에 일단이 연결되는 한쌍의 스위치 트랜지스터들, 및 상기 한쌍의 스위치 트랜지스터들의 타단에 연결되는 한쌍의 데이터 라인들을 구비하는 반도체 메모리장치의 센싱제어 방법에 있어서,
    제1프리차지 신호에 응답하여 상기 한쌍의 입출력 라인들을 제1레벨로 프리차지하는 단계;
    제2프리차지 신호에 응답하여 상기 한쌍의 데이터 라인들을 제2레벨로 프리차지하는 단계;
    전압레벨이 상기 스위치 트랜지스터들의 문턱전압의 변화에 따라 가변되는 제어신호를 발생하는 단계;
    상기 제어신호에 의해 상기 스위치 트랜지스터들의 하나를 턴온시키고 다른 하나를 턴오프시키는 단계; 및
    상기 한쌍의 데이터 라인들의 한쌍의 차동 신호들을 센싱하는 단계를 구비하는 것을 특징으로 하는 센싱제어 방법.
  13. 제12항에 있어서, 상기 스위치 트랜지스터들 각각이 피모스 트랜지스터인 경우 상기 제1레벨은 전원전압 레벨인 것을 특징으로 하는 센싱제어 방법.
  14. 제13항에 있어서, 상기 제2레벨은 접지전압 레벨인 것을 특징으로 하는 센싱제어 방법.
  15. 제14항에 있어서, 상기 제어신호를 발생하는 단계는,
    입력신호가 논리"로우"일 때 상기 제어신호의 전압레벨을 전원전압 레벨로 만드는 단계; 및
    상기 입력신호가 논리"하이"일 때 상기 제어신호의 전압레벨을 전원전압에서 상기 피모스 트랜지스터의 문턱전압을 뺀 값으로 만드는 단계를 구비하는 것을 특징으로 하는 센싱제어 방법.
  16. 제12항에 있어서, 상기 스위치 트랜지스터들 각각이 엔모스 트랜지스터인 경우 상기 제1레벨은 접지전압 레벨인 것을 특징으로 하는 센싱제어 방법.
  17. 제16항에 있어서, 상기 제2레벨은 전원전압 레벨인 것을 특징으로 하는 센싱제어 방법.
  18. 제17항에 있어서, 상기 제어신호를 발생하는 단계는,
    입력신호가 논리"하이"일 때 상기 제어신호의 전압레벨을 접지전압 레벨로 만드는 단계; 및
    입력신호가 논리"로우"일 때 상기 제어신호의 전압레벨을 접지전압에 상기 엔모스 트랜지스터의 문턱전압을 더한 값으로 만드는 단계를 구비하는 것을 특징으로 하는 센싱제어 방법.
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