KR20040007903A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로써, 센스앰프 구동부의 비트라인 프리차지 전압을 코아전압의 1/2보다 적은 레벨로 제어하여 센스앰프의 센싱 마진을 향상시킴으로써 리프레쉬 특성을 개선시키도록 하는 반도체 메모리 장치에 관한 것이다. 이를 위해 본 발명은 비트라인 프리차지 전압을 1/2 코아전압으로 설정한 상태에서, 풀다운 구동부의 소스 단자에 음의 값을 갖는 풀다운 전압을 인가한다. 그리고, 풀다운 구동부의 벌크에 백 바이어스 전압을 인가하며, 이에 따라 발생할 수 있는 누설 전류를 제거하기 위해 레벨 쉬프터를 사용하여 쉬프팅된 전압을 구동하여 풀다운 구동부에 출력한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 센스앰프 구동부의 비트라인 프리차지 전압을 제어하여 센스앰프의 센싱 마진을 향상시킴으로써 리프레쉬 특성을 개선시키도록 하는 반도체 메모리 장치에 관한 것이다.
도 1은 종래의 반도체 메모리 장치의 센스앰프 구동부와, 센스앰프 및 그 주변 구성에 관한 회로도이다.
먼저, 종래의 센스앰프 구동부(10)는 코아전압 Vcore 인가단과 센스앰프 제어 신호 rto 라인 사이에 연결되어 게이트를 통해 센스앰프 제어신호 rto_en가 인가되는 PMOS트랜지스터 P1와, 센스앰프 제어신호 sx 라인과 접지전압 Vss 인가단 사이에 연결되어 게이트를 통해 센스앰프 제어신호 sx_en가 인가되는 NMOS트랜지스터 N1가 구비된다.
그리고, 프리차지 제어부(11)는 PMOS트랜지스터 P1 및 NMOS트랜지스터 N1사이에 연결된 NMOS트랜지스터 N2와, 센스앰프 제어신호 rto 라인과 비트라인 프리차지 전압 Vblp 인가단 사이에 연결된 NMOS트랜지스터 N3와, 센스앰프 제어신호 sx 라인과 비트라인 프리차지 전압 Vblp 인가단 사이에 연결된 NMOS트랜지스터 N4를 구비한다. 여기서, NMOS트랜지스터 N2,N3,N4는 각각 게이트가 공통 연결되어 프리차지 인에이블 신호 PC_en가 인가된다.
또한, 센스앰프(21)는 센스앰프 제어신호 rto,sx에 의해 비트라인 BL, /BL에 실린 데이타를 센싱하는 크로스 커플드 구조의 PMOS트랜지스터 P2,P3 및 NMOS트랜지스터 N6,N7를 구비한다. 그리고, 프리차지부(22)는 프리차지 인에이블 신호 PC_en에 따라 턴온되어 비트라인 프리차지 전압 Vblp으로 비트라인 BL,/BL을 프리차지 하는 NMOS트랜지스터 N8,N9를 구비한다.
이러한 구성을 갖는 종래의 센스앰프 구동부(10)는 풀업 전압으로 코아전압 Vcore, 풀다운 전압으로 접지전압 Vss를 사용하며, 비트라인 프리차지 전압 Vblp는 1/2 코아전압 Vcore을 사용한다.
그리고, 센스앰프(21)의 동작을 살펴보면, 워드라인 WL이 하이로 인에이블 되면 셀(20)의 트랜지스터 N5가 턴온되어 셀 데이타와 비트라인 BL의 전하 분배를 수행한다. 이어서, 비트라인 BL과 비트바 라인 /BL에 전압 차 △V 만큼 레벨이 차이가 생기게 된다.
이후에, 센스앰프 제어신호 rto_en, sx_en가 입력되면 비트라인 BL 중에서 높은 레벨을 갖는 비트라인 BL은 센스앰프 제어신호 rto의 전위가 되고, 낮은 레벨을 갖는 비트바 라인 /BL은 센스앰프 제어신호 sx의 전위가 된다.
도 2는 이러한 종래의 센스앰프(21)의 센싱 동작을 설명하기 위한 도면이다.
도 2a는 셀의 하이 데이타가 전하 분해 이후에 센스앰프 제어신호 rto로 구동되는 것을 나타낸다. 그리고, 도 2b는 셀의 로우 데이타가 전하 분배 이후에 센스앰프 제어신호 sx로 구동되는 것을 나타낸다. 도 2c는 프리차지 명령이 입력되면 비트라인 BL 및 비트바 라인 /BL이 비트라인 프리차지 전압 Vblp로 프리차지 됨을 나타낸다.
그런데, 이러한 종래의 센스앰프(21)는 셀(20)의 캐패시터 C1에 하이 데이타가 기록되어 있는 경우 누설(leakage) 성분 때문에 전압 차 △V가 작아지게 되어 센싱 마진이 감소하게 된다.
이에 따라, 전압 차 △V 더 작아지게 되면 센스앰프(21)가 오동작을 하게 되어 데이타 패일이 발생하게 된다. 따라서, 이러한 센스앰프(21)의 오동작을 방지하기 위해서는 하이 데이타의 경우 셀(20)의 데이타를 복원시키기 위한 리프레쉬를 자주 수행해야만 한다.
그러나, 셀(20)의 캐패시터 C1에 로우 데이타가 기록되어 있는 경우에는 누설 성분이 없기 때문에 전압 차 △V에 거의 영향을 주지 않는다. 따라서, 셀(20)에 하이 데이타가 기록된 경우가 리프레쉬 특성이 더욱 취약하다.
이를 위해, 비트라인 프리차지 전압 Vblp의 값을 더욱 낮추게 되면, 이러한 특성들을 개선할 수 있다. 하지만, 프리차지시에 프리차지부(22)의 트랜지스터 N8,N9가 턴온되면 전하 분배를 수행하여 "코아전압 Vcore + 접지전압 Vss = 1/2 코아전압 Vcore"이 된다. 따라서, 단순히 비트라인 프리차지 전압 Vblp 발생기(미도시)의 출력 레벨을 낮춘다 하여도 프리차지 동작으로 인하여 비트라인 프리차지 전압 Vblp은 낮아지지 않게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 리프레쉬 특성에 취약한 하이 데이타의 센싱시 비트라인 프리차지 전압 레벨을 낮추고, 센스앰프의 풀다운 전압을 마이너스 전압으로 설정하여 센싱 마진을 향상시킴으로써 리프레쉬 특성을 개선하도록 하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 장치의 센스앰프 구동부 및 센스앰프의 회로도.
도 2는 도 1의 센스앰프의 센싱 동작을 설명하기 위한 도면.
도 3은 본 발명에 따른 반도체 메모리 장치의 센스앰프 구동부 및 센스앰프의 회로도.
도 4는 도 3의 센스앰프의 센싱 동작을 설명하기 위한 도면.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 제 1 및 제 2센스앰프 제어신호에 따라 비트라인에 인가된 데이타를 센싱하는 센스앰프와, 제 1센스앰프 제어신호에 의해 구동되어 코아전압을 센스앰프에 인가하는 풀업구동부와, 프리차지 인에이블 신호에 따라 구동되어 코아전압의 1/2 보다 낮은 전압 레벨을 갖는 비트라인 프리차지 전압으로 비트라인을 프리차지 시키는 프리차지 제어부와, 제 2센스앰프 제어신호의 전압 레벨을 쉬프팅하여 구동된 전원전압을 출력하는 전압 구동부 및 전압 구동부로부터 인가되는 전원전압에 따라 턴온되어 센스앰프에 음의 값을 갖는 풀다운 전압을 인가하는 풀다운 구동부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 회로도이다.
본 발명의 반도체 메모리 장치는, 풀업 구동부와, 프리차지 제어부(110)와, 전압 구동부(120) 및 풀다운 구동부(130)를 구비한다.
먼저, 풀업 구동부는 코아전압 Vcore 인가단과 센스앰프 제어 신호 rto 라인 사이에 연결되어 게이트를 통해 센스앰프 제어신호 rto_en가 인가되는 PMOS트랜지스터 P4를 구비한다.
그리고, 프리차지 제어부(110)는 PMOS트랜지스터 P4 및 NMOS트랜지스터 N10사이에 연결된 NMOS트랜지스터 N11와, 센스앰프 제어신호 rto 라인과 비트라인 프리차지 전압 Vblp 인가단 사이에 연결된 NMOS트랜지스터 N12와, 센스앰프 제어신호 sx 라인과 비트라인 프리차지 전압 Vblp 인가단 사이에 연결된 NMOS트랜지스터 N13를 구비한다. 여기서, NMOS트랜지스터 N11,N12,N13는 각각 게이트가 공통 연결되어 프리차지 인에이블 신호 PC_en가 인가된다.
또한, 전압 구동부(120)는 센스앰프 제어신호 sx_en의 전압 레벨을 레벨 쉬프팅 시키는 레벨 쉬프터(121)와, 레벨 쉬프터(121)의 출력을 구동하여 풀다운 구동부(130)의 전압을 제어하는 구동부(122)를 구비한다.
여기서, 구동부(122)는 코아전압 Vcore 및 백 바이어스 전압 Vbb을 인가받아 레벨 쉬프터(121)의 출력을 구동하는 인버터 IV1과, 코아전압 Vcore 및 백 바이어스 전압 Vbb을 인가받아 인버터 IV1의 출력을 구동하는 인버터 IV2를 구비한다.
그리고, 풀다운 구동부(130)는 소스 단자를 통해 음의 값을 갖는 풀다운 전압 Vsx이 인가되고, 벌크를 통해 백 바이어스 전압 Vbb가 인가되는 NMOS트랜지스터 N10을 구비한다.
한편, 센스앰프(210)는 센스앰프 제어신호 rto,sx에 의해 비트라인 BL, /BL에 실린 데이타를 센싱하는 크로스 커플드 구조의 PMOS트랜지스터 P5,P6 및 NMOS트랜지스터 N15,N16를 구비한다. 여기서, NMOS트랜지스터 N15,16의 벌크에는 각각 백 바이어스 전압 Vbb가 인가된다. 그리고, 프리차지부(220)는 프리차지 인에이블 신호 PC_en에 따라 턴온되어 비트라인 프리차지 전압 Vblp으로 비트라인 BL,/BL을 프리차지 하는 NMOS트랜지스터 N17,N18를 구비한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 4를 참조하여 설명하면 다음과 같다.
본 발명에서는 비트라인 프리차지 전압 Vblp을 1/2 Vcore보다 작은 값인 1/2 Vcore-α로 설정한다.
먼저, 프리차지시에 프리차지 제어부(110)의 프리차지 인에이블 신호 PC_en가 인에이블 되면 NMOS트랜지스터 N11,N12,N13가 턴온되어 센스앰프 제어신호 rto,sx 라인이 비트라인 프리차지 전압 Vblp로 프리차지 된다.
이후에, 워드라인 WL이 하이로 인에이블 되면 셀(200)의 트랜지스터 N14가 턴온되어 셀 데이타와 비트라인 BL의 전하 분배를 수행한다. 이어서, 비트라인 BL과 비트바 라인 /BL에 전압 차 △V 만큼 레벨이 차이가 생기게 된다. 이때, 하이 데이타의 경우는 도 4a에서 보는 바와 같이 전압 차 △V가 높아지게 되고, 로우 데이타의 경우는 도 4b에서 보는 바와 같이 전압 차 △V가 작아지게 된다.
하지만, 리프레쉬 특성은 하이 데이타의 경우가 취약하기 때문에 로우 데이타의 전압 차 △V가 어느 정도 감소하는 것은 고려하지 않아도 된다.
다음에, 센스앰프 제어신호 rto_en, sx_en가 각각 입력되면 도 4a 및 도 4b에서 보는 바와 같이 비트라인 BL 및 비트바 라인 /BL의 전위가 벌어지게 된다. 이때, 높은 레벨의 비트라인 BL은 PMOS트랜지스터 P4의 턴온에 의해 코아전압 Vcore 레벨이 된다.
그리고, 센스앰프 제어신호 sx_en가 인에이블 되면, 전압 구동부(120)의 레벨 쉬프터(121)에 의해 입력되는 센스앰프 제어신호 sx_en의 레벨이 레벨 쉬프팅 된다. 이어서, 구동부(122)는 코아전압 Vcore 및 백 바이어스 전압 Vbb에 의해 레벨 쉬프터(121)의 출력을 드라이빙 하여 출력한다.
이때, NMOS트랜지스터 N10의 소스 단자에 음의 전압을 갖는 Vsx가 인가되므로, NMOS트랜지스터 N10의 게이트에 접지전압 Vss가 인가되면 누설 성분이 발생하게 된다. 따라서, 본 발명은 NMOS트랜지스터의 벌크에 백 바이어스 전압 Vbb를 인가시키고, 전압 구동부(120)를 통해 누설 성분의 발생을 방지하게 된다.
다음에, 풀다운 구동부(130)는 구동부(122)의 구동전압에 의해 턴온되어 NMOS트랜지스터 N10에 음의 전압을 갖는 풀다운 전압 Vsx이 인가된다. 따라서, 도 4c에서 보는 바와 같이 낮은 레벨을 갖는 비트라인은 풀다운 전압 Vsx 레벨로 떨어지게 된다.
이후에, 프리차지 명령이 입력되면 프리차지 인에이블 신호 PC_en가 인이에블 되고, 프리차지부(220)의 NMOS트랜지스터 N17,N18가 턴온되어 비트라인 프리차지 전압 Vblp으로 비트라인 BL 및 비트바 라인 /BL을 프리차지 시킨다.
이때, 비트라인 프리차지 전압 Vblp은 "1/2 코아전압 Vcore+ 풀다운 전압 Vsx"이므로 비트라인 BL 및 비트바 라인 /BL은 1/2 Vcore-α가 된다. 따라서, 하이 데이타의 센싱시 센싱 마진을 향상시킴으로써 리프레쉬 특성을 개선할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 비트라인 프리차지 전압을 제어하여 센스앰프의 센싱 마진을 향상시킴으로써 하이 데이타의 리프레쉬 특성을 개선시킬 수 있도록 하는 효과를 제공한다.

Claims (5)

  1. 제 1 및 제 2센스앰프 제어신호에 따라 비트라인에 인가된 데이타를 센싱하는 센스앰프;
    상기 제 1센스앰프 제어신호에 의해 구동되어 코아전압을 상기 센스앰프에 인가하는 풀업구동부;
    프리차지 인에이블 신호에 따라 구동되어 상기 코아전압의 1/2 보다 낮은 전압 레벨을 갖는 비트라인 프리차지 전압으로 상기 비트라인을 프리차지 시키는 프리차지 제어부;
    제 2센스앰프 제어신호의 전압 레벨을 쉬프팅하여 구동된 전원전압을 출력하는 전압 구동부; 및
    상기 전압 구동부로부터 인가되는 전원전압에 따라 턴온되어 상기 센스앰프에 음의 값을 갖는 풀다운 전압을 인가하는 풀다운 구동부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 전압 구동부는
    상기 제 1센스앰프 제어신호를 레벨 쉬프팅하여 출력하는 레벨 쉬프터; 및
    상기 레벨 쉬프터의 출력 전압을 코아전압 레벨과 백 바이어스 전압 레벨로 구동하여 출력하는 구동부를 구비함을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 구동부는
    전원전압으로 코아전압 및 백 바이어스 전압이 인가되어 레벨 쉬프터의 출력전압을 구동하는 직렬 연결된 복수개의 인버터를 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 풀다운 구동부는
    소스 단자를 통해 상기 풀다운 전압이 인가되고, 게이트를 통해 상기 전압 구동부의 출력 전압이 인가되며, 벌크를 통해 백 바이어스 전압이 인가되는 NMOS트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 센스앰프는
    풀다운 트랜지스터의 벌크를 통해 각각 백 바이어스 전압이 인가됨을 특징으로 하는 반도체 메모리 장치.
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