JP2000113667A - Ｄｒａｍ装置 - Google Patents
Ｄｒａｍ装置Info
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- JP2000113667A JP2000113667A JP10285752A JP28575298A JP2000113667A JP 2000113667 A JP2000113667 A JP 2000113667A JP 10285752 A JP10285752 A JP 10285752A JP 28575298 A JP28575298 A JP 28575298A JP 2000113667 A JP2000113667 A JP 2000113667A
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Abstract
(57)【要約】
【課題】 無駄な消費電力を省き、低消費電力化するこ
とができるＤＲＡＭ装置を実現する。 【解決手段】 ロウアドレスに対応するロウレジスタ部
６を設け、これにＷＲＩＴＥ動作アクセス履歴を記録す
ることによって、ＷＲＩＴＥ動作が実行されていないロ
ウアドレスのリフレッシュ動作を中止して、従来に行わ
れていたリフレッシュ動作分の無駄な消費電力を省き低
消費電力化する。
とができるＤＲＡＭ装置を実現する。 【解決手段】 ロウアドレスに対応するロウレジスタ部
６を設け、これにＷＲＩＴＥ動作アクセス履歴を記録す
ることによって、ＷＲＩＴＥ動作が実行されていないロ
ウアドレスのリフレッシュ動作を中止して、従来に行わ
れていたリフレッシュ動作分の無駄な消費電力を省き低
消費電力化する。
Description
【０００１】
【発明の属する技術分野】本発明は、リフレッシュ用に
レジスタを備えたＤＲＡＭ装置に関する。
レジスタを備えたＤＲＡＭ装置に関する。
【０００２】
【従来の技術】周知のように、ダイナミック・ランダム
・アクセス・メモリ装置（以降、ＤＲＡＭ装置と称す）
では、ＤＲＡＭ内部にデータを保持する為、一定時間毎
に全ての行アドレス（以降ロウアドレスと称す）に信号
を入力して再書き込み動作（以降リフレッシュ動作と称
す）する必要がある。
・アクセス・メモリ装置（以降、ＤＲＡＭ装置と称す）
では、ＤＲＡＭ内部にデータを保持する為、一定時間毎
に全ての行アドレス（以降ロウアドレスと称す）に信号
を入力して再書き込み動作（以降リフレッシュ動作と称
す）する必要がある。
【０００３】図５に示すように、従来では、アクセス要
求部５１より一定時間に発生するリフレッシュ動作の要
求を、リフレッシュ動作発生部５２とロウアドレスバッ
ファ５４に通知する。リフレッシュ動作発生部５２はリ
フレッシュカウンタ部５３へ通知する。このリフレッシ
ュ動作の要求をリフレッシュカウンタ部５３で受けたと
き、リフレッシュするロウアドレスをカウントアップ
し、ロウアドレスバッファへの外部アドレス入力を遮断
する。
求部５１より一定時間に発生するリフレッシュ動作の要
求を、リフレッシュ動作発生部５２とロウアドレスバッ
ファ５４に通知する。リフレッシュ動作発生部５２はリ
フレッシュカウンタ部５３へ通知する。このリフレッシ
ュ動作の要求をリフレッシュカウンタ部５３で受けたと
き、リフレッシュするロウアドレスをカウントアップ
し、ロウアドレスバッファへの外部アドレス入力を遮断
する。
【０００４】リフレッシュカウンタ部５３より入力され
るアドレスは、ロウアドレスバッファ５４を通じ、ロウ
アドレスデコーダ５５へ入力され、実際にリフレッシュ
されるアドレスが解読され、リフレッシュ動作をメモリ
アレイ５６に実行要求するようになっている。
るアドレスは、ロウアドレスバッファ５４を通じ、ロウ
アドレスデコーダ５５へ入力され、実際にリフレッシュ
されるアドレスが解読され、リフレッシュ動作をメモリ
アレイ５６に実行要求するようになっている。
【０００５】
【発明が解決しようとする課題】さて、上述した従来の
ＤＲＡＭ装置におけるリフレッシュ動作は、通常、全ロ
ウアドレスに実行される。しかしながら、ライト（書き
込み）動作が発生したロウアドレス以外は通常リフレッ
シュは必要ない。ここでライト動作のみ指す理由は、通
常リード動作が発生する場合、必ずその前にライト動作
が発生しているからである。上記のライト動作が発生せ
ず、その他のリフレッシュ以外のアクセス要求がなされ
ていないロウアドレスも通常リフレッシュされ、結果と
してこのリフレッシュ動作分が無駄な電力消費を招致す
るという問題がある。
ＤＲＡＭ装置におけるリフレッシュ動作は、通常、全ロ
ウアドレスに実行される。しかしながら、ライト（書き
込み）動作が発生したロウアドレス以外は通常リフレッ
シュは必要ない。ここでライト動作のみ指す理由は、通
常リード動作が発生する場合、必ずその前にライト動作
が発生しているからである。上記のライト動作が発生せ
ず、その他のリフレッシュ以外のアクセス要求がなされ
ていないロウアドレスも通常リフレッシュされ、結果と
してこのリフレッシュ動作分が無駄な電力消費を招致す
るという問題がある。
【０００６】本発明は、このような事情に鑑みてなされ
たもので、無駄な消費電力を省き、低消費電力化するこ
とができるＤＲＡＭ装置を提供することを目的としてい
る。
たもので、無駄な消費電力を省き、低消費電力化するこ
とができるＤＲＡＭ装置を提供することを目的としてい
る。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、内部データを保持する
ためにロウアドレス単位にリフレッシュ動作するＤＲＡ
Ｍであって、リフレッシュ命令，ＷＲＩＴＥ命令，ＲＥ
ＡＤ命令のアクセス要求を受け付けるアクセス要求部
と、前記ＤＲＡＭへのリフレッシュ要求を一定時間毎に
発生するリフレッシュ動作発生部と、前記ＤＲＡＭをリ
フレッシュするロウアドレスをカウントアップするリフ
レッシュカウンタ部と、前記ＤＲＡＭへ入力されるロウ
アドレスと前記リフレッシュカウンタにて発生したロウ
アドレスとを切り替えるロウアドレスバッファ部と、前
記ＤＲＡＭのアドレスバッファ部から発生したロウアド
レスをデコードするロウデコーダ部と、各アドレスを前
記ＤＲＡＭのロウアドレスに対応させ、前記ＷＲＩＴＥ
命令の実行履歴を記録するロウレジスタ部とを備えるこ
とを特徴とする。
め、請求項１に記載の発明では、内部データを保持する
ためにロウアドレス単位にリフレッシュ動作するＤＲＡ
Ｍであって、リフレッシュ命令，ＷＲＩＴＥ命令，ＲＥ
ＡＤ命令のアクセス要求を受け付けるアクセス要求部
と、前記ＤＲＡＭへのリフレッシュ要求を一定時間毎に
発生するリフレッシュ動作発生部と、前記ＤＲＡＭをリ
フレッシュするロウアドレスをカウントアップするリフ
レッシュカウンタ部と、前記ＤＲＡＭへ入力されるロウ
アドレスと前記リフレッシュカウンタにて発生したロウ
アドレスとを切り替えるロウアドレスバッファ部と、前
記ＤＲＡＭのアドレスバッファ部から発生したロウアド
レスをデコードするロウデコーダ部と、各アドレスを前
記ＤＲＡＭのロウアドレスに対応させ、前記ＷＲＩＴＥ
命令の実行履歴を記録するロウレジスタ部とを備えるこ
とを特徴とする。
【０００８】好ましい態様として、上記請求項１に従属
する請求項２に記載の発明によれば、前記アクセス要求
部は、内部データを保持するためのリフレッシュ命令、
または前記ＤＲＡＭにデータを書き込むＷＲＩＴＥ命令
または前記ＤＲＡＭに保持されたデータを読み出すＲＥ
ＡＤ命令が発生した時に受付し、リフレッシュ命令をリ
フレシュ動作発生部とロウアドレスバッファ部に通知
し、またＷＲＩＴＥ命令をロウアドレスバッファ部とロ
ウレジスタ部に通知することを特徴とする。
する請求項２に記載の発明によれば、前記アクセス要求
部は、内部データを保持するためのリフレッシュ命令、
または前記ＤＲＡＭにデータを書き込むＷＲＩＴＥ命令
または前記ＤＲＡＭに保持されたデータを読み出すＲＥ
ＡＤ命令が発生した時に受付し、リフレッシュ命令をリ
フレシュ動作発生部とロウアドレスバッファ部に通知
し、またＷＲＩＴＥ命令をロウアドレスバッファ部とロ
ウレジスタ部に通知することを特徴とする。
【０００９】また、上記請求項１に従属する請求項３に
記載の発明によれば、前記リフレッシュ動作発生部は、
内部データを保持するためにリフレッシュ動作が必要な
時間間隔でリフレッシュ動作を発生し、前記リフレッシ
ュカウンタ部とロウアドレスバッファ部に通知すること
を特徴とする。
記載の発明によれば、前記リフレッシュ動作発生部は、
内部データを保持するためにリフレッシュ動作が必要な
時間間隔でリフレッシュ動作を発生し、前記リフレッシ
ュカウンタ部とロウアドレスバッファ部に通知すること
を特徴とする。
【００１０】上記請求項１に従属する請求項４に記載の
発明によれば、前記リフレッシュカウンタ部は、前記Ｄ
ＲＡＭをリフレッシュする初期値のロウアドレスを記憶
し、前記リフレッシュ要求が通知された時、前記ロウア
ドレスをカウントアップすることを特徴としている。
発明によれば、前記リフレッシュカウンタ部は、前記Ｄ
ＲＡＭをリフレッシュする初期値のロウアドレスを記憶
し、前記リフレッシュ要求が通知された時、前記ロウア
ドレスをカウントアップすることを特徴としている。
【００１１】上記請求項１に従属する請求項５に記載の
発明によれば、前記ロウバッファ部は、前記ＤＲＡＭの
リフレッシュ動作時には前記リフレッシュカウンタ部で
発生したロウアドレスを選択し、リフレッシュ動作以外
時には外部より前記ＤＲＡＭへ入力されるロウアドレス
を選択し、前記ロウデコーダへロウアドレスを通知する
ことを特徴とする。
発明によれば、前記ロウバッファ部は、前記ＤＲＡＭの
リフレッシュ動作時には前記リフレッシュカウンタ部で
発生したロウアドレスを選択し、リフレッシュ動作以外
時には外部より前記ＤＲＡＭへ入力されるロウアドレス
を選択し、前記ロウデコーダへロウアドレスを通知する
ことを特徴とする。
【００１２】上記請求項１に従属する請求項６に記載の
発明によれば、前記ロウアドレスデコータ部は、前記ロ
ウバッファから通知されたロウアドレスを、前記ＤＲＡ
Ｍ内部のワード線へ対応するように解読し、前記ロウレ
ジスタ部に通知することを特徴とする。
発明によれば、前記ロウアドレスデコータ部は、前記ロ
ウバッファから通知されたロウアドレスを、前記ＤＲＡ
Ｍ内部のワード線へ対応するように解読し、前記ロウレ
ジスタ部に通知することを特徴とする。
【００１３】上記請求項１に従属する請求項７に記載の
発明によれば、前記ロウレジスタ部は、通知された要求
にＷＲＩＴＥ動作の有無をチェックし、有りの時はＷＲ
ＩＴＥ命令のアクセス要求に該当するロウレジスタに実
行履歴を書き込んでから前記アクセス要求を実行する事
を特徴とする。
発明によれば、前記ロウレジスタ部は、通知された要求
にＷＲＩＴＥ動作の有無をチェックし、有りの時はＷＲ
ＩＴＥ命令のアクセス要求に該当するロウレジスタに実
行履歴を書き込んでから前記アクセス要求を実行する事
を特徴とする。
【００１４】上記請求項１に従属する請求項８に記載の
発明によれば、前記ロウレジスタ部は、通知された要求
に対してＲＥＡＤ動作の有無をチェックし、有りの時は
ＲＥＡＤ命令のアクセス要求に該当するロウレジスタに
実行履歴を書き込まずに前記アクセス要求を実行する事
を特徴とする。
発明によれば、前記ロウレジスタ部は、通知された要求
に対してＲＥＡＤ動作の有無をチェックし、有りの時は
ＲＥＡＤ命令のアクセス要求に該当するロウレジスタに
実行履歴を書き込まずに前記アクセス要求を実行する事
を特徴とする。
【００１５】上記請求項１に従属する請求項９に記載の
発明によれば、前記ロウレジスタ部は、通知された要求
に対してリフレッシュ動作の有無をチェックし、有りの
時はリフレッシュ命令のアクセス要求に該当するロウレ
ジスタの前記ＷＲＩＴＥ命令の実行履歴を参照し、無し
のときはリフレッシュ動作を実行しないことを特徴とす
る。
発明によれば、前記ロウレジスタ部は、通知された要求
に対してリフレッシュ動作の有無をチェックし、有りの
時はリフレッシュ命令のアクセス要求に該当するロウレ
ジスタの前記ＷＲＩＴＥ命令の実行履歴を参照し、無し
のときはリフレッシュ動作を実行しないことを特徴とす
る。
【００１６】上記請求項１に従属する請求項１０に記載
の発明によれば、前記ロウレジスタ部は、通知された要
求に対してリフレッシュ動作の有無をチェックし、有り
の時はリフレッシュ命令のアクセス要求に該当するロウ
レジスタの前記ＷＲＩＴＥ命令の実行履歴を参照し、無
しのときはリフレッシュ動作を実行することを特徴とす
る。
の発明によれば、前記ロウレジスタ部は、通知された要
求に対してリフレッシュ動作の有無をチェックし、有り
の時はリフレッシュ命令のアクセス要求に該当するロウ
レジスタの前記ＷＲＩＴＥ命令の実行履歴を参照し、無
しのときはリフレッシュ動作を実行することを特徴とす
る。
【００１７】本発明では、ロウアドレスに対応するレジ
スタを設け、これにＷＲＩＴＥ動作アクセス履歴を記録
することによって、ＷＲＩＴＥ動作が実行されていない
ロウアドレスのリフレッシュ動作を中止して、従来に行
われていたリフレッシュ動作分の無駄な消費電力を省き
低消費電力化する。
スタを設け、これにＷＲＩＴＥ動作アクセス履歴を記録
することによって、ＷＲＩＴＥ動作が実行されていない
ロウアドレスのリフレッシュ動作を中止して、従来に行
われていたリフレッシュ動作分の無駄な消費電力を省き
低消費電力化する。
【００１８】
【発明の実施の形態】以下、本発明の実施の一形態につ
いて図面を参照して説明する。まず、図１は本発明の実
施の一形態によるＤＲＡＭ装置の構成を示すブロック図
である。この図において、１はリフレッシュ命令，ＷＲ
ＩＴＥ命令，ＲＥＡＤ命令のアクセス要求を受け付ける
アクセス要求部、２はＤＲＡＭへのリフレッシュ要求を
一定時間毎に発生するリフレッシュ動作発生部である。
３はＤＲＡＭをリフレッシュするロウアドレスをカウン
トアップするリフレッシュカウンタ部である。４はＤＲ
ＡＭへ入力されるロウアドレスと前記リフレッシュカウ
ンタにて発生したロウアドレスとを切り替えるロウアド
レスバッファ部である。５はＤＲＡＭのアドレスバッフ
ァ部から発生したロウアドレスをデコードするロウデコ
ーダ部である。６は各アドレスを前記ＤＲＡＭのロウア
ドレスに対応しＷＲＩＴＥ命令実行履歴を記録するラッ
チ型のロウレジスタ部である。７はＤＲＡＭのメモリア
レイ部である。
いて図面を参照して説明する。まず、図１は本発明の実
施の一形態によるＤＲＡＭ装置の構成を示すブロック図
である。この図において、１はリフレッシュ命令，ＷＲ
ＩＴＥ命令，ＲＥＡＤ命令のアクセス要求を受け付ける
アクセス要求部、２はＤＲＡＭへのリフレッシュ要求を
一定時間毎に発生するリフレッシュ動作発生部である。
３はＤＲＡＭをリフレッシュするロウアドレスをカウン
トアップするリフレッシュカウンタ部である。４はＤＲ
ＡＭへ入力されるロウアドレスと前記リフレッシュカウ
ンタにて発生したロウアドレスとを切り替えるロウアド
レスバッファ部である。５はＤＲＡＭのアドレスバッフ
ァ部から発生したロウアドレスをデコードするロウデコ
ーダ部である。６は各アドレスを前記ＤＲＡＭのロウア
ドレスに対応しＷＲＩＴＥ命令実行履歴を記録するラッ
チ型のロウレジスタ部である。７はＤＲＡＭのメモリア
レイ部である。
【００１９】アクセス要求部１は、ＤＲＡＭの内部デー
タを保持するためのリフレッシュ命令、またはＤＲＡＭ
にデータを書き込むＷＲＩＴＥ命令またはＤＲＡＭに保
持されたデータを読み出すＲＥＡＤ命令が発生した時に
受付し、リフレッシュ命令をリフレシュ動作発生部２と
ロウアドレスバッファ部４に通知し、またＷＲＩＴＥ命
令をラインＬ５を通じロウアドレスバッファ部４とライ
ンＬ１を通じロウレジスタ部６に通知する。
タを保持するためのリフレッシュ命令、またはＤＲＡＭ
にデータを書き込むＷＲＩＴＥ命令またはＤＲＡＭに保
持されたデータを読み出すＲＥＡＤ命令が発生した時に
受付し、リフレッシュ命令をリフレシュ動作発生部２と
ロウアドレスバッファ部４に通知し、またＷＲＩＴＥ命
令をラインＬ５を通じロウアドレスバッファ部４とライ
ンＬ１を通じロウレジスタ部６に通知する。
【００２０】リフレッシュ動作発生部２は、ＤＲＡＭの
内部データを保持するためにリフレッシュ動作が必要な
時間間隔でリフレッシュ動作を発生し、リフレッシュカ
ウンタ部３とロウアドレスバッファ部４に通知する。リ
フレッシュカウンタ部３は、ＤＲＡＭをリフレッシュす
る初期値のロウアドレスを記憶し、リフレッシュ要求が
通知された時、前記ロウアドレスをカウントアップす
る。ロウバッファ部４は、ＤＲＡＭのリフレッシュ動作
時にはリフレッシュカウンタ部で発生したロウアドレス
を選択し、リフレッシュ動作以外時にはラインＬ４より
入力される外部ロウアドレスを選択し、ロウデコーダ部
５へロウアドレスを通知する。ロウアドレスデコータ部
５は、前記ロウバッファ部４から通知されたロウアドレ
スを、ＤＲＡＭアレイ内部のワード線へ対応するように
解読し、信号Ｌ２を通じロウレジスタ部に通知する。
内部データを保持するためにリフレッシュ動作が必要な
時間間隔でリフレッシュ動作を発生し、リフレッシュカ
ウンタ部３とロウアドレスバッファ部４に通知する。リ
フレッシュカウンタ部３は、ＤＲＡＭをリフレッシュす
る初期値のロウアドレスを記憶し、リフレッシュ要求が
通知された時、前記ロウアドレスをカウントアップす
る。ロウバッファ部４は、ＤＲＡＭのリフレッシュ動作
時にはリフレッシュカウンタ部で発生したロウアドレス
を選択し、リフレッシュ動作以外時にはラインＬ４より
入力される外部ロウアドレスを選択し、ロウデコーダ部
５へロウアドレスを通知する。ロウアドレスデコータ部
５は、前記ロウバッファ部４から通知されたロウアドレ
スを、ＤＲＡＭアレイ内部のワード線へ対応するように
解読し、信号Ｌ２を通じロウレジスタ部に通知する。
【００２１】ロウレジスタ部６は、通知された要求にＷ
ＲＩＴＥ動作の有無をチェックし、有りの時はＷＲＩＴ
Ｅ命令のアクセス要求に該当するロウレジスタに実行履
歴を書き込んでから前記アクセス要求を実行する。また
通知された要求にＲＥＡＤ動作の有無をチェックし、有
りの時はＲＥＡＤ命令のアクセス要求に該当するロウレ
ジスタに実行履歴を書き込まずアクセス要求を実行す
る。さらに、通知された要求にリフレッシュ動作の有無
をチェックし、有りの時はリフレッシュ命令のアクセス
要求に該当するロウレジスタの前記ＷＲＩＴＥ命令の実
行履歴を参照し、有りのときはリフレッシュ動作を実行
しない。なお、通知された要求にリフレッシュ動作の有
無をチェックし、有りの時はリフレッシュ命令のアクセ
ス要求に該当するロウレジスタの前記ＷＲＩＴＥ命令の
実行履歴を参照し、無しのときはリフレッシュ動作を実
行する。
ＲＩＴＥ動作の有無をチェックし、有りの時はＷＲＩＴ
Ｅ命令のアクセス要求に該当するロウレジスタに実行履
歴を書き込んでから前記アクセス要求を実行する。また
通知された要求にＲＥＡＤ動作の有無をチェックし、有
りの時はＲＥＡＤ命令のアクセス要求に該当するロウレ
ジスタに実行履歴を書き込まずアクセス要求を実行す
る。さらに、通知された要求にリフレッシュ動作の有無
をチェックし、有りの時はリフレッシュ命令のアクセス
要求に該当するロウレジスタの前記ＷＲＩＴＥ命令の実
行履歴を参照し、有りのときはリフレッシュ動作を実行
しない。なお、通知された要求にリフレッシュ動作の有
無をチェックし、有りの時はリフレッシュ命令のアクセ
ス要求に該当するロウレジスタの前記ＷＲＩＴＥ命令の
実行履歴を参照し、無しのときはリフレッシュ動作を実
行する。
【００２２】次に、図２はロウレジスタ部６の構成を示
すブロック図である。この図に示すように、ロウレジス
タ部６はラッチ回路１０とＡＮＤ回路２０で構成されて
いる。ラッチ回路１０はラッチ回路１０へデータ入力す
るためのラッチ回路データ入力部３０と、ラッチ回路１
０を制御するためのラッチ回路制御信号入力部５０とラ
ッチ回路１０からデータ出力するためのラッチ回路デー
タ出力部４０を備えている。
すブロック図である。この図に示すように、ロウレジス
タ部６はラッチ回路１０とＡＮＤ回路２０で構成されて
いる。ラッチ回路１０はラッチ回路１０へデータ入力す
るためのラッチ回路データ入力部３０と、ラッチ回路１
０を制御するためのラッチ回路制御信号入力部５０とラ
ッチ回路１０からデータ出力するためのラッチ回路デー
タ出力部４０を備えている。
【００２３】ここで、図３を参照してラッチ回路１０の
動作について説明しておく。ラッチ回路１０は図３に図
示した真理値表に従い動作する。このラッチ回路１０か
ら出力されるデータはラインＬ２から入力される信号と
のＡＮＤ構成をとりラインＬ３へ出力される。
動作について説明しておく。ラッチ回路１０は図３に図
示した真理値表に従い動作する。このラッチ回路１０か
ら出力されるデータはラインＬ２から入力される信号と
のＡＮＤ構成をとりラインＬ３へ出力される。
【００２４】次に、図４を参照してＤＲＡＭ装置の動作
について説明する。まず、ステップＳ１では、ＤＲＡＭ
動作開始時に図２におけるラッチ回路１０の内部のデー
タを“０”に初期化しておく。次に、ステップＳ２に進
み、ＲＥＡＤ／ＷＲＩＴＥのアクセス要求またはリフレ
ッシュ要求を取得する。続いて、取得したアクセスがＲ
ＥＡＤ動作のときは、ラッチ回路制御信号部５０を
“Ｌ”とし（ステップＳ３）、ＲＥＡＤ動作を実行する
（ステップＳ４）。
について説明する。まず、ステップＳ１では、ＤＲＡＭ
動作開始時に図２におけるラッチ回路１０の内部のデー
タを“０”に初期化しておく。次に、ステップＳ２に進
み、ＲＥＡＤ／ＷＲＩＴＥのアクセス要求またはリフレ
ッシュ要求を取得する。続いて、取得したアクセスがＲ
ＥＡＤ動作のときは、ラッチ回路制御信号部５０を
“Ｌ”とし（ステップＳ３）、ＲＥＡＤ動作を実行する
（ステップＳ４）。
【００２５】取得したアクセスがＷＲＩＴＥ動作のと
き、ＷＲＩＴＥ履歴をラッチ回路１０に保持するか否か
をチェックする（ステップＳ６）。ＷＲＩＴＥ履歴をラ
ッチ回路１０に保持しない場合は、ラッチ回路制御信号
部５０を“Ｌ”とし（ステップＳ１７）、ＷＲＩＴＥ動
作を実行する（ステップＳ１１）。
き、ＷＲＩＴＥ履歴をラッチ回路１０に保持するか否か
をチェックする（ステップＳ６）。ＷＲＩＴＥ履歴をラ
ッチ回路１０に保持しない場合は、ラッチ回路制御信号
部５０を“Ｌ”とし（ステップＳ１７）、ＷＲＩＴＥ動
作を実行する（ステップＳ１１）。
【００２６】一方、ＷＲＩＴＥ履歴をラッチ回路１０に
保持する場合、ＷＲＩＴＥ非割当ロウアドレスラッチ回
路のときは、ラッチ回路制御信号部５０を“Ｌ”として
（ステップＳ７）ＷＲＩＴＥ動作を実行し（ステップＳ
１１）、ＷＲＩＴＥ割当ロウアドレスラッチ回路のとき
は、ラッチ回路制御信号部５０を“Ｈ”とし（ステップ
Ｓ８）、ラッチ回路１０へデータ“１”をＷＲＩＴＥし
てから（ステップＳ９）、ラッチ回路制御信号部５０を
“Ｌ”とし、ＷＲＩＴＥ動作を実行する（ステップＳ１
１）。
保持する場合、ＷＲＩＴＥ非割当ロウアドレスラッチ回
路のときは、ラッチ回路制御信号部５０を“Ｌ”として
（ステップＳ７）ＷＲＩＴＥ動作を実行し（ステップＳ
１１）、ＷＲＩＴＥ割当ロウアドレスラッチ回路のとき
は、ラッチ回路制御信号部５０を“Ｈ”とし（ステップ
Ｓ８）、ラッチ回路１０へデータ“１”をＷＲＩＴＥし
てから（ステップＳ９）、ラッチ回路制御信号部５０を
“Ｌ”とし、ＷＲＩＴＥ動作を実行する（ステップＳ１
１）。
【００２７】取得したアクセスがリフレッシュ要求のと
きは、ラッチ回路制御信号部５０を“Ｌ”とし（ステッ
プＳ１３）、ラッチ回路１０の内部データ状態をチェッ
クする（ステップＳ１４）。なお、ラッチ回路１０の内
部データが“０”であれば、そのロウアドレスのリフレ
ッシュを実行する（ステップＳ１５）。ラッチ回路１０
の内部データが“１”であれば、そのロウアドレスのリ
フレッシュを中止する（ステップＳ１６）。
きは、ラッチ回路制御信号部５０を“Ｌ”とし（ステッ
プＳ１３）、ラッチ回路１０の内部データ状態をチェッ
クする（ステップＳ１４）。なお、ラッチ回路１０の内
部データが“０”であれば、そのロウアドレスのリフレ
ッシュを実行する（ステップＳ１５）。ラッチ回路１０
の内部データが“１”であれば、そのロウアドレスのリ
フレッシュを中止する（ステップＳ１６）。
【００２８】このように、本発明によるＤＲＡＭ装置で
は、リフレッシュ命令，ＷＲＩＴＥ命令，ＲＥＡＤ命令
のアクセス要求を受け付けるアクセス要求部と、前記Ｄ
ＲＡＭへのリフレッシュ要求を一定時間毎に発生するリ
フレッシュ動作発生部と、前記ＤＲＡＭをリフレッシュ
するロウアドレスをカウントアップするリフレッシュカ
ウンタ部と、前記ＤＲＡＭへ入力されるロウアドレスと
前記リフレッシュカウンタにて発生したロウアドレスと
を切り替えるロウアドレスバッファ部と、前記ＤＲＡＭ
のアドレスバッファ部から発生したロウアドレスをデコ
ードするロウデコーダ部と、各アドレスをロウ前記ＤＲ
ＡＭ前記ＤＲＡＭのロウアドレスに対応しＷＲＩＴＥ命
令実行履歴を記録するラッチ型のロウレジスタ部とを備
えているので、ＷＲＩＴＥ動作アクセス履歴を記録し、
ＷＲＩＴＥ動作が実行されていないロウアドレスのリフ
レッシュ動作を中止することによって、従来に行われて
いたリフレッシュ動作分の無駄な消費電力を省いて低消
費電力化することができる。
は、リフレッシュ命令，ＷＲＩＴＥ命令，ＲＥＡＤ命令
のアクセス要求を受け付けるアクセス要求部と、前記Ｄ
ＲＡＭへのリフレッシュ要求を一定時間毎に発生するリ
フレッシュ動作発生部と、前記ＤＲＡＭをリフレッシュ
するロウアドレスをカウントアップするリフレッシュカ
ウンタ部と、前記ＤＲＡＭへ入力されるロウアドレスと
前記リフレッシュカウンタにて発生したロウアドレスと
を切り替えるロウアドレスバッファ部と、前記ＤＲＡＭ
のアドレスバッファ部から発生したロウアドレスをデコ
ードするロウデコーダ部と、各アドレスをロウ前記ＤＲ
ＡＭ前記ＤＲＡＭのロウアドレスに対応しＷＲＩＴＥ命
令実行履歴を記録するラッチ型のロウレジスタ部とを備
えているので、ＷＲＩＴＥ動作アクセス履歴を記録し、
ＷＲＩＴＥ動作が実行されていないロウアドレスのリフ
レッシュ動作を中止することによって、従来に行われて
いたリフレッシュ動作分の無駄な消費電力を省いて低消
費電力化することができる。
【００２９】
【発明の効果】本発明によれば、ロウアドレスに対応す
るロウレジスタ部６を設け、これにＷＲＩＴＥ動作アク
セス履歴を記録することによって、ＷＲＩＴＥ動作が実
行されていないロウアドレスのリフレッシュ動作を中止
して、従来に行われていたリフレッシュ動作分の無駄な
消費電力を省き低消費電力化することができる。
るロウレジスタ部６を設け、これにＷＲＩＴＥ動作アク
セス履歴を記録することによって、ＷＲＩＴＥ動作が実
行されていないロウアドレスのリフレッシュ動作を中止
して、従来に行われていたリフレッシュ動作分の無駄な
消費電力を省き低消費電力化することができる。
【図１】 本発明による実施の一形態の構成を示すブロ
ック図である。
ック図である。
【図２】 ロウレジスタ部６の構成を示すブロック図で
ある
ある
【図３】 ラッチ回路１０の真理値表を示す図である。
【図４】 実施の一形態における動作を示すフローチャ
ートである。
ートである。
【図５】 従来例を示す図である。
１ アクセス要求部 ２ リフレッシュ動作発生部 ３ リフレッシュカウンタ部 ４ ロウアドレスバッファ部 ５ ロウデコーダ部 ６ ロウレジスタ部 ７ メモリアレイ １０ ラッチ回路 ２０ ＡＮＤ回路 ３０ ラッチ回路データ入力部 ４０ ラッチ回路データ出力部 ５０ ラッチ回路制御信号入力部
Claims (10)
- 【請求項１】 内部データを保持するためにロウアドレ
ス単位にリフレッシュ動作するＤＲＡＭであって、 リフレッシュ命令，ＷＲＩＴＥ命令，ＲＥＡＤ命令のア
クセス要求を受け付けるアクセス要求部と、 前記ＤＲＡＭへのリフレッシュ要求を一定時間毎に発生
するリフレッシュ動作発生部と、 前記ＤＲＡＭをリフレッシュするロウアドレスをカウン
トアップするリフレッシュカウンタ部と、 前記ＤＲＡＭへ入力されるロウアドレスと前記リフレッ
シュカウンタにて発生したロウアドレスとを切り替える
ロウアドレスバッファ部と、 前記ＤＲＡＭのアドレスバッファ部から発生したロウア
ドレスをデコードするロウデコーダ部と、 各アドレスを前記ＤＲＡＭのロウアドレスに対応させ、
前記ＷＲＩＴＥ命令の実行履歴を記録するロウレジスタ
部とを備えることを特徴とするＤＲＡＭ装置。 - 【請求項２】 前記アクセス要求部は、内部データを保
持するためのリフレッシュ命令、または前記ＤＲＡＭに
データを書き込むＷＲＩＴＥ命令または前記ＤＲＡＭに
保持されたデータを読み出すＲＥＡＤ命令が発生した時
に受付し、リフレッシュ命令をリフレシュ動作発生部と
ロウアドレスバッファ部に通知し、またＷＲＩＴＥ命令
をロウアドレスバッファ部とロウレジスタ部に通知する
ことを特徴とする請求項１記載のＤＲＡＭ装置。 - 【請求項３】 前記リフレッシュ動作発生部は、内部デ
ータを保持するためにリフレッシュ動作が必要な時間間
隔でリフレッシュ動作を発生し、前記リフレッシュカウ
ンタ部とロウアドレスバッファ部に通知することを特徴
とする請求項１記載のＤＲＡＭ装置。 - 【請求項４】 前記リフレッシュカウンタ部は、前記Ｄ
ＲＡＭをリフレッシュする初期値のロウアドレスを記憶
し、前記リフレッシュ要求が通知された時、前記ロウア
ドレスをカウントアップすることを特徴とするＤＲＡＭ
装置。 - 【請求項５】 前記ロウバッファ部は、前記ＤＲＡＭの
リフレッシュ動作時には前記リフレッシュカウンタ部で
発生したロウアドレスを選択し、リフレッシュ動作以外
時には外部より前記ＤＲＡＭへ入力されるロウアドレス
を選択し、前記ロウデコーダへロウアドレスを通知する
ことを特徴とする請求項１記載のＤＲＡＭ装置。 - 【請求項６】 前記ロウアドレスデコータ部は、前記ロ
ウバッファから通知されたロウアドレスを、前記ＤＲＡ
Ｍ内部のワード線へ対応するように解読し、前記ロウレ
ジスタ部に通知することを特徴とする請求項１記載のＤ
ＲＡＭ装置。 - 【請求項７】前記ロウレジスタ部は、通知された要求に
ＷＲＩＴＥ動作の有無をチェックし、有りの時はＷＲＩ
ＴＥ命令のアクセス要求に該当するロウレジスタに実行
履歴を書き込んでから前記アクセス要求を実行する事を
特徴とする請求項１記載のＤＲＡＭ装置。 - 【請求項８】 前記ロウレジスタ部は、通知された要求
に対してＲＥＡＤ動作の有無をチェックし、有りの時は
ＲＥＡＤ命令のアクセス要求に該当するロウレジスタに
実行履歴を書き込まずに前記アクセス要求を実行する事
を特徴とする請求項１記載のＤＲＡＭ装置。 - 【請求項９】 前記ロウレジスタ部は、通知された要求
に対してリフレッシュ動作の有無をチェックし、有りの
時はリフレッシュ命令のアクセス要求に該当するロウレ
ジスタの前記ＷＲＩＴＥ命令の実行履歴を参照し、無し
のときはリフレッシュ動作を実行しないことを特徴とす
る請求項１記載のＤＲＡＭ装置。 - 【請求項１０】 前記ロウレジスタ部は、通知された要
求に対してリフレッシュ動作の有無をチェックし、有り
の時はリフレッシュ命令のアクセス要求に該当するロウ
レジスタの前記ＷＲＩＴＥ命令の実行履歴を参照し、無
しのときはリフレッシュ動作を実行することを特徴とす
る請求項１記載のＤＲＡＭ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10285752A JP2000113667A (ja) | 1998-10-07 | 1998-10-07 | Ｄｒａｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10285752A JP2000113667A (ja) | 1998-10-07 | 1998-10-07 | Ｄｒａｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000113667A true JP2000113667A (ja) | 2000-04-21 |
Family
ID=17695598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10285752A Pending JP2000113667A (ja) | 1998-10-07 | 1998-10-07 | Ｄｒａｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000113667A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6898141B2 (en) | 2001-12-13 | 2005-05-24 | Elpida Memory Inc. | Dynamic semiconductor memory device and method of controlling refresh thereof |
| JP2014197446A (ja) * | 2007-07-26 | 2014-10-16 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 有効データインジケータの使用によってダイナミックｒａｍ電力消費を減らすシステムおよび方法 |
-
1998
- 1998-10-07 JP JP10285752A patent/JP2000113667A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6898141B2 (en) | 2001-12-13 | 2005-05-24 | Elpida Memory Inc. | Dynamic semiconductor memory device and method of controlling refresh thereof |
| JP2014197446A (ja) * | 2007-07-26 | 2014-10-16 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 有効データインジケータの使用によってダイナミックｒａｍ電力消費を減らすシステムおよび方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010814 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050310 |