JP2013153103A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】サポート膜14は製造の途中工程におけるキャパシタの下部電極13の倒壊を防止するために配置されたサポート膜であって、所定の間隔で第1の開口14Aが設けられている。第1の開口14Aは複数のキャパシタの電極のうちその一部を内側に含むように設けられる。サポート膜14の溝部GRに架かる(渡る)領域に、複数の第2の開口14Bが設けられている。第1の開口14Aと第2の開口14Bは、サポート膜14をパターニングすることによって同時に形成されている。第2の開口14Bは溝部の4辺の溝のうちの対向する2辺の溝に沿って複数形成されている。
【選択図】図3
Description
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
DRAM素子50上には複数のメモリセル領域MRが配置されており、メモリセル領域MRを囲むように周辺回路領域PRが配置されている。周辺回路領域PRには、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図1の配置は一例であり、メモリセル領域の数や、配置される位置は、図1のレイアウトには限定されない。
尚、図2のキャパシタの配置は一例であり、キャパシタの数や、配置される位置は、図2のレイアウトには限定されない。
図3において、複数の容量コンタクトプラグ7Aがその上端を露出するように埋め込まれた層間絶縁膜7上に形成され、コンタクトプラグの各々に接続する複数のキャパシタ素子100と、キャパシタ素子100の下部電極(電極)13の立設を保持するサポート膜(第1の絶縁膜)14と、サポート膜14を貫通してかつ各々の内壁に下部電極13を備えた複数の孔部HOと、サポート膜14に形成され、かつ複数の孔部HOのうちその一部の孔部に連結する第1の開口14Aと、サポート膜14に形成され、かつ複数の孔部HOのいずれの孔部HOに対してよりも溝部GRに架かる(渡る)位置に配置すると共に複数の孔部HOのいずれにも連結しない第2の開口14Bを示している。なお、図3に示したその他の構成の説明については、以下の製造方法の説明の中で行う。
まず、図4に示すように、半導体基板1の主面をSTI(Sallow Trench Isolation)法によって形成した分離絶縁膜2によって区画する。
2・・・分離絶縁膜
4・・・層間絶縁膜
5・・・ゲート電極
5a・・・ゲート絶縁膜
5b・・・キャップ絶縁膜
6・・・ビット配線
7・・・層間絶縁膜
7A・・・容量コンタクトプラグ
9・・・基板コンタクトプラグ
10・・・容量コンタクトパッド
11・・・層間絶縁膜
12・・・犠牲酸化膜
13・・・下部電極
14・・・サポート膜
50・・・DRAM素子
91・・・城壁
92・・・フォトレジスト
93・・・容量絶縁膜
94・・・上部電極
100・・・クラウン型キャパシタ素子
MR・・・メモリセル領域
PR・・・周辺回路領域
HO・・・孔部
GR・・・溝部
Claims (7)
- 半導体基板上の層間絶縁膜が、溝部により、当該溝部を含むメモリセル領域と、周辺回路領域とに分割され、前記メモリセル領域上では前記層間絶縁膜が除去された半導体装置であって、
前記メモリセル領域において立設する複数の円筒型の電極と、
前記複数の電極の外側に接し、前記電極の立設を保持する第1の絶縁膜と、
前記第1の絶縁膜に形成され、前記複数の電極のうちその一部の孔部に連結する第1の開口と、
前記第1の絶縁膜に形成され、その一部が前記溝部に架かる第2の開口と、
を備えることを特徴とする半導体装置。 - 前記溝部は、矩形の4辺で構成され、前記第2の開口は、前記溝部の4辺のうちの少なくとも1辺に架かって複数形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2の開口の形状は、矩形であることを特徴とする請求項1に記載の半導体装置。
- 半導体基板と、
前記半導体基板上に設けられ、その一部が除去された第一の領域を有する層間絶縁膜と、
前記第一の領域に立設された複数の電極と、
前記層間絶縁膜の側面に形成された城壁部材と、
前記複数の電極を保持する第1の絶縁膜と、
前記第1の絶縁膜における、前記城壁部材の境界に対応する部分に設けられた開口と、
を備えることを特徴とする半導体装置。 - 前記城壁部材は、矩形の4辺で構成され、前記開口は、前記城壁部材の4辺のうちの少なくとも1辺に架かって複数形成されていることを特徴とする請求項4に記載の半導体装置。
- 前記開口の形状は、矩形であることを特徴とする請求項4に記載の半導体装置。
- メモリセル領域を有する半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第1の絶縁膜を形成する工程と、
前記層間絶縁膜と前記第1の絶縁膜を貫通する孔を前記メモリセル領域に設けると共に、溝を前記メモリセルの外周に設ける工程と、
前記孔内壁と前記溝内壁に第1の電極を形成する工程と、
前記第1の絶縁膜に前記孔のうちの一部の孔に連結する第1の開口と、前記溝に架かる第2の開口とを同時に形成する工程と、
前記層間絶縁膜を湿式エッチングで前記第1の電極の外壁面を露出させる工程と、
前記第1の電極表面に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第2の電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012013989A JP2013153103A (ja) | 2012-01-26 | 2012-01-26 | 半導体装置及びその製造方法 |
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JP2012013989A JP2013153103A (ja) | 2012-01-26 | 2012-01-26 | 半導体装置及びその製造方法 |
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ID=49049229
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JP2012013989A Pending JP2013153103A (ja) | 2012-01-26 | 2012-01-26 | 半導体装置及びその製造方法 |
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JP (1) | JP2013153103A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024053372A1 (ja) * | 2022-09-08 | 2024-03-14 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子および製造方法、並びに、電子機器 |
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2012
- 2012-01-26 JP JP2012013989A patent/JP2013153103A/ja active Pending
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WO2024053372A1 (ja) * | 2022-09-08 | 2024-03-14 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子および製造方法、並びに、電子機器 |
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