FR2824423A1 - Procede de fabrication d'un composant tel qu'une capacite dans un circuit integre et composant de circuit integre - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 title claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims abstract description 5
- 239000003989 dielectric material Substances 0.000 claims abstract description 5
- 239000004020 conductor Substances 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 7
- 239000012811 non-conductive material Substances 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
Procédé de fabrication d'un composant tel qu'une capacité dans un circuit intégré et composant intégré dans lesquels une première électrode (10a) est en forme de cuvette; une couche (11a) en un matériau diélectrique recouvre au moins la paroi de ladite première électrode; une seconde électrode (12a) remplit ladite cuvette; un premier via de connexion électrique (17) s'étend au-dessus de ladite seconde électrode; et un second via de connexion électrique (18) s'étend latéralement et à distance de ladite première électrode 10a) et relié à cette dernière.
Description
que l'épaisseur de la fenêtre de graphite est d'environ 0,5 à 1,5
millimètre.
PROCÈDÉ DE FABRICA=ON D'UN COMPOSANT
TEL QU UNE CAPACITÉ DANS UN CIRCUIT INTÉGRÉ
ET COMPOSANT DE ClRCUrr INTÉGRÉ La présente invention concerne le domaine des circuits , ntogrés. Habituellement, un composant tel qu'une capacité réalisce dans un circuit intogré, comprend une première électrode de section en forme de U réalisce dans un trou principal et une seconde électrode qui présente une partie de section en forme de U engagée dans la première électrode et une plate-forme périphérique qui passe au-dessus du bord d'extrémité de la première électrode et qui s'étend au-delà de ce bord, ces deux électrodes étant séparces par un diélectrique. Une couche en un matériau diélectrique recouvre et remplit la seconde électrode. Un premier via de connexion électrique ou interconnexion locale est réalisé au travers de cette couche de recouvrement et atteint la face supérieure de la plate-forme de la seconde électrode. Un second via est réalisé au travers de la couche de recouvrement précitée et au travers des couches inférieures en passant à distance du bord périphérique de la plate-forme de la seconde électrode, ce second via étant relié à la face inférieure de la première électrode par des vias primaires. Une telle structure nocessite plusieurs étapes de photolithographie à masquages critiques et de gravure, notamment pour la fabrication du trou principal précité, la fabrication de la seconde électrode et la fabrication des trous des premier et second vias précité s, qui sont dép end antes d' une p art de l ' écart minimum nocess aire entre l' extérieur du bord de la première électro de et le bord 1 périphérique de la plateforme de la seconde électrode et d'autre part entre le bord périphérique de la seconde électrode et le second via précité. De plus, l' encombrement du compos ant est en p artie lié aux
écarts précisés ci-dessus.
Le but de la présente invention est de proposer une structure d'un composant tel qu'une capacité de circuit intogré et un procédé de fabrication d' un tel compo s ant, permettant de ré duire le nombre d'étapes critiques de fabrication et de réduire l'encombrement d'un tel composant. La présente invention a tout d'abord pour objet un procédé de fabrication d'un composant tel qu'une capacité dans un circuit intogré, au-dessus d'une surface sur laquelle débouchent un premier et un second vias primaires de connexion électrique espacés et reliés
entre eux en dessous et à distance de cette surface.
Selon l'invention, ce procédé consiste à déposer sur ladite surface une première couche en un matériau non conducteur de l'électricité; à réaliser un trou principal dans cette première couche au-dessus dudit premier via de connexion; à déposer une seconde couche en un matériau conducteur de l'électricité, recouvrant les parois dudit trou principal; à effectuer une opération d'enlèvement de la seconde couche en ne laisser subsister le matériau conducteur que dans ledit trou principal de façon à constituer une première électrode en forme de cuvette dans ce trou principal; à réaliser un diélectrique au moins sur la surface intérieure de ladite cuvette; à déposer une troisième couche en un matériau conducteur, remplissant ladite cuvette à effectuer une opération d'enlèvement de ladite troisième couche en ne laisser subsister le matériau conducteur que dans ladite cuvette de facon à constituer une seconde électrode séparée de ladite première électrode par le diélectrique précité; à déposer une quatrième couche en un matériau isolant; à réaliser un premier trou secondaire traversant ladite quatrième couche et atteignant la surface frontale de ladite seconde électrode et un second trou secondaire traversant ladite quatrième couche et ladite première couche, à distance dudit trou principal, et atteignant la surface frontale dudit second via; et à 1 remplir lesdits premier et second trous secondaires d'un matériau conducteur de l ' électricité de façon à constitu er des vi as de connexion
desdites électrodes.
Selon l'invention, le diélectrique précité peut être constitué par une couche intermédiaire en un matériau non conducteur de
l'électricité, interposée entre lesdites électrodes.
Le pro cédé selon l' invention consiste de pré férence à déposer une couche intermédiaire avant de déposer ladite troisième
couche, de façon à constituer le diélectrique précité.
Le procédé selon l'invention consiste de préférence à effectuer une opération d'enlèvement de ladite troisième couche et de ladite couche intermédiaire en ne laisser subsister le matériau conducteur et le matériau non conducteur de ces couches que dans ladite cuvette de façon à constituer, dans ladite cuvette, une seconde électrode séparce de ladite première électrode par le diélectrique précité Selon l'invention, lesdites opérations d'enlèvement sont de préférence des opérations de planarisation, en particulier de polissage mécano-chimique. Le procé dé s elon l' invention co nsiste de préférence à déposer une cinquième couche en un matériau conducteur de l'électricité, remplissant lesdits premier et second trous secondaires de façon à constituer lesdits vias de connexion électrique; et à graver cette cinquième couche de façon à constituer des lignes indépendantes
de connexion électrique de ces vias sur ladite quatrième couche.
La présente invention a également pour objet un composant
de circuit intogré tel qu'une capacité.
Selon l'invention, ce composant comprend une première électrode en forme de cuvette; une couche en un matériau diélectrique recouvrant au moins la paroi de ladite première électrode; une seconde électrode remplissant ladite cuvette; un premier via de connexion électrique s'étendant audessus de ladite seconde électrode; et un second via de connexion électrique s'étendant latéralement et à
distance de ladite première électrode et relié à cette dernière.
1 S elon l' invention, le compos ant comprend de préférence un premier via primaire de connexion électrique relié à ladite première électrode et s'étendant en dessous de cette dernière, un second via primaire de connexion électrique relié audit second via de connexion électrique et une branche de connexion électrique reliant lesdits premier et second vias primaires et s'étendant en dessous et à distance
de ladite première électrode.
Selon l'invention, ladite branche de connexion électrique
comprend de préférence un organe de commande.
Selon l' invention, le composant comprend de préférence des lignes de connexion électrique relices auxdits premier et second vias secondaires. La présente invention sera mieux comprise à l'étude d'un composant tel qu'une capacité d'un circuit intégré et de son procédé de fabrication, décrits à titre d'exemples non limitatifs et illustrés par le dessin sur lequel: - la figure 1 représente un composant d'un circuit intogré après une première étape de fabrication; - la figure 2 représente ledit composant après une deuxième étape de fabrication; - la figure 3 représente ledit composant après une troisième étape de fabrication; - la figure 4 représente ledit composant après une quatrième étape de fabrication; - la figure 5 représente ledit composant après une cinquième étape de fabrication; - la figure 6 représente ledit composant après une sixième étape de fabrication; - la figure 7 représente ledit composant après une septième étape de fabrication; - la figure 8 représente ledit composant après une huitème
étape de fabrication, cette figure représentant le composant définitif.
En se reportant à la figure 1, on voit qu'on a représenté partiellement un circuit intégré 1 en cours de fabrication, qui s 1 comprend, dans une couche inférieure 2 en un matériau non conducteur de l'électricité tel que de la silice, des premier et second vias primaires de connexion électrique ou interconnexions locales 3 et 4, remplissant des trous 5 et 6 distants l'un de l'autre. De façon connue en soi, ces vias primaires 3 et 4 sont reliés, dans le voisinage de la face inférieure de cette couche inférieure 2, au travers d'une branche 7
comprenant un organe de commande 7a tel qu'un transistor.
Sur la surface de la couche inférieure 2, est déposce une première couche 8 en un matériau non conducteur de l'électricité ou diélectrique tel que de la silice, dans laquelle est réalisé par photolithographie et gravure un trou principal traversant 9 au fond duquel débouche la face frontale du premier via primaire 3, la face frontale du second via primaire 4 étant, latéralement, à distance de ce
trou principal 9.
Ceci étant, on procède au dépôt sur la première couche 8 d'une seconde couche 10 en un matériau conducteur de l'électricité tel que du polysilicium, cette seconde couche 10 recouvrant les parois et
le fond du trou principal 9.
Comme le montre la figure 2, on procède alors à une opération d'enlèvement de la seconde couche 10 en ne laissant subsister le matériau de cette couche que dans le trou principal 9 de facon à constituer une première électrode lOa en forme de cuvette dans ce trou principal 9. Cette opération d'enlèvement est avantageusement réalisce grâce à une machine de planarisation telle qu'une machine de
polissage mécano-chimique.
Comme le montre la figure 3, on procède ensuite à un dépôt d'une couche intermédiaire fine 11 en un matériau diélectrique, par exemple en oxydenitrure, cette couche intermédiaire 11 recouvrant les
surfaces découvertes de la première électrode lOa.
Comme le montre la figure 4, on procède alors au dépôt d'une troisième couche 12 en un matériau conducteur de l'électricité tel que du polysilicium, de telle sorte que cette troisième couche 12 remplisse la cuvette formée par la première électrode lOa recouverte
de la couche intermédiaire 11.
1 Comme le montre la figure 5, on procède ensuite à une opération d'enlèvement de la troisième couche 12 et de la couche intermédiaire 11 en ne laissant subsister le matériau conducteur que dans ladite cuvette de façon à constituer une seconde électrode 12a remplissant la première électrode lOa et séparce de cette dernière par la partie de la couche intermédiaire 11 restant entre la première électrode lOa et la seconde électrode 12a et constituant un diélectrique lla. Cette opération d'enlèvement est avantageusement réalisce grâce à une machine de planarisation telle qu'une machine de polissage mécano-chimique. Ainsi, la surface du bord frontal de la première électrode lOa, la surface du bord frontal du diélectrique lla et la surface frontale de la seconde électrode 12a se succèdent sensiblement dans le
plan de la surface frontale de la première couche 8.
Puis, comme le montre la figure 6, on procède au dépôt d'une quatrième couche 13 en un matériau non conducteur de l'électricité tel
que de la silice.
Comme le montre la figure 7, on procède ensuite par photolithographie puis gravure, à la réalisation d'un premier trou secondaire 14 au travers de la quatrième couche 13 et atteignant la surface frontale de la seconde électrode 12a et à un second trou secondaire 15 au travers de la quatrième couche 13 et de la première couche 8 et atteignant la surface frontale du second via primaire 4 en
passant latéralement et à distance du trou principal 9.
Comme le montre la figure 8, on procède ensuite au remplissage des trous 14 et 15 par un matériau conducteur de l'électricité, en particulier du tungstène ou du cuivre, de façon à constituer des vias 16 et 17 de connexion électrique de la seconde électrode 12a et du second via primaire 4, relié à la première électrode
lOa, jusqu'à la surface de la quatrième couche 13.
Comme le montre également la figure 8, on procède au dépôt d'une cinquième couche 18 en un matériau conducteur de l'électricité, par exemple en cuivre ou en tungstène et on procède à des opérations de photolithographie et de gravure de cette couche de façon à 1 constituer, sur la quatrième couche 13, des lignes indépendantes 19 et de connexion électrique des électrodes 10a et 12a par
l'intermédiaire des vias précités.
Dans une variante, on pourrait directement procéder au dépôt de la cinquième couche 18 de telle sorte que cette dernière remplisse les trous 14 et 15 de façon à constituer directement les vias 16 et 17, puis procéder ensuite à la réalisation des lignes de connexion
électriques 19 et 20.
Comme représentée en définitive sur la figure 8, on obtient alors une capacité 22 composce par les électrodes 10a et 12a séparces par le diélectrique 11a, dont l'électrode 10a est reliée à la ligne de connexion électrique 20 par l'intermédiaire du premier via primaire 3, du transistor 7, du second via primaire 4 et du via secondaire 17 et dont la seconde électrode 12a est reliée à la ligne de connexion
électrique 19 par l'intermédaire du via secondaire 17.
Il résulte de ce qui précède que la première électrode 10a et la seconde électrode 12a, séparces par le diélectrique 11a, constituent un ensemble compact. La principale condition limite, fonction des caractéristiques électriques à obtenir, est constituce par l'écart entre le trou principal 9 dans lequel est formoe la première électrode 10a et le trou secondaire 15 dans lequel est formé le via 17. Une autre condition limite est détermince par l'écart entre le bord intérieur de la première électrode 10a et le trou secondaire 14 dans lequel est formé le via 16, la section de ce via 16 étant normalement largement inférieure à la
section de la seconde électrode 12a à laquelle il est connocté.
La présente invention ne se limite pas à l'exemple ci-dessus décrit. Bien des variantes de réalisation sont possibles sans sortir du
cadre défini par les revendications annexées.
Claims (10)
1 de connexion (16, 17) desdites électrodes (lOa, 12a).
2. Procédé selon la revendication 1, caractérisé par le fait que le diélectrique précité est constitué par une couche intermédiaire (11) en un matériau non conducteur de l'électricité, interposée entre lesdites électrodes.
3. Procédé selon l'une des revendications 1 et 2, caractérisé
par le fait qu'il consiste à déposer une couche intermédiaire (11) avant de déposer ladite troisième couche (13), de façon à constituer le
diélectrique précité.
4. Procédé selon la revendication 3, caractérisé par le fait qu'il consiste à effectuer une opération d'enlèvement de ladite troisième couche (12) et de ladite couche intermédiaire (11) en ne laisser subsister le matériau conducteur et le matériau non conducteur de ces couches que dans ladite cuvette de façon à constituer, dans ladite cuvette, une seconde électrode séparce de ladite première électrode par le diélectrique précité
5. Procédé selon l'une quelconque des revendications
précédentes, caractérisé par le fait que lesdites opérations d'enlèvement sont des opérations de planarisation, en particulier de polissage mécano chimique.
6. Procédé selon l'une quelconque des revendications
précédentes, caractérisé par le fait qu'il consiste à déposer une cinquième couche (18) en un matériau conducteur de l'électricité, remplissant lesdits premier et second trous de façon à constituer lesdits vias de connexion électrique (16, 17); et à graver cette cinquième couche de façon à constituer des lignes indépendantes de connexion
électrique (19, 20) de ces vias (16, 17) sur ladite quatrième couche (13).
7. Composant de circuit intégré tel qu'une capacité, caractérisé par le fait qu'il comprend - une première électrode (lOa) en forme de cuvette; une couche (lla) en un matériau diélectrique recouvrant au moins la paroi de ladite première électrode; - une seconde électrode (12a) remplissant ladite cuvette; - un premier via de connexion électrique (17) s'étendant au 1 dessus de ladite seconde électrode; - et un second via de connexion électrique (18) s'étendant latéralement et à distance de ladite première électrode 10a) et relié à
cette dernière.
8. Composant selon la revendication 7, caractérisé par le fait qu'il comprend un premier via primaire de connexion électrique (3) relié à ladite première électrode (lOa) et s'étendant en dessous de cette dernière, un second via primaire de connexion électrique (4) relié audit second via de connexion électrique et une branche de connexion électrique (7) reliant lesdits premier et second vias primaires (3, 4) et
s'étendant en dessous et à distance de ladite première électrode.
9. Composant selon la revendication 8, caractérisé par le fait que ladite branche de connexion électrique comprend un organe de
commande (7a).
10. Composant selon l'une quelconque des revendications 7
à 9, caractérisé par le fait qu'il comprend des lignes de connexion électrique (19, 20) relices auxdits premier et second vias secondaires
(17, 18).
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0105881A FR2824423B1 (fr) | 2001-05-02 | 2001-05-02 | Procede de fabrication d'un composant tel qu'une capacite dans un circuit integre et composant de circuit integre |
| US10/136,682 US7008842B2 (en) | 2001-05-02 | 2002-05-01 | Process for fabricating a component, such as a capacitor in an integrated circuit, and integrated-circuit component |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0105881A FR2824423B1 (fr) | 2001-05-02 | 2001-05-02 | Procede de fabrication d'un composant tel qu'une capacite dans un circuit integre et composant de circuit integre |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2824423A1 true FR2824423A1 (fr) | 2002-11-08 |
| FR2824423B1 FR2824423B1 (fr) | 2003-09-05 |
Family
ID=8862911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0105881A Expired - Fee Related FR2824423B1 (fr) | 2001-05-02 | 2001-05-02 | Procede de fabrication d'un composant tel qu'une capacite dans un circuit integre et composant de circuit integre |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7008842B2 (fr) |
| FR (1) | FR2824423B1 (fr) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006302987A (ja) * | 2005-04-18 | 2006-11-02 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| CN105071317B (zh) * | 2015-07-21 | 2017-07-18 | 江苏省电力公司常州供电公司 | 变电站电线电缆装配式铺设装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1079478A (ja) * | 1996-09-04 | 1998-03-24 | Hitachi Ltd | ダイナミックｒａｍ装置及びその製造方法 |
| US6057571A (en) * | 1998-03-31 | 2000-05-02 | Lsi Logic Corporation | High aspect ratio, metal-to-metal, linear capacitor for an integrated circuit |
| EP0997933A1 (fr) * | 1998-07-28 | 2000-05-03 | Siemens Aktiengesellschaft | Electrode effilée pour condensateur empilé |
| JP2000216362A (ja) * | 1999-01-22 | 2000-08-04 | Agilent Technol Inc | 集積回路のコンデンサ構造 |
| US6215646B1 (en) * | 1998-02-06 | 2001-04-10 | Sony Corporation | Dielectric capacitor and method of manufacturing same, and dielectric memory using same |
| FR2800199A1 (fr) * | 1999-10-21 | 2001-04-27 | St Microelectronics Sa | Fabrication de memoire dram |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251726B1 (en) * | 2000-01-21 | 2001-06-26 | Taiwan Semiconductor Manufacturing Company | Method for making an enlarged DRAM capacitor using an additional polysilicon plug as a center pillar |
-
2001
- 2001-05-02 FR FR0105881A patent/FR2824423B1/fr not_active Expired - Fee Related
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2002
- 2002-05-01 US US10/136,682 patent/US7008842B2/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1079478A (ja) * | 1996-09-04 | 1998-03-24 | Hitachi Ltd | ダイナミックｒａｍ装置及びその製造方法 |
| US6215646B1 (en) * | 1998-02-06 | 2001-04-10 | Sony Corporation | Dielectric capacitor and method of manufacturing same, and dielectric memory using same |
| US6057571A (en) * | 1998-03-31 | 2000-05-02 | Lsi Logic Corporation | High aspect ratio, metal-to-metal, linear capacitor for an integrated circuit |
| EP0997933A1 (fr) * | 1998-07-28 | 2000-05-03 | Siemens Aktiengesellschaft | Electrode effilée pour condensateur empilé |
| JP2000216362A (ja) * | 1999-01-22 | 2000-08-04 | Agilent Technol Inc | 集積回路のコンデンサ構造 |
| FR2800199A1 (fr) * | 1999-10-21 | 2001-04-27 | St Microelectronics Sa | Fabrication de memoire dram |
Non-Patent Citations (2)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 1998, no. 08 30 June 1998 (1998-06-30) * |
| PATENT ABSTRACTS OF JAPAN vol. 2000, no. 11 3 January 2001 (2001-01-03) * |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2824423B1 (fr) | 2003-09-05 |
| US7008842B2 (en) | 2006-03-07 |
| US20020162677A1 (en) | 2002-11-07 |
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