KR100576081B1 - 박막 제조 방법과 이를 이용한 플래시 메모리 장치의 제조방법 및 커패시터의 제조 방법 - Google Patents

박막 제조 방법과 이를 이용한 플래시 메모리 장치의 제조방법 및 커패시터의 제조 방법 Download PDF

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Abstract

박막 제조 방법과 이를 이용한 플래시 메모리 장치 및 커패시터의 제조 방법에서는 기판 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 제1 박막을 형성한다. 그리고, 상기 제1 박막의 표면을 처리한다. 그 결과, 상기 제1 박막의 표면에는 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 사용하여 상기 제1 박막 상에 제2 박막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키는 물질이 형성된다. 이때, 상기 제1 박막은 플래시 메모리 장치의 플로팅 게이트와 커패시터의 하부 전극에 해당하고, 상기 제2 박막은 플래시 메모리 장치의 유전막과 커패시터의 유전막에 해당한다.

Description

박막 제조 방법과 이를 이용한 플래시 메모리 장치의 제조 방법 및 커패시터의 제조 방법{method of forming a thin film layer, and method of forming a flash memory device and a capacitor using the same}
도 1a 내지 도 1c는 본 발명의 실시예 1에 따른 박막 제조 방법을 나타내는 개략적인 단면도들이다.
도 2a 내지 도 2d는 본 발명의 실시예 2에 따른 플래시 메모리 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
도 3a 내지 도 3c는 본 발명의 실시예 3에 따른 커패시터의 제조 방법을 나타내는 개략적인 단면도들이다.
도 4a 내지 도 4i는 본 발명의 실시예 5에 따른 커패시터의 제조 방법을 나타내는 개략적인 단면도들이다.
도 5 내지 도 7은 본 발명의 박막을 표면 처리에 의해 박막에 형성되는 물질의 분포를 나타내는 그래프이다.
도 8은 본 발명에 따른 표면 처리 중에서 산화 처리를 수행하여 제조한 커패시터의 누설 전류를 분석한 결과를 나타내는 그래프이다.
도 9는 본 발명에 따른 표면 처리 중에서 환원 처리를 수행하여 제조한 커패시터의 누설 전류를 분석한 결과를 나타내는 그래프이다.
본 발명은 박막 제조 방법과 이를 이용한 플래시 메모리 장치 및 커패시터의 제조 방법에 관한 것으로서, 보다 상세하게는 금속, 금속 질화물 등과 같은 박막 상에 금속 산화물로 이루어지는 박막을 제조하는 방법과 이를 이용한 플래시 메모리 장치 및 커패시터의 제조 방법에 관한 것이다.
일반적으로, 플래시 메모리 장치의 유전막, 커패시터의 유전막 등과 같은 박막은 고유전율(high-k dielectric)을 갖는 물질을 사용하여 형성하고 있는 추세이다. 이는, 상기 고유전율을 갖는 물질로 이루어진 박막이 충분히 얇은 등가 산화막 두께(equivalent oxide thickness, EOT)를 유지함에도 불구하고, 상기 플래시 메모리 장치의 플로팅 게이트와 콘트롤 게이트 또는 상기 커패시터의 하부 전극과 상부 전극 사이에서 발생하는 누설 전류를 충분하게 줄일 수 있기 때문이다.
이에 따라, 최근에는 상기 플래시 메모리 장치의 유전막, 상기 커패시터의 유전막 등과 같은 박막을 제조할 때 고유전율을 가지면서도 등가 산화막 두께를 충분하게 낮출 수 있는 금속 산화물을 사용하고 있다.
상기 금속 산화물을 사용하여 상기 플래시 메모리 장치의 유전막 또는 상기 커패시터의 유전막을 제조하는 방법에 대한 예들은 미합중국 특허 6,753,618호(issued to Basceri et al.), 대한민국 공개특허 2004-0002818호, 대한민국 공개특허 2004-0011837호 등에 개시되어 있다.
그러나, 상기 금속 산화물로 이루어지는 박막 자체만으로 보다 높은 유전율과 보다 얇은 등가 산화막 두께를 요구하는 추세로 발전되고 있는 반도체 장치에 적용하기에는 한계가 있다.
본 발명의 일 목적은 보다 높은 유전율과 보다 얇은 등가 산화막 두께를 갖는 박막을 제조하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 박막을 유전막으로 포함하는 플래시 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 박막을 유전막으로 포함하는 커패시터의 제조 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 박막 제조 방법은 기판 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 제1 박막을 형성한다. 그리고, 상기 제1 박막의 표면을 처리한다. 그 결과, 상기 제1 박막의 표면에는 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 사용하여 상기 제1 박막 상에 제2 박막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키는 물질이 형성된다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 제조 방법은 기판 상에 터널 산화막을 형성한 후, 상기 터널 산화막 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 플로팅 게이트를 형성한 다. 그리고, 상기 플로팅 게이트의 표면을 처리한다. 그 결과, 상기 플로팅 게이트의 표면에는 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 사용하여 상기 플로팅 게이트 상에 유전막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키는 물질이 형성된다. 이어서, 상기 전구체의 제1 원소와 제2 원소들 사이의 결합력을 약화시키는 물질이 형성된 상기 플로팅 게이트 상에 상기 전구체를 사용하여 상기 유전막을 형성한 후, 상기 유전막 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 콘트롤 게이트를 형성한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 커패시터의 제조 방법은 기판 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 하부 전극을 형성한다. 그리고, 상기 하부 전극의 표면을 처리한다. 그 결과, 상기 하부 전극의 표면에는 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 사용하여 상기 하부 전극 상에 유전막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키는 물질이 형성된다. 이어서, 상기 전구체의 제1 원소와 제2 원소들 사이의 결합력을 약화시키는 물질이 형성된 상기 하부 전극 상에 상기 유전막을 형성한 후, 상기 유전막 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 상부 전극을 형성한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 커패시터의 제조 방법은 기판 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 하부 전극을 형성한다. 그리고, 상기 하부 전극의 표면을 산화 처리한다. 그 결과, 상기 하부 전극의 표면에는 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 사용하여 상기 하부 전극 상에 유전막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키고, 상기 하부 전극으로 산소가 침투하는 것을 억제하는 물질이 형성된다. 이어서, 아미드기, 알콕사이드기 및 할라이드기로 구성되는 그룹으로 선택되는 어느 하나를 포함하는 전구체를 사용하여 상기 하부 전극 상에 금속 산화물을 함유하는 유전막을 형성한 후, 상기 유전막 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 상부 전극을 형성한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 커패시터의 제조 방법은 기판 상에 상기 기판을 부분적으로 노출시키는 개구부를 갖는 절연막 패턴을 형성한다. 그리고, 상기 절연막 패턴의 표면과 상기 개구부의 측벽 및 저면 상에 금속 또는 금속이 풍부한 금속 질화물로 이루어지는 제1 박막과 금속 질화물로 이루어지는 제2 박막을 포함하는 하부 전극용 박막을 연속적으로 형성한다. 계속해서, 상기 하부 전극용 박막이 형성된 결과물 상에 희생막을 형성한 후, 상기 절연막 패턴의 표면이 노출될 때까지 상기 희생막을 제거하여 상기 하부 전극용 박막의 노드를 분리시킨다. 이어서, 상기 기판 상에 잔류하는 희생막과 상기 절연막 패턴을 제거한다. 그 결과, 상기 기판 상에는 실린더 타입의 하부 전극이 형성된다. 그리고, 상기 하부 전극의 표면을 산화 처리한다. 그 결과, 상기 금속 또는 금속이 풍부한 금속 질화물로 이루어지는 상기 하부 전극의 제1 부위에는 산소가 풍부한 물질이 형성되고, 상기 금속 질화물로 이루어지는 상기 하부 전극의 제2 부위에는 질소가 풍부한 물질이 형성된다. 계속해서, 상기 하부 전극 상에 금속 산화물을 함유하는 유전막을 형성한 후, 상기 유전막 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 상부 전극을 형성한다.
본 발명에 의하면, 표면 처리가 이루어진 하부 박막 상에 플래시 메모리 장치의 유전막, 커패시터의 유전막 등과 같은 상부 박막을 형성한다. 이와 같이, 상기 표면 처리가 이루어진 하부 박막 상에 상기 상부 박막을 형성함으로서 상기 상부 박막의 특성이 개선된다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들에 대하여 상세히 설명한다.
실시예 1
도 1a 내지 도 1c는 본 발명의 실시예 1에 따른 박막 제조 방법을 나타내는 개략적인 단면도들이다.
도 1a를 참조하면, 기판(10)을 준비한다. 상기 기판(10)은 반도체 기판으로서 실리콘 기판인 것이 바람직하다.
이어서, 상기 기판(10) 상에 제1 박막(12)을 형성한다. 상기 제1 박막(12)은 주로 플래시 메모리 장치에서 게이트 구조물의 플로팅 게이트 또는 커패시터의 하부 전극으로 적용한다. 그러므로, 상기 제1 박막(12)은 금속, 금속 질화물 등을 사용하여 형성하는 것이 바람직하다. 특히, 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 혼합하여 사용할 수도 있다. 상기 금속의 예로서는 티타늄, 탄탈륨, 텅스텐, 알루미늄, 하프늄, 지르코늄, 구리 등을 들 수 있고, 이들은 단독으로 사용하거나 혼합하여 사용한다. 그리고, 상기 금속 질화물의 예로서는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 알루미늄 질화물, 하프늄 질화물, 지르코늄 질화물, 구리 질화물 등을 들 수 있고, 이들은 단독으로 사용하거나 혼합하여 사용한다. 아울러, 상기 제1 박막은 주로 화학기상증착을 수행하여 형성한다.
도 1b를 참조하면, 상기 제1 박막(12)의 표면 처리를 수행한다. 본 실시예에서와 같이, 상기 표면 처리를 수행함으로서 상기 제1 박막(12)의 표면에는 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 사용하여 상기 제1 박막(12) 상에 제2 박막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키는 물질(14)이 형성된다.
상기 표면 처리의 예로서는 산화 처리 또는 환원 처리를 들 수 있다.
먼저, 상기 산화 처리는 산소 가스 등과 같은 산소를 포함하는 물질을 사용하는 열처리를 수행하거나 또는 플라즈마 처리를 수행한다.
여기서, 상기 열처리를 약 400℃ 미만의 온도에서 수행할 경우에는 상기 제1 박막(12)과의 반응이 용이하게 이루어지지 않기 때문에 바람직하지 않고, 약 550℃ 초과의 온도에서 수행할 경우에는 상기 제1 박막(12)과의 반응을 용이하게 제어하기 못하기 때문에 바람직하지 않다. 따라서, 상기 열처리는 약 400 내지 550℃의 온도에서 수행하는 것이 바람직하다. 그리고, 상기 열처리는 약 450 내지 500℃의 온도에서 수행하는 것이 보다 바람직하다. 특히, 상기 열처리는 약 30 내지 500초 동안 수행하는 것이 바람직하다.
또한, 상기 플라즈마 처리를 약 250℃ 미만의 온도에서 수행할 경우에는 상기 제1 박막(12)과의 반응이 용이하게 이루어지지 않기 때문에 바람직하지 않고, 약 500℃ 초과의 온도에서 수행할 경우에는 상기 제1 박막(12)과의 반응을 용이하게 제어하기 못하기 때문에 바람직하지 않다. 그리고, 상기 플라즈마 처리를 약 100Watt 미만의 파워를 인가한 상태에서 수행할 경우에는 플라즈마의 생성이 용이하게 이루어지지 않기 때문에 바람직하지 않고, 약 500Watt 초과의 파워를 인가한 상태에서 수행할 경우에는 플라즈마의 생성을 용이하게 제어하지 못하기 때문에 바람직하지 않다. 따라서, 상기 플라즈마 처리는 약 250 내지 500℃의 온도에서 약 100 내지 500Watt의 파워를 인가하여 수행하는 것이 바람직하다. 특히, 상기 플라즈마 처리는 약 250 내지 400℃의 온도에서 수행하는 것이 보다 바람직하다. 그리고, 상기 플라즈마 처리는 약 30 내지 500초 동안 수행하는 것이 바람직하다.
이와 같이, 상기 제1 박막(12)에 대하여 상기 산화 처리를 수행함으로서 상기 제1 박막(12)의 표면에는 상기 제1 원소 및 상기 제2 원소들을 포함하는 전구체를 사용하여 상기 제1 박막(12) 상에 제2 박막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키는 물질(14)로서 산소를 포함하는 물질이 형성된다. 즉, 상기 제1 박막(12)의 표면에 상기 산소를 포함하는 물질로서 산소기(oxygen-containing group)가 배열되는 것이다.
또한, 상기 산화 처리를 수행하여 상기 제1 박막(12)에 산소를 포함하는 물질을 형성함으로서 상기 제1 박막(12)의 주변에 산소가 존재하여도 상기 제1 박막(12)에 형성된 상기 산소를 포함하는 물질이 상기 제1 박막(12)으로 주변에 존재하는 상기 산소가 확산되는 것을 충분하게 방지한다.
상기 환원 처리의 경우에도 상기 산소 처리와 마찬가지로 열처리를 수행하거 나 또는 플라즈마 처리를 수행한다. 그러나, 상기 환원 처리에서는 H2, NH3, H2 와 N2를 포함하는 혼합물, NH3와 N3의 포함하는 혼합물, H2와 NH3 를 포함하는 혼합물 등을 사용한다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다.
여기서, 상기 열처리를 약 300℃ 미만의 온도에서 수행할 경우에는 상기 제1 박막(12)과의 반응이 용이하게 이루어지지 않기 때문에 바람직하지 않고, 약 800℃ 초과의 온도에서 수행할 경우에는 상기 제1 박막(12)과의 반응을 용이하게 제어하기 못하기 때문에 바람직하지 않다. 따라서, 상기 열처리는 약 300 내지 800℃의 온도에서 수행하는 것이 바람직하다. 그리고, 상기 열처리는 약 350 내지 600℃의 온도에서 수행하는 것이 보다 바람직하다. 특히, 상기 열처리는 약 30 내지 500초 동안 수행하는 것이 바람직하다.
또한, 상기 플라즈마 처리를 약 800℃ 초과의 온도에서 수행할 경우에는 상기 제1 박막(12)과의 반응을 용이하게 제어하기 못하기 때문에 바람직하지 않다. 따라서, 상기 플라즈마 처리는 약 800℃를 초과하지 않은 온도에서 수행하는 것이 바람직하다. 그리고, 상기 플라즈마 처리를 약 400Watt 미만의 파워를 인가한 상태에서 수행할 경우에는 플라즈마의 생성이 용이하게 이루어지지 않기 때문에 바람직하지 않고, 약 2,500Watt 초과의 파워를 인가한 상태에서 수행할 경우에는 플라즈마의 생성을 용이하게 제어하지 못하기 때문에 바람직하지 않다. 따라서, 상기 플라즈마 처리는 약 20 내지 800℃의 온도에서 약 400 내지 2,500Watt의 파워를 인가 하여 수행하는 것이 바람직하다. 특히, 상기 플라즈마 처리는 약 100 내지 600℃의 온도에서 수행하는 것이 보다 바람직하다. 그리고, 상기 플라즈마 처리는 약 30 내지 500초 동안 수행하는 것이 바람직하다.
이와 같이, 상기 제1 박막(12)에 대하여 상기 환원 처리를 수행함으로서 상기 제1 박막(12)의 표면에는 상기 제1 원소 및 상기 제2 원소들을 포함하는 전구체를 사용하여 상기 제1 박막(12) 상에 제2 박막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키는 물질(14)로서 수소를 포함하는 물질이 형성된다. 즉, 상기 제1 박막의 표면에 상기 수소를 포함하는 물질로서 수소기(hydrogen-containing group)가 배열되는 것이다.
상기 표면 처리를 수행하는 방법에 대해서는 미합중국 특허 6,417,537호(issued to Yang et al), 대한민국 등록특허 207,467호, 대한민국 공개특허 2004-61278호 등에 개시되어 있다.
특히, 상기 특허들에는 상기 표면 처리를 수행함으로서 상기 표면 처리가 이루어진 대상물 상에 박막이 형성되는 방법이 개시되어 있다. 그러므로, 상기 특허들에 개시된 방법은 본 실시예의 방법인 표면 처리를 수행하여 상기 제1 박막(12) 상에 제2 박막을 형성할 때 사용하는 전구체의 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키는 물질(14)을 형성하는 것과는 다르다.
도 1c를 참조하면, 상기 제1 박막(12) 상에 상기 제1 원소와 상기 제2 원소들을 포함하는 전구체를 사용하여 제2 박막(16)을 형성한다. 상기 제2 박막(16)의 경우에는 플래시 메모리 장치의 게이트 구조물에서 유전막으로 적용하거나 커패시 터에서 유전막으로 적용할 수 있다.
여기서, 상기 전구체는 아미드기, 알콕사이드기, 할라이드기 등을 포함하는 것이 바람직하다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다.
특히, 상기 표면 처리 중에서 산화 처리를 선택할 경우에는 상기 제1 원소와 상기 제2 원소들 사이의 결합력이 약화되는 물질(14)이 형성된 제1 박막(12) 상에 아미드기를 포함하는 전구체를 사용하여 상기 제2 박막(16)을 형성하는 것이 보다 바람직하다. 이는, 상기 아미드기를 포함하는 전구체가 상기 알콕사이드기를 포함하는 전구체나 상기 할라이드기를 포함하는 전구체에 비해 분해가 용이하기 때문이다.
그리고, 상기 제2 박막(16)은 금속 산화물을 포함하는 것이 바람직하다. 상기 금속 산화물의 예로서는 HfO2, ZrO2, Ta2O5, Y2O 3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SiO2, GeO2, SnO2 , PbO, PbO2, Pb3O4, V2O3, La2O 3, As2O5, As2O3, Pr2O3, Sb2O3, Sb2O 5, CaO, P2O5 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다.
또한, 상기 제2 박막(16)은 화학기상증착 또는 원자층 적층을 수행하여 형성하는 것이 바람직하다.
구체적으로, 상기 화학기상증착을 수행하여 상기 제2 박막(16)을 형성할 경우에는 필요한 전구체를 상기 제1 박막(12) 상부로 제공하면서 상기 전구체를 산화 제와 반응시킨다. 그리고, 상기 산화제와 반응시킨 전구체를 상기 제1 박막(12) 상에 증착시킴으로서 상기 제2 박막(16)이 형성된다. 여기서, 상기 산화제의 예로서는 O3, H2O, H2O2, CH3OH, C2H5 OH, 플라즈마 O2, 리모트 플라즈마 O2 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다.
아울러, 상기 원자층 적층을 수행하여 상기 제2 박막(16)을 형성할 경우에는 필요한 전구체를 상기 제1 박막(12) 상부로 제공한다. 이에 따라, 상기 전구체의 제1 원소는 상기 제1 박막(12) 상에 화학 흡착하고, 상기 전구체의 제2 원소는 상기 제1 박막 상에 물리 흡착한다. 그리고, 상기 제1 박막(12) 상부로 퍼지 가스를 제공하여 상기 물리 흡착된 제2 원소를 제거한다. 계속해서, 상기 제1 박막(12) 상부로 산화제를 제공하여 상기 제1 박막(12) 상부에 화학 흡착된 제1 원소와 상기 산화제를 반응시킨다. 그 결과, 상기 제1 박막(12) 상에 상기 제1 원소와 산화물을 함유하는 고체 물질이 형성된다. 이어서, 상기 고체 물질이 형성된 상기 제1 박막(12) 상부로 퍼지 가스를 제공하여 상기 화학 흡착된 제1 원소와 반응하지 않은 산화제를 제거한다. 그리고, 상기 공정들을 반복적으로 수행함으로서 상기 제1 박막(12) 상에 상기 고체 물질로 이루어지는 제2 박막(16)이 형성된다.
여기서, 상기 산화제의 예로서는 O3, H2O, H2O2, CH3OH, C2H5OH, 플라즈마 O2, 리모트 플라즈마 O2 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 또한, 상기 퍼지 가스의 예로서는 Ar, He 등을 들 수 있다.
특히, 본 실시예에서는 상기 표면 처리를 수행함으로서 상기 표면 처리가 이루어진 제1 박막(12) 상에 상기 제2 박막(16)을 형성한다. 그리고, 상기 표면 처리를 통하여 상기 제1 박막(12)에 형성된 물질이 상기 제2 박막(16)을 형성할 때 제공되는 상기 전구체의 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시킨다.
구체적으로, 상기 산화 처리가 이루어진 제1 박막(12) 상에 상기 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 제공할 경우 상기 제1 박막(12)에 형성된 산소기가 상기 전구체의 제1 원소와 결합한다. 이때, 상기 제1 박막(12)에 형성된 산소기와 상기 전구체의 제1 원소가 결합함으로서 상대적으로 상기 제1 원소와 상기 제2 원소들 사이의 결합력이 약해진다. 이에 따라, 상기 제1 원소로부터 상기 제2 원소들의 용이한 분해가 이루어진다. 따라서, 특성이 보다 개선된 제2 박막(16)의 형성이 이루어진다.
또한, 상기 환원 처리가 이루어진 제1 박막(12) 상에 상기 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 제공할 경우 상기 제1 박막(12)에 형성된 수소기가 상기 전구체의 제2 원소와 결합한다. 이때, 상기 제1 박막(12) 상에 형성된 수소기와 상기 전구체의 제2 원소들이 결합함으로서 상대적으로 상기 제1 원소와 상기 제2 원소들 사이의 결합력이 약해진다. 이에 따라, 상기 제1 원소로부터 상기 제2 원소들의 용이한 분해가 이루어진다. 따라서, 특성이 보다 개선된 제2 박막(16)의 형성이 이루어진다.
이와 같이, 본 실시예에 의하면, 상기 제1 박막(12)을 형성한 후, 상기 제1 박막(12)의 표면 처리를 수행한다. 이어서, 상기 표면 처리를 통하여 상기 제1 박막(12)의 표면에 상기 제2 박막(16)을 형성할 때 제공하는 전구체의 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키는 물질(14)을 형성한다. 그러므로, 상기 제2 박막(16)을 형성할 때 상기 전구체가 보다 용이하게 분해되기 때문에 특성이 보다 개선된 제2 박막(16)의 형성이 가능하다.
실시예 2
도 2a 내지 도 2d는 본 발명의 실시예 2에 따른 플래시 메모리 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
도 2a를 참조하면, 트랜치 소자 분리막과 같은 소자 분리 영역(도시되지 않음)을 갖는 기판(20)을 마련한다. 이어서, 상기 기판(20) 상에 터널 산화막(22)을 형성한다. 이때, 상기 터널 산화막(22)은 실리콘 산화막으로서 열산화법 또는 라디칼 산화법 등을 수행하여 형성한다. 아울러, 상기 터널 산화막(22)은 약 10 내지 500Å의 두께를 갖도록 형성하는 것이 바람직하다.
이어서, 상기 터널 산화막(22) 상에 제1 도전막(24)을 형성한다. 본 실시예에서의 상기 제1 도전막(24)은 실시예 1의 제1 박막과 동일한 구성을 갖는다. 따라서, 상기 제1 도전막(24)은 금속, 금속 질화물 등을 사용하여 형성한다. 아울러, 상기 제1 도전막(24)은 주로 화학기상증착을 수행하여 형성한다. 특히, 상기 제1 도전막(24)은 플래시 메모리 장치의 게이트 구조물에서 플로팅 게이트로 형성하기 위한 부재이다.
도 2b를 참조하면, 상기 제1 도전막(24)의 표면 처리를 수행한다. 본 실시예에서의 상기 표면 처리는 실시예 1에서 설명한 표면 처리와 동일하다. 이와 같이, 본 실시예에서도 상기 제1 도전막(24)에 대하여 상기 표면 처리를 수행함으로서 상기 제1 도전막(24)의 표면에는 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 사용하여 상기 제1 도전막(24) 상에 예비 유전막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키는 물질(25)이 형성된다.
도 2c를 참조하면, 상기 표면 처리가 이루어진 제1 도전막(24) 상에 예비 유전막(26)을 형성한다. 본 실시예에서 상기 예비 유전막(26)을 형성하는 방법은 약 200 내지 600Å의 두께를 갖는 것을 제외하고는 실시예 1에서 설명한 제2 박막을 형성하는 방법과 동일하다. 따라서, 본 실시예에서도 아미드기, 알콜사이드기, 할라이드기 등을 포함하는 전구체를 사용하여 화학기상증착을 수행하거나 또는 원자층 적층을 수행하여 금속 산화물을 포함하는 상기 예비 유전막(26)을 형성한다. 본 실시예의 상기 금속 산화물의 경우에도 실시예 1에서 설명한 금속 산화물과 동일하다. 특히, 상기 예비 유전막(26)은 상기 표면 처리가 이루어진 제1 도전막(24) 상에 형성되기 때문에 보다 얇은 등가 산화막 두께를 가지고, 누설 전류 특성도 향상된다. 아울러, 본 실시예의 방법으로 형성하는 상기 예비 유전막(26)은 금속 산화물로만 구현이 가능한 등가 산화막 두께에 비해 보다 얇은 등가 산화막 두께의 구현이 가능하기 때문에 높은 커패시턴스를 나타낸다. 따라서, 본 실시예의 방법을 통하여 제조하는 플래시 메모리 장치의 경우에는 보다 향상된 커플링 비를 획득할 수 있다. 아울러, 상기 예비 유전막(26)은 플래시 메모리 장치의 게이트 구조물에서 유전막으로 형성하기 위한 부재이다.
계속해서, 상기 예비 유전막(26) 상에 제2 도전막(28)을 형성한다. 상기 제2 도전막(28)의 경우에도 상기 제1 도전막(24)과 마찬가지로 금속, 금속 질화물 등을 사용하여 형성한다. 아울러, 상기 제2 도전막(28)은 플래시 메모리 장치의 게이트 구조물에서 콘트롤 게이트로 형성하기 위한 부재이다.
도 2d를 참조하면, 상기 제2 도전막(28), 상기 예비 유전막(26), 상기 제1 도전막(24) 및 상기 터널 산화막(22)을 차례로 패터닝한다. 이에 따라, 상기 제2 도전막(28)은 콘트롤 게이트(28a)로 형성되고, 상기 예비 유전막(26)은 유전막(26a)으로 형성되고, 상기 제1 도전막(24)은 플로팅 게이트(24a)로 형성되고, 상기 터널 산화막(22)은 터널 산화막 패턴(22a)으로 형성된다.
따라서, 상기 기판(20) 상에는 상기 터널 산화막 패턴(22a), 플로팅 게이트(24a), 유전막(26a) 및 콘트롤 게이트(28a)로 이루어지는 플래시 메모리 장치의 게이트 구조물이 형성된다.
본 실시예에 의하면, 상기 플로팅 게이트(24a)로 형성하기 위한 제1 도전막(24)을 표면 처리한 후, 상기 유전막(26a)으로 형성하기 위한 예비 유전막(26)을 형성한다. 그러므로, 상기 유전막(26a)의 특성이 향상되는 것을 기대할 수 있다. 즉, 보다 얇은 등가 산화막 두께를 가지면서도 누설 전류 특성이 향상된 유전막(26a)의 구현이 가능한 것이다. 따라서, 본 실시예의 방법을 적용할 경우 전기적 특성이 우수한 플래시 메모리 장치를 획득할 수 있다.
또한, 본 실시예에서는 플래나 타입의 게이트 구조물을 갖는 플래시 메모리 장치에 대해서 설명하고 있지만, 상기 플로팅 게이트와 상기 콘트롤 게이트가 수직으로 배치되는 버티컬 타입의 게이트 구조물을 갖는 플래시 메모리 장치나 채널 영역이 돌출된 핀 타입의 게이트 구조물을 갖는 플래시 메모리 장치의 제조에도 용이하게 적용할 수 있다.
실시예 3
도 3a 내지 도 3c는 본 발명의 실시예 3에 따른 커패시터의 제조 방법을 나타내는 개략적인 단면도들이다.
도 3a를 참조하면, 기판(30)을 마련한다. 본 실시예에서의 상기 기판(30)은 실시예 1에서 설명한 기판과 동일한 구성을 갖는다. 따라서, 본 실시예에서의 상기 기판(30)은 실리콘 기판인 것이 바람직하다.
이어서, 상기 기판(30) 상에 하부 전극용 박막(31)을 형성한다. 본 실시예에서의 상기 하부 전극용 박막(31)은 실시예 1에서 설명한 제1 박막과 동일한 구성을 갖는다. 따라서, 본 실시예에서의 상기 하부 전극용 박막(31)은 금속, 금속 질화물 등을 사용한 화학기상증착을 수행하여 형성하는 것이 바람직하다.
계속해서, 상기 하부 전극용 박막(31)을 패터닝하여 상기 기판(30) 상에 스택형의 하부 전극(32)을 형성한다.
도 3b를 참조하면, 상기 하부 전극(32)의 표면 처리를 수행한다. 본 실시예에서의 상기 표면 처리는 실시예 1에서 설명한 표면 처리와 동일하다. 이와 같이, 본 실시예에서도 상기 하부 전극(32)에 대하여 상기 표면 처리를 수행함으로서 상기 하부 전극(32)의 표면에는 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 사용하여 상기 하부 전극(32) 상에 유전막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키는 물질(34)이 형성된다.
도 3c를 참조하면, 상기 표면 처리가 이루어진 하부 전극(32)의 표면 상에 유전막(36)을 형성한다. 본 실시예에서 상기 유전막(36)을 형성하는 방법은 약 10 내지 150Å의 두께를 갖는 것을 제외하고는 실시예 1에서 설명한 제2 박막을 형성하는 방법과 동일하다. 따라서, 본 실시예에서도 아미드기, 알콕사이드기, 할라이드기 등을 포함하는 전구체를 사용하여 화학기상증착을 수행하거나 또는 원자층 적층을 수행하여 금속 산화물을 포함하는 상기 유전막(36)을 형성한다. 본 실시예의 상기 금속 산화물의 경우에도 실시예 1에서 설명한 금속 산화물과 동일하다. 특히, 상기 유전막(36)은 상기 표면 처리가 이루어진 하부 전극(32) 상에 형성되기 때문에 보다 얇은 등가 산화막 두께를 가지고, 누설 전류 특성도 향상된다. 아울러, 본 실시예의 방법으로 형성하는 상기 유전막(36)은 금속 산화물로만 구현이 가능한 등가 산화막 두께에 비해 보다 얇은 등가 산화막 두께의 구현이 가능하기 때문에 높은 커패시턴스를 나타낸다. 따라서, 본 실시예의 방법을 통하여 제조하는 커패시터의 경우에는 높은 커패시턴스의 구현이 가능하다.
계속해서, 상기 유전막(36) 상에 상부 전극(38)을 형성한다. 상기 상부 전극(38)의 경우에도 상기 하부 전극용 박막(31)과 마찬가지로 금속, 금속 질화물 등을 사용한 화학기상증착을 수행하여 형성한다.
따라서, 상기 기판(30) 상에는 상기 하부 전극(32), 상기 유전막(36) 및 상기 상부 전극(38)으로 이루어지는 커패시터가 형성된다.
본 실시예에 의하면, 상기 하부 전극(32)의 표면를 수행한 후, 상기 유전막(36)을 형성한다. 그러므로, 상기 유전막(36)의 특성이 향상되는 것을 기대할 수 있다. 즉, 보다 얇은 등가 산화막 두께를 가지면서도 누설 전류 특성이 향상된 유전막(36)의 구현이 가능한 것이다. 따라서, 본 실시예의 방법을 적용할 경우 전기적 특성이 우수한 커패시터를 획득할 수 있다.
실시예 4
본 실시예는 커패시터를 제조하는 방법에 관한 것으로서, 본 실시예의 커패시터를 제조하는 방법은 하부 전극을 형성한 후, 표면 처리로서 산화 처리를 수행하는 것을 제외하고는 실시예 3에서 설명한 커패시터를 제조하는 방법과 동일하다.
특히, 본 실시예서와 같이 상기 하부 전극을 형성한 후, 산화 처리를 수행함으로서 상기 하부 전극의 표면에는 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 사용하여 상기 하부 전극 상에 유전막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시킴은 물론이고 상기 하부 전극으로 산소가 침투하는 것을 억제하는 물질이 형성된다. 즉, 상기 표면 처리를 수행함으로서 상기 하부 전극에 형성되는 물질로서 산소기(oxygen-containing group)가 배열된다. 다시 말해, 상기 하부 전극의 표면이 산소가 풍부한 상태로 형 성되는 것이다.
그러므로, 상기 하부 전극의 주변에 산소가 존재하여도 상기 하부 전극에 형성된 상기 물질이 상기 하부 전극으로 산소가 확산되는 것을 충분하게 방지한다. 따라서, 보다 우수한 특성을 갖는 커패시터의 구현이 가능하다.
실시예 5
도 4a 내지 도 4i는 본 발명의 실시예 5에 따른 커패시터의 제조 방법을 나타내는 개략적인 단면도들이다.
도 4a를 참조하면, 일반적인 소자 분리 공정을 수행하여 기판(101)을 액티브 영역과 필드 영역(102)으로 분리한다. 여기서, 상기 기판(101)은 실시예 1과 마찬가지로 주로 실리콘 기판인 것이 바람직하다.
이어서, 상기 기판(101) 상에 게이트 절연막(104a)을 형성한다. 이때, 상기 게이트 절연막(104a)은 얇은 등가 산화막 두께를 유지하면서도 게이트 전극과 채널 사이에서 발생하는 누설 전류를 충분하게 줄일 수 있어야 한다. 따라서, 본 실시예에서의 상기 게이트 절연막(104a)은 금속 산화물을 포함한다. 특히, 본 실시예에서는 상기 게이트 절연막(104a)을 약 20 내지 100Å의 두께를 갖도록 형성한다.
도 4b를 참조하면, 상기 게이트 절연막(104a) 상에 게이트 도전막(110a)을 형성한다. 상기 게이트 도전막(110a)은 주로 폴리 실리콘막(106a) 및 텅스텐 실리사이드막과 같은 금속 실리사이드막(108a)이 순차적으로 적층되는 이중막(double layer) 구조를 갖는다. 그리고, 상기 게이트 도전막(110a) 상에 산화 실리콘 물질 을 포함하는 캡핑 절연막(112a)을 형성하기도 한다.
도 4c를 참조하면, 상기 캡핑 절연막(112a), 게이트 도전막(110a) 및 게이트 절연막(104a)을 패터닝한다. 이에 따라, 상기 기판(101) 상에는 캡핑 절연막 패턴(112), 게이트 도전막 패턴(110) 및 게이트 절연막 패턴(104)으로 이루어지는 게이트 구조물이 형성된다. 특히, 상기 게이트 도전막 패턴(110)은 폴리 실리콘막 패턴(106)과 금속 실리사이드막 패턴(108)으로 이루어진다.
도 4d를 참조하면, 상기 게이트 구조물의 측면에 질화 실리콘 물질을 포함하는 측벽 스페이서(side wall spacer, 114)를 형성한다. 그리고, 상기 측벽 스페이서(114)의 형성 이전과 이후에 상기 기판(101)에 이온 주입을 수행하여 얕은 접합 영역을 갖는 소스/드레인 영역(116a, 116b)을 형성한다.
도 4e를 참조하면, 상기 게이트 구조물을 포함하는 결과물을 갖는 기판(101) 상에 주로 산화물을 포함하는 절연 물질로 이루어지는 제1 절연막을 형성한다. 그리고, 사진 식각 공정을 수행하여 상기 제1 절연막을 패터닝한다. 그 결과, 상기 제1 절연막은 상기 소스 영역(116a)의 표면을 노출시키는 제1 콘택홀(120)을 갖는 제1 절연막 패턴(118)으로 형성된다. 이어서, 상기 제1 콘택홀(120)을 갖는 제1 절연막 패턴(118) 상에 폴리 실리콘 물질로 이루어지는 제1 도전막을 형성한다. 이때, 상기 제1 콘택홀(120)에는 상기 제1 도전막이 충분하게 매립된다. 그리고, 상기 제1 절연막 패턴(118)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 그 결과, 상기 제1 콘택홀(120) 내부에 상기 제1 도전막으로 이루어지는 콘택 플러그(122)가 형성된다. 이때, 상기 평탄화 공정은 주로 전면 식각 또는 화학기계적 연 마를 수행한다.
도 4f를 참조하면, 상기 콘택 플러그(122)와 제1 절연막 패턴(118) 상에 식각 방지막(123)을 형성한다. 상기 식각 방지막(123)은 주로 실리콘 질화물 또는 실리콘 산질화물 등과 같이 상기 제1 절연막 패턴(118)에 비해 높은 식각비를 갖는 물질로 이루어지는 것이 바람직하다. 이어서, 상기 식각 방지막(123) 상에 주로 산화물로 이루어진 제2 절연막을 형성한 후, 사진 식각 공정을 수행하여 상기 제2 절연막을 패터닝한다. 그 결과, 상기 제2 절연막은 상기 콘택 플러그(122)의 표면을 노출시키는 제2 콘택홀(126)을 갖는 제2 절연막 패턴(124)으로 형성된다. 특히, 상기 제2 절연막 패턴(124)의 형성에서는 상기 식각 방지막(123)이 노출될 때까지 상기 제2 절연막을 식각하고, 그 다음에 상기 식각 방지막(123)을 식각한다. 또한, 상기 제2 콘택홀(126)의 경우에는 주로 수직 방향으로 기울기를 가지면서 형성되는데, 상기 제2 콘택홀(126)의 저면이 갖는 폭이 입구가 갖는 폭보다 좁다. 그 이유는 상기 제2 절연막의 패터닝의 수행에서 상기 입구 부위의 식각율에 비해 상기 저면 부위의 식각율이 다소 감소하기 때문이다.
이어서, 상기 제2 절연막 패턴(124)의 표면, 상기 제2 콘택홀(126)의 측면과 저면에 하부 전극용 박막(127)을 연속적으로 형성한다. 상기 하부 전극용 박막(127)은 커패시터의 하부 전극으로서 실시예 1의 제1 박막과 마찬가지로 금속 또는 금속 질화물을 포함한다.
특히, 본 실시예의 상기 하부 전극용 박막(127)은 금속 또는 금속이 풍부한 금속 질화물로 이루어지는 제1 박막과 금속 질화물로 이루어지는 제2 박막을 포함 하는 것이 바람직하다. 이에 따라, 본 실시예에서의 상기 하부 전극용 박막(127)은 상기 제1 박막을 형성한 후, 상기 제1 박막 상에 상기 제2 박막을 형성한다.
계속해서, 상기 하부 전극용 박막(127)을 갖는 결과물 상에 희생막(도시되지 않음)을 형성한 후, 상기 제2 절연막 패턴의 표면이 노출될 때까지 상기 희생막을 제거한다. 이어서, 상기 제2 절연막 패턴(124)의 표면 상에 형성된 하부 전극용 박막(127)을 제거한다. 그 결과, 상기 하부 전극용 박막(127)은 상기 제2 콘택홀(126)의 측벽과 저면에 남겨진다. 이어서, 상기 제2 콘택홀(126) 내에 잔류하는 희생막을 완전히 제거하여 상기 제2 콘택홀(126)의 측면과 저면을 따라 형성된 하부 전극용 박막(127)을 셀 단위로 노드를 분리시킨다. 따라서, 각각의 셀 영역에는 커패시터의 하부전극(128)이 형성된다. 특히, 상기 하부 전극(128)은 입구의 폭이 저면의 폭에 비해 넓은 원기둥 모양을 갖고, 그 높이는 약 10,000 내지 17,000Å을 갖는다.
도 4g를 참조하면, 상기 하부 전극(128)의 표면 처리를 수행한다. 본 실시예에서의 상기 표면 처리는 실시예 1에서 설명한 표면 처리와 동일하다. 이와 같이, 본 실시예에서도 상기 하부 전극(128)에 대하여 상기 표면 처리를 수행함으로서 상기 하부 전극(128)의 표면에는 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 사용하여 상기 하부 전극(128) 상에 유전막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키는 물질(129a, 129b)이 형성된다.
특히, 본 실시예에서는 상기 표면 처리에서 산화 처리를 수행하는 것이 바람 직하다. 이와 같이, 상기 산화 처리를 수행할 경우 상기 하부 전극(128)에서 상기 금속 또는 금속이 풍부한 금속 질화물로 이루어지는 제1 부위에는 산소가 풍부한 물질(129b)을 형성하고, 상기 금속 질화물로 이루어지는 제2 부위에는 질소가 풍부한 물질(129a)이 형성된다. 이는, 상기 하부 전극(128)이 상기 제1 박막과 상기 제2 박막을 포함하기 때문이다. 특히, 상기 하부 전극(128)이 실린더형으로 이루어지기 때문에 상기 제1 부위는 상기 실린더형 하부 전극(128)의 외벽에 해당하고, 상기 제2 부위는 상기 실린더형 하부 전극(128)의 내벽에 해당한다.
도 4h를 참조하면, 상기 표면 처리가 이루어진 하부 전극(128)의 표면 상에 유전막(130)을 형성한다. 본 실시예에서 상기 유전막(130)을 형성하는 방법은 실시예 1에서 설명한 제2 박막을 형성하는 방법과 동일하다. 따라서, 본 실시예에서도 아미드기, 알콕사이드기, 할라이드기 등을 포함하는 전구체를 사용하여 화학기상증착을 수행하거나 또는 원자층 적층을 수행하여 금속 산화물을 포함하는 상기 유전막(130)을 형성한다. 본 실시예의 상기 금속 산화물의 경우에도 실시예 1에서 설명한 금속 산화물과 동일하다. 특히, 상기 유전막(130)은 상기 산화 처리에 의한 표면 처리가 이루어진 유전막(130) 상에 형성되기 때문에 보다 얇은 등가 산화막 두께를 가지고, 누설 전류 특성도 향상된다.
본 실시예의 방법으로 형성하는 상기 유전막(130)은 금속 산화물로만 구현이 가능한 등가 산화막 두께에 비해 보다 얇은 등가 산화막 두께의 구현이 가능하기 때문에 높은 커패시턴스를 나타낸다. 따라서, 상기 유전막(130)을 포함하는 커패시터의 경우에는 높은 커패시턴스의 구현이 가능하다.
도 4i를 참조하면, 상기 유전막(130)을 형성한 후에 상기 유전막(130)을 열처리하여 상기 유전막(130) 상에 형성되거나 상기 유전막(130) 내에 혼합되어 있는 오염물들을 제거하고 산소 결함들을 회복한다. 상기 열처리 공정은 주로 자외선 오존(UV-O3) 처리, 플라즈마 처리 등을 수행한다.
그리고, 상기 유전막(130)의 표면 상에 상부 전극(132)을 형성한다. 상기 상부 전극(132)은 상기 하부 전극용 박막(127)과 동일한 구성을 갖는다.
이에 따라, 상기 기판(101) 상에는 상기 하부 전극(128), 유전막(130) 및 상부 전극(132)으로 이루어지는 커패시터(C)가 형성된다.
본 실시예에 의하면, 상기 하부 전극(32)의 표면를 수행한 후, 상기 유전막(36)을 형성한다. 그러므로, 상기 유전막(36)의 특성이 향상되는 것을 기대할 수 있다. 즉, 보다 얇은 등가 산화막 두께를 가지면서도 누설 전류 특성이 향상된 유전막(36)의 구현이 가능한 것이다. 따라서, 본 실시예의 방법을 적용할 경우 전기적 특성이 우수한 커패시터를 획득할 수 있다.
표면 처리에 의해 형성되는 물질의 분호에 대한 분석
도 5 내지 도 7은 본 발명의 박막을 표면 처리에 의해 박막에 형성되는 물질의 분포를 나타내는 그래프이다.
티타늄 질화물로 이루어지는 티타늄 질화막을 형성한 후, 산소 가스를 사용하면서 약 500℃의 온도에서 약 60초 동안 상기 티타늄 질화막의 표면 처리를 수행 하였다. 그리고, 상기 표면 처리가 이루어진 티타늄 질화막에 분포하는 물질의 분포를 분석하였다.
상기 분석 결과, 도 5에 도시된 바와 같이, 티타늄 전자 궤도 함수(orbital) 2p에서 티타늄 질화물 뿐만 아니라 티타늄 산화물과 티타늄 산질화물이 분포하는 것을 확인할 수 있었다. 그리고, 도 6에 도시된 바와 같이, 산소 전자 궤도 함수 1s에서 티타늄 산화물이 분포하는 것을 확인할 수 있었다. 아울러, 도 7에 도시된 바와 같이, 질소 전자 궤도 함수 1s에서 티타늄 질화물 뿐만 아니라 티타늄 산질화물이 분포하는 것을 확인할 수 있었다.
이와 같이, 금속 또는 금속 질화물을 포함하는 박막의 표면 처리를 수행할 경우 상기 박막의 표면에는 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 사용하여 상기 박막 상에 다른 박막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키는 물질이 형성되는 것을 확인할 수 있었다.
누설 전류에 대한 분석
도 8은 본 발명에 따른 표면 처리 중에서 산화 처리를 수행하여 제조한 커패시터의 누설 전류를 분석한 결과를 나타내는 그래프이다. 상기 그래프에서, 수평축은 인가 전압(V)을 나타내고 수직축은 누설 전류(A/cell)를 나타낸다.
도 8을 참조하면, 티타늄 질화물로 이루어지는 하부 전극, 하프늄 산화물로 이루어지는 유전막 및 루데늄으로 이루어지는 상부 전극을 포함하는 커패시터를 제 1 샘플(Ⅰ)로 마련하였다. 특히, 상기 제1 샘플의 경우에는 본 발명의 표면 처리를 수행하지 않고, 불화 수소를 사용한 세정이 이루어진 하부 전극 상에 상기 유전막을 형성하였다. 이때, 상기 제1 샘플의 상기 유전막의 등가 산화막 두께는 약 13.8Å으로 확인되었다. 그리고, 상기 불화 수소를 사용한 세정 대신에 산소 가스를 사용한 플라즈마 처리가 이루어진 하부 전극 상에 유전막을 형성하는 제외하고는 상기 제1 샘플을 제조하는 방법과 동일한 공정을 수행하여 제2 샘플(Ⅱ)을 마련하였다. 이때, 상기 제2 샘플의 상기 유전막의 등가 산화막 두께는 약 16.4Å으로 확인되었다. 또한, 상기 불화 수소를 사용한 세정 대신에 산소 가스를 사용하는 약 500℃의 온도에서 60초 동안 열처리가 이루어진 하부 전극 상에 유전막을 형성하는 제외하고는 상기 제1 샘플을 제조하는 방법과 동일한 공정을 수행하여 제3 샘플(Ⅲ)을 마련하였다. 이때, 상기 제3 샘플의 상기 유전막의 등가 산화막 두께는 약 12.8Å으로 확인되었다.
상기 제1 내지 3 샘플 각각의 누설 전류를 측정한 결과, 상기 제1 샘플에 비하여 상기 제2 및 제3 샘플이 안정적인 누설 전류 특성을 나타내는 것을 확인할 수 있었다.
그러므로, 본 발명의 표면 처리 중에서 산화 처리를 수행할 경우에는 커패시터의 유전막이 충분히 얇은 등가 산화막 두께를 가짐에도 불구하고 양호한 누설 전류 특성을 나타내는 것을 확인할 수 있다. 따라서, 본 발명의 방법에 의해 제조하는 커패시터의 경우에는 우수한 전기적 특성의 확보가 가능하다.
도 9는 본 발명에 따른 표면 처리 중에서 환원 처리를 수행하여 제조한 커패 시터의 누설 전류를 분석한 결과를 나타내는 그래프이다. 상기 그래프에서, 수평축은 인가 전압(V)을 나타내고 수직축은 누설 전류(A/cell)를 나타낸다.
도 9를 참조하면, 티타늄 질화물로 이루어지는 하부 전극, 하프늄 산화물로 이루어지는 유전막 및 티타늄 질화물과 텅스텐으로 이루어지는 상부 전극을 포함하는 커패시터를 제4 샘플(Ⅳ)로 마련하였다. 특히, 상기 제4 샘플의 경우에는 본 발명의 표면 처리를 수행하지 않고, 불화 수소를 사용한 세정이 이루어진 하부 전극 상에 상기 유전막을 형성하였다. 이때, 상기 제4 샘플의 상기 유전막의 등가 산화막 두께는 약 13.56Å으로 확인되었다. 그리고, 상기 불화 수소를 사용한 세정 대신에 NH3 가스를 사용한 플라즈마 처리가 이루어진 하부 전극 상에 유전막을 형성하는 제외하고는 상기 제4 샘플을 제조하는 방법과 동일한 공정을 수행하여 제5 샘플(Ⅴ)을 마련하였다. 이때, 상기 제5 샘플의 상기 유전막의 등가 산화막 두께는 약 12.32Å으로 확인되었다. 또한, 상기 불화 수소를 사용한 세정 대신에 H2 가스를 사용한 플라즈마 처리가 이루어진 하부 전극 상에 유전막을 형성하는 제외하고는 상기 제4 샘플을 제조하는 방법과 동일한 공정을 수행하여 제6 샘플(Ⅵ)을 마련하였다. 이때, 상기 제6 샘플의 상기 유전막의 등가 산화막 두께는 약 12.87Å으로 확인되었다.
상기 제4 내지 6 샘플 각각의 누설 전류를 측정한 결과, 상기 제4 샘플에 비하여 상기 제5 및 제6 샘플이 안정적인 누설 전류 특성을 나타내는 것을 확인할 수 있었다.
그러므로, 본 발명의 표면 처리 중에서 환원 처리를 수행할 경우에는 커패시터의 유전막이 보다 얇은 등가 산화막 두께를 가짐에도 불구하고 양호한 누설 전류 특성을 나타내는 것을 확인할 수 있다. 따라서, 본 발명의 방법에 의해 제조하는 커패시터의 경우에는 우수한 전기적 특성의 확보가 가능하다.
등가 산화막 두께에 대한 분석
표면 처리 유전막 두께(Å) 등가 산화막 두께(Å)
제11 샘플 불화 수소에 의한 세정을 수행 40.7 16.2
제12 샘플 산소 가스를 사용한 열처리를 약 60초 동안 수행 43.1 15.3
제13 샘플 불화 수소에 의한 세정을 수행 40.7 16
제14 샘플 산소 가스를 사용한 열처리를 약 60초 동안 수행 45 14.6
제15 샘플 불화 수소에 의한 세정을 수행 38.6 16
제16 샘플 산소 가스를 사용한 열처리를 약 30초 동안 수행 40 15.4
제17 샘플 산소 가스를 사용한 열처리를 약 60초 동안 수행 42.2 14.6
제18 샘플 산소 가스를 사용한 열처리를 약 180초 동안 수행 47.6 13
제19 샘플 불화 수소에 의한 세정을 수행 53.5 11.3
제20 샘플 산소 가스를 사용한 열처리를 약 60초 동안 수행 57.7 10.4
제21 샘플 불화 수소에 의한 세정을 수행 43.6 13.8
제22 샘플 산소 가스를 사용한 열처리를 약 60초 동안 수행 48.1 12.5
제23 샘플 불화 수소에 의한 세정을 수행 37.6 16
제24 샘플 산소 가스를 사용한 열처리를 약 60초 동안 수행 40.8 14.8
제25 샘플 불화 수소에 의한 세정을 수행 34.3 17
제26 샘플 산소 가스를 사용한 열처리를 약 180초 동안 수행 43.1 13.6
제27 샘플 산소 가스를 사용한 열처리를 약 300초 동안 수행 45.8 12.8
상기 표 1에서, 상기 제11 내지 제27 샘플들 각각은 표면 처리 방법과 유전막의 두께를 달리하는 것을 제외하고는 동일한 구성을 갖는다. 따라서, 상기 제11 내지 제27 샘플들 각각은 티타늄으로 이루어지는 하부 전극, 하프늄 산화물과 알루미늄 산화물로 이루어지는 유전막 및 티타늄 질화물로 이루어지는 상부 전극을 포함하는 커패시터이다.
상기 제11 내지 제27 샘플들 각각의 등가 산화막 두께를 분석한 결과, 본 발 명의 표면 처리 중에서 산소 가스를 사용한 열처리를 수행한 샘플들의 경우에는 상기 등가 산화막 두께가 감소하는 것을 확인할 수 있다.
따라서, 본 발명의 표면 처리를 수행할 경우에는 상기 유전막의 등가 산화막 두께가 보다 얇아지는 것을 확인할 수 있다. 그러므로, 본 발명의 방법에 따라 제조한 커패시터의 경우에는 높은 커패시턴스의 구현이 가능함을 확인할 수 있다. 특히, 본 발명의 경우에는 금속 산화물로 이루어지는 박막이 제공하는 높은 유전율과 아울러 표면 처리를 통하여 보다 얇은 등가 산화막 두께를 구현할 수 있기 때문에 보다 높은 커패시턴스의 구현이 가능하다.
본 발명에 의하면, 산화 처리, 환원 처리 등과 같은 표면 처리를 수행함으로서 보다 얇은 등가 산화막 두께를 가지면서도 누설 전류 특성이 향상된 박막의 형성이 가능하다. 특히, 플래시 메모리 장치의 제조에 표면 처리를 적용할 경우에는 커플링 비의 향상을 획득할 수 있고, 커패시터의 제조에 표면 처리를 적용할 경우에는 커패시턴스의 향상을 획득할 수 있다.
본 발명은 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (48)

  1. 기판 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 제1 박막을 형성하는 단계; 및
    상기 제1 박막의 표면을 처리하여 상기 제1 박막의 표면에 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 사용하여 상기 제1 박막 상에 제2 박막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키는 물질을 형성하는 단계를 포함하는 박막 제조 방법.
  2. 제1 항에 있어서, 상기 금속은 티타늄, 탄탈륨, 텅스텐, 알루미늄, 하프늄, 지르코늄 및 구리로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 금속 질화물은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 알루미늄 질화물, 하프늄 질화물, 지르코늄 질화물 및 구리 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 박막 제조 방법.
  3. 제1 항에 있어서, 상기 제1 박막의 표면 처리는 산화 처리를 수행하는 것을 특징으로 하는 박막 제조 방법.
  4. 제3 항에 있어서, 상기 산화 처리는 산소를 포함하는 물질을 사용하는 열처리 또는 플라즈마 처리를 수행하는 것을 특징으로 하는 박막 제조 방법.
  5. 제4 항에 있어서, 상기 열처리는 400 내지 550℃의 온도에서 수행하는 것을 특징으로 하는 박막 제조 방법.
  6. 제4 항에 있어서, 상기 플라즈마 처리는 250 내지 500℃의 온도에서 100 내지 500Watt의 파워를 인가하여 수행하는 것을 특징으로 하는 박막 제조 방법.
  7. 제1 항에 있어서, 상기 제1 박막의 표면 처리는 환원 처리를 수행하는 것을 특징으로 하는 박막 제조 방법.
  8. 제7 항에 있어서, 상기 환원 처리는 H2, NH3, H2와 N2를 포함하는 혼합물, NH3와 N3의 포함하는 혼합물 또는 H2와 NH3를 포함하는 혼합물을 사용하는 열처리 또는 플라즈마 처리를 수행하는 것을 특징으로 하는 박막 제조 방법.
  9. 제8 항에 있어서, 상기 열처리는 300 내지 800℃의 온도에서 수행하는 것을 특징으로 하는 박막 제조 방법.
  10. 제8 항에 있어서, 상기 플라즈마 처리는 20 내지 800℃의 온도에서 400 내지 2,500Watt의 파워를 인가하여 수행하는 것을 특징으로 하는 박막 제조 방법.
  11. 제1 항에 있어서, 상기 전구체는 아미드기, 알콕사이드기 및 할라이드기로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 박막 제조 방법.
  12. 제1 항에 있어서, 상기 전구체의 제1 원소와 제2 원소들 사이의 결합력을 약화시키는 물질이 형성된 상기 제1 박막 상에 상기 전구체를 사용하여 제2 박막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 제조 방법.
  13. 제12 항에 있어서, 상기 제2 박막은 금속 산화물을 포함하는 것을 특징으로 하는 박막 제조 방법.
  14. 제13 항에 있어서, 상기 금속 산화물은 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2 , MgO, SrO, B2O3, SiO2, GeO2, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, As2O 5, As2O3, Pr2O3, Sb2O3, Sb2O5, CaO, 및 P2O5으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 박막 제조 방법.
  15. 제12 항에 있어서, 상기 제2 박막은 화학기상증착 또는 원자층 적층을 수행하여 형성하는 것을 특징으로 하는 박막 제조 방법.
  16. 기판 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트의 표면을 처리하여 상기 플로팅 게이트의 표면에 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 사용하여 상기 플로팅 게이트 상에 유전막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키는 물질을 형성하는 단계;
    상기 전구체의 제1 원소와 제2 원소들 사이의 결합력을 약화시키는 물질이 형성된 상기 플로팅 게이트 상에 상기 전구체를 사용하여 상기 유전막을 형성하는 단계; 및
    상기 유전막 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 콘트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 장치의 제조 방법.
  17. 제16 항에 있어서, 상기 플로팅 게이트의 금속과 상기 콘트롤 게이트의 금속 각각은 티타늄, 탄탈륨, 텅스텐, 알루미늄, 하프늄, 지르코늄 및 구리로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 플로팅 게이트의 금속 질화물과 상기 플로팅 게이트의 금속 질화물 각각은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 알루미늄 질화물, 하프늄 질화물, 지르코늄 질화물 및 구리 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  18. 제16 항에 있어서, 상기 플로팅 게이트의 표면 처리는 산화 처리 또는 환원 처리를 수행하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  19. 제18 항에 있어서, 상기 산화 처리는 산소를 포함하는 물질을 사용하면서 400 내지 550℃의 온도에서 열처리를 수행하거나 또는 250 내지 500℃의 온도에서 100 내지 500Watt의 파워를 인가하는 플라즈마 처리를 수행하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  20. 제18 항에 있어서, 상기 환원 처리는 H2, NH3, H2와 N2를 포함하는 혼합물, NH3와 N3의 포함하는 혼합물 또는 H2와 NH3를 포함하는 혼합물을 사용하면서 300 내지 800℃의 온도에서 열처리를 수행하거나 또는 20 내지 800℃의 온도에서 400 내지 2,500Watt의 파워를 인가하는 플라즈마 처리를 수행하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  21. 제16 항에 있어서, 상기 전구체는 아미드기, 알콕사이드기 및 할라이드기로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  22. 제16 항에 있어서, 상기 유전막은 금속 산화물을 포함하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  23. 제22 항에 있어서, 상기 금속 산화물은 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2 , MgO, SrO, B2O3, SiO2, GeO2, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, As2O 5, As2O3, Pr2O3, Sb2O3, Sb2O5, CaO, 및 P2O5으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  24. 제16 항에 있어서, 상기 유전막을 형성하는 단계는,
    상기 플로팅 게이트 상부로 상기 전구체를 제공하는 단계;
    상기 전구체의 제1 원소는 상기 플로팅 게이트 상에 화학 흡착하고, 상기 전구체의 제2 원소는 상기 플로팅 게이트 상에 물리 흡착시키는 단계;
    상기 플로팅 게이트 상부로 퍼지 가스를 제공하여 상기 물리 흡착된 제2 원소를 제거하는 단계;
    상기 플로팅 게이트 상부로 산화제를 제공하는 단계;
    상기 플로팅 게이트 상부에 화학 흡착된 제1 원소와 상기 산화제를 반응시켜 상기 플로팅 게이트 상에 상기 제1 원소와 산화물을 함유하는 고체 물질을 형성하 는 단계; 및
    상기 고체 물질이 형성된 상기 플로팅 게이트 상부로 상기 퍼지 가스를 제공하여 상기 화학 흡착된 제1 원소와 반응하지 않은 산화제를 제거하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  25. 제24 항에 있어서, 상기 전구체를 제공하는 단계 내지 상기 산화제를 제거하는 단계를 적어도 1회 반복적으로 수행하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  26. 제16 항에 있어서, 상기 유전막을 형성하는 단계는,
    상기 플로팅 게이트 상부로 상기 전구체를 제공하는 단계;
    산화제를 상기 전구체와 반응시키는 단계; 및
    상기 산화제와 반응시킨 전구체를 상기 플로팅 게이트 상에 증착시키는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  27. 기판 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 하부 전극을 형성하는 단계;
    상기 하부 전극의 표면을 처리하여 상기 하부 전극의 표면에 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 사용하여 상기 하부 전극 상에 유전막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력 을 약화시키는 물질을 형성하는 단계;
    상기 전구체의 제1 원소와 제2 원소들 사이의 결합력을 약화시키는 물질이 형성된 상기 하부 전극 상에 상기 유전막을 형성하는 단계; 및
    상기 유전막 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 상부 전극을 형성하는 단계를 포함하는 커패시터의 제조 방법.
  28. 제27 항에 있어서, 상기 하부 전극의 금속과 상기 상부 전극의 금속 각각은 티타늄, 탄탈륨, 텅스텐, 알루미늄, 하프늄, 지르코늄 및 구리로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 하부 전극의 금속 질화물과 상기 상부 전극의 금속 질화물 각각은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 알루미늄 질화물, 하프늄 질화물, 지르코늄 질화물 및 구리 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  29. 제27 항에 있어서, 상기 하부 전극의 표면 처리는 산화 처리 또는 환원 처리를 수행하는 것을 특징으로 하는 커패시터의 제조 방법.
  30. 제29 항에 있어서, 상기 산화 처리는 산소를 포함하는 물질을 사용하면서 400 내지 550℃의 온도에서 열처리를 수행하거나 또는 250 내지 500℃의 온도에서 100 내지 500Watt의 파워를 인가하는 플라즈마 처리를 수행하는 것을 특징으로 하 는 커패시터의 제조 방법.
  31. 제29 항에 있어서, 상기 환원 처리는 H2, NH3, H2와 N2를 포함하는 혼합물, NH3와 N3의 포함하는 혼합물 또는 H2와 NH3를 포함하는 혼합물을 사용하면서 300 내지 800℃의 온도에서 열처리를 수행하거나 또는 20 내지 800℃의 온도에서 400 내지 2,500Watt의 파워를 인가하는 플라즈마 처리를 수행하는 것을 특징으로 하는 커패시터의 제조 방법.
  32. 제27 항에 있어서, 상기 전구체는 아미드기, 알콕사이드기 및 할라이드기로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  33. 제27 항에 있어서, 상기 유전막은 금속 산화물을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  34. 제33 항에 있어서, 상기 금속 산화물은 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2 , MgO, SrO, B2O3, SiO2, GeO2, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, As2O 5, As2O3, Pr2O3, Sb2O3, Sb2O5, CaO, 및 P2O5으로 구성되는 그 룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  35. 제27 항에 있어서, 상기 유전막을 형성하는 단계는,
    상기 하부 전극 상부로 상기 전구체를 제공하는 단계;
    상기 전구체의 제1 원소는 상기 하부 전극 상에 화학 흡착하고, 상기 전구체의 제2 원소는 상기 하부 전극 상에 물리 흡착시키는 단계;
    상기 하부 전극 상부로 퍼지 가스를 제공하여 상기 물리 흡착된 제2 원소를 제거하는 단계;
    상기 하부 전극 상부로 산화제를 제공하는 단계;
    상기 하부 전극 상부에 화학 흡착된 제1 원소와 상기 산화제를 반응시켜 상기 상부 전극 상에 상기 제1 원소와 산화물을 함유하는 고체 물질을 형성하는 단계; 및
    상기 고체 물질이 형성된 상기 하부 전극 상부로 상기 퍼지 가스를 제공하여 상기 화학 흡착된 제1 원소와 반응하지 않은 산화제를 제거하는 단계를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  36. 제35 항에 있어서, 상기 전구체를 제공하는 단계 내지 상기 산화제를 제거하는 단계를 적어도 1회 반복적으로 수행하는 단계를 더 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  37. 제27 항에 있어서, 상기 유전막을 형성하는 단계는,
    상기 하부 전극 상부로 상기 전구체를 제공하는 단계;
    산화제를 상기 전구체와 반응시키는 단계; 및
    상기 산화제와 반응시킨 전구체를 상기 하부 전극 상에 증착시키는 단계를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  38. 제27 항에 있어서, 상기 하부 전극은 실린더형 또는 스택형을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  39. 기판 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 하부 전극을 형성하는 단계;
    상기 하부 전극의 표면을 산화 처리하여 상기 하부 전극의 표면에 제1 원소 및 상기 제1 원소와 리간드 결합하는 제2 원소들을 포함하는 전구체를 사용하여 상기 하부 전극 상에 유전막을 형성할 때 상기 제1 원소와 상기 제2 원소들 사이의 결합력을 약화시키고, 상기 하부 전극으로 산소가 침투하는 것을 억제하는 물질을 형성하는 단계;
    아미드기, 알콕사이드기 및 할라이드기로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 전구체를 사용하여 상기 하부 전극 상에 금속 산화물을 함유하는 유전막을 형성하는 단계; 및
    상기 유전막 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 상부 전극을 형성하는 단계를 포함하는 커패시터의 제조 방법.
  40. 제39 항에 있어서, 상기 하부 전극의 금속과 상기 상부 전극의 금속 각각은 티타늄, 탄탈륨, 텅스텐, 알루미늄, 하프늄, 지르코늄 및 구리로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 하부 전극의 금속 질화물과 상기 상부 전극의 금속 질화물 각각은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 알루미늄 질화물, 하프늄 질화물, 지르코늄 질화물 및 구리 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  41. 제39 항에 있어서, 상기 산화 처리는 산소를 포함하는 물질을 사용하면서 400 내지 550℃의 온도에서 열처리를 수행하거나 또는 250 내지 500℃의 온도에서 100 내지 500Watt의 파워를 인가하는 플라즈마 처리를 수행하는 것을 특징으로 하는 커패시터의 제조 방법.
  42. 제39 항에 있어서, 상기 금속 산화물은 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2 , MgO, SrO, B2O3, SiO2, GeO2, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, As2O 5, As2O3, Pr2O3, Sb2O3, Sb2O5, CaO, 및 P2O5으로 구성되는 그 룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  43. 기판 상에 상기 기판을 부분적으로 노출시키는 개구부를 갖는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴의 표면과 상기 개구부의 측벽 및 저면 상에 금속 또는 금속이 풍부한 금속 질화물로 이루어지는 제1 박막과 금속 질화물로 이루어지는 제2 박막을 포함하는 하부 전극용 박막을 연속적으로 형성하는 단계;
    상기 하부 전극용 박막이 형성된 결과물 상에 희생막을 형성하는 단계;
    상기 절연막 패턴의 표면이 노출될 때까지 상기 희생막을 제거하여 상기 하부 전극용 박막의 노드를 분리시키는 단계;
    상기 기판 상에 잔류하는 희생막과 상기 절연막 패턴을 제거하여 상기 기판 상에 실린더 타입의 하부 전극을 형성하는 단계;
    상기 하부 전극의 표면을 산화 처리하여 상기 하부 전극에서 상기 금속 또는 금속이 풍부한 금속 질화물로 이루어지는 제1 부위에는 산소가 풍부한 물질을 형성하고, 상기 금속 질화물로 이루어지는 제2 부위에는 질소가 풍부한 물질을 형성하는 단계;
    상기 하부 전극 상에 금속 산화물을 함유하는 유전막을 형성하는 단계; 및
    상기 유전막 상에 금속, 금속 질화물 또는 이들의 혼합물을 포함하는 상부 전극을 형성하는 단계를 포함하는 커패시터의 제조 방법.
  44. 제43 항에 있어서, 상기 제1 박막의 금속과 상기 상부 전극의 금속 각각은 티타늄, 탄탈륨, 텅스텐, 알루미늄, 하프늄, 지르코늄 및 구리로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 제2 박막의 금속이 풍부한 금속 질화물은 티타늄이 풍부한 금속 질화물, 탄탈륨이 풍부한 금속 질화물, 텅스텐이 풍부한 금속 질화물, 알루미늄이 풍부한 금속 질화물, 하프늄이 풍부한 금속 질화물, 지르코늄이 풍부한 금속 질화물 및 구리가 풍부한 금속 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 상부 전극의 금속 질화물은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 알루미늄 질화물, 하프늄 질화물, 지르코늄 질화물 및 구리 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  45. 제43 항에 있어서, 상기 하부 전극용 박막을 연속적으로 형성하는 단계는,
    싱기 절연막 패턴의 표면과 상기 개구부의 측벽 및 저면 상에 상기 제1 박막을 연속적으로 형성하는 단계; 및
    상기 제1 박막의 표면 상에 상기 제2 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  46. 제43 항에 있어서, 상기 산화 처리는 산소를 포함하는 물질을 사용하면서 400 내지 550℃의 온도에서 열처리를 수행하거나 또는 250 내지 500℃의 온도에서 100 내지 500Watt의 파워를 인가하는 플라즈마 처리를 수행하는 것을 특징으로 하는 커패시터의 제조 방법.
  47. 제43 항에 있어서, 상기 금속 산화물은 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2 , MgO, SrO, B2O3, SiO2, GeO2, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, As2O 5, As2O3, Pr2O3, Sb2O3, Sb2O5, CaO, 및 P2O5으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  48. 제43 항에 있어서, 상기 유전막은 아미드기, 알콕사이드기 및 할라이드기로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 전구체를 사용한 화학기상증착 또는 원자층 적층을 수행하여 형성하는 것을 특징으로 하는 커패시터의 제조 방법.
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