CN1873987A - 电容器及其制造方法 - Google Patents

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CN1873987A CNA2006100899770A CN200610089977A CN1873987A CN 1873987 A CN1873987 A CN 1873987A CN A2006100899770 A CNA2006100899770 A CN A2006100899770A CN 200610089977 A CN200610089977 A CN 200610089977A CN 1873987 A CN1873987 A CN 1873987A
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李铉德
任基彬
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李高银
金永镇
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Abstract

在具有半导体－绝缘体－金属(SIM)结构的电容器中，可以将上电极形成为包括多晶半导体族IV材料的多层结构。介质层可包括金属氧化物，以及下电极可包括基于金属的材料。因此，电容器可以具有足够小的等效氧化物厚度(EOT)和/或可具有改进的电流漏泄特性。

Description

电容器及其制造方法
本申请求根据35USC§119要求2005年5月30日在韩国知识产权局(KIPO)申请的韩国专利申请No.2005-45383的优先权，将其全部内容在此引入作为参考。
技术领域
本发明的示例性实施例涉及电容器，例如具有半导体-绝缘体-金属(SIM)结构的电容器，该结构包括电容器的具有多层结构的上电极，其包括多晶半导体族IV材料、介质层和下电极，以及制造电容器的方法，例如，具有SIM结构的电容器的制造方法。
背景技术
动态随机存取存储器(DRAM)设备可以包括存取晶体管和存储电容器作为单位单元。电容器必须是小的，以满足例如集成度的增长的需要。在具有较高集成度的半导体器件的制造工序中，对于减小尺寸和增大电容器的电容已经给予了很多关注。例如，集中地研究了增大电容而不增大电容器的横向面积的方法，以满足上述半导体器件的更高集成度的需要。
可以用下面公知的等式(1)来表示电容器的存储电容。
C＝∈0∈A/D                           (1)
在等式(1)中，“∈0”和“∈”分别表示介质层的绝对介电常数和相对介电常数，以及“A”表示下电极的有效面积。“D”表示介质层的厚度。
参照等式(1)，当下电极的有效面积A增大时、当介质层的厚度D减小时、以及当介质层的介电常数∈0和∈增大时，电容器的电容增大。具体地，当电容器的介质层包括较高介电常数的材料时，可以有优势在于介质层的等效氧化物厚度(EOT)可以足够地小，以及也可以足够地减小在电容器的上和下电极之间的电流漏泄。对于上述原因，当前电容器的介质层可包括较高介电常数的材料。较高介电常数的材料的实例包括氧化钽、氧化铝、氧化锆、氧化铪和/或其他。
然而，当电容器可以形成为分别包括上电极、介质层和下电极的金属-绝缘层-半导体(MIS)结构时，在小于约25的EOT上可以难以形成介质层，尽管介质层包括较高介电常数的材料，由于在MIS结构电容器的形成工序期间，上电极的金属耗尽介质层的较高介电常数的材料。
例如，当MIS结构的电容器包括含有氮化钛和多晶硅的混合和/或类似的上电极、含有氧化铝和氧化铪的混合和/或类似的介质层、以及含有多晶硅和/或类似的下电极时，可以将介质层部分地形成为约28的EOT，而不管约24的EOT的需要。此外，有问题在于可以通过更加复杂的工序在衬底上形成MIS结构电容器，由于例如半球玻璃(HSG)工序和氮化工序的额外的工序。HSG工序增大电容器的下电极的有效面距，以及可以通过氮化工序足够地氮化介质层的表面。对于上述原因，可以将当前的电容器形成为金属-绝缘体-金属(MIM)结构，该结构分别包括上电极、介质层和下电极。传统的MIM结构电容器可包括含有氮化钛的下电极、含有氧化铝的介质层、以及含有氮化钛和多晶硅锗(silicon germanium)的混合物的上电极。
MIM结构的存储电容可以高于MIS结构的电容器。然而，MIM结构的电容器还有上述问题，在于在MIM结构电容器的形成工序期间，上电极的金属耗尽介质层的较高介电常数的材料，使得MIM结构的电容器的介质层难以形成为足够小的EOT。而且，MIM结构的电容器相对于电流漏泄具有劣势。
传统SIM结构电容器可具有包括氮化钛的下电极、包括氧化铝的介质层、以及包括多晶硅的上电极。
SIM结构的电容器可以具有介质层的足够减小的EOT，由于上电极的多晶硅锗。然而，SIM结构的电容还具有相对于存储电容和电流漏泄的劣势。
发明内容
本发明的示例性实施例提供具有较小等效氧化物厚度(EOT)和/或改进的电流漏泄特性的电容器。
本发明的示例性实施例可提供制造上述电容器的方法。
根据本发明的示例性实施例，可以提供电容器，其中在半导体衬底上设置下电极，并且介质层可以位于下电极上。上电极可位于介质层之上，并且上电极可具有包括多晶硅半导体族IV材料的多层结构。
在本发明的示例性实施例中，多晶硅半导体族IV材料可包括硅、锗、其组合、和/或类似。
在本发明的示例性实施例中，上电极的多层结构可以包括包含硅和/或类似的第一层以及包含硅锗和/或类似的第二层的第一组合、包含锗和/或类似的第一层以及包含硅锗和/或类似的第二层的第二组合、包含硅锗和/或类似的第一层以及包含硅和/或类似的第二层的第三组合、以及包含硅锗和/或类似的第一层以及包含锗和/或类似的第二层的第四组合之一。在硅锗中锗相对于硅的原子比率可以在约0.0001至约10,000的范围内。可以在约400℃至约500℃的温度下形成上电极。上电极还可以包括族III或族V半导体材料。
根据本发明的另一实施例，提供形成电容器的方法。在半导体衬底上形成下电极。可以在下电极上形成介质层。可以在介质层上形成上电极为包括多晶半导体族IV材料的多层结构。
在本发明的示例性实施例中，多晶半导体族IV材料可包括硅、锗和硅锗和/或类似。上电极的多层结构可包括包含硅和/或类似的第一层以及包含硅锗和/或类似的第二层的第一组合、包含锗和/或类似的第一层以及包含硅锗和/或类似的第二层的第二组合、包含硅锗和/或类似的第一层以及包含硅和/或类似的第二层的第三组合、以及包含硅锗和/或类似的第一层以及包含锗和/或类似的第二层的第四组合之一。锗相对于硅的原子比率可以在约0.0001至约10,000的范围内。可以在约400℃至约500℃的温度下形成上电极。还可以将族III或族V半导体材料掺杂到包括多晶半导体族IV材料的上电极。
根据本发明的另一实施例，提供形成电容器的方法。在形成电容器的方法中，可以在半导体衬底上形成具有开口的绝缘层图形，并且可以在该开口的侧壁和底以及绝缘层图形的顶表面上连续地形成下电极，该下电极层包括金属。可在包括下电极层的衬底上形成牺牲层到足够厚度以填充该开口。可以从衬底部分地除去牺牲层，直到露出绝缘层图形的顶表面，使得牺牲层仅留在开口中。可以从衬底除去剩余牺牲层和绝缘层图形，以由此在衬底上形成圆柱的下电极。可以在下电极上形成介质层。介质层可包括金属氧化物。可以将上电极形成为介质层上的多层结构，并且多层结构可包括包含第一多晶半导体族IV材料的第一层以及包含第一多晶半导体族IV材料和第二多晶半导体族IV材料的第二层。第一多晶半导体族IV材料可以与第二多晶半导体族IV材料不同。
在本发明的示例性实施例中，下电极层可包括钛、氮化钛和/或类似之一。牺牲层可包括氧化物层和光刻胶层之一。介质层可包括氧化铪、氧化铝其组合和/或类似。第一半导体材料可包括硅、锗和/或类似之一，以及第二半导体材料可包括硅锗和/或类似，并且在硅锗中锗相对于硅的原子比率可以在约0.0001至约10,000的范围内。第二半导体材料可包括硅、锗和/或类似之一，以及第一半导体材料可包括硅锗和/或类似，并且在硅锗中锗相对于硅的原子比率可以在约0.0001至约10,000的范围内。可以在约400℃至约500℃的温度下形成第一和第二层。
在本发明的示例性实施例中，还可以将族III或族V半导体材料掺杂到多层结构的第一层，以及还可以将族III或族V半导体材料掺杂到多层结构的第二层。
根据本发明的示例性实施例，电容器的上电极可具有包括多晶半导体族IV材料的多层结构。上电极不耗尽介质层，使得可以确保足够的等效氧化物厚度。此外，上电极可具有多层结构，使得电容器相对于电流漏泄可具有优势。
附图说明
通过参照附图详细说明其实施例，本发明的示例性实施例的上述和其他特性和优势将变得更加明显，其中：
图1说明根据本发明的示例性实施例的电容器；
图2A至2J说明根据本发明的示例性实施例的形成圆柱电容器的方法的处理步骤；
图3是说明各种测试电容器的所测量存储电容的图；以及
图4是说明从各个测试电容器测量的漏电流的图。
具体实施方式
现在将参考附图更全面地说明本发明的各种示例性实施例，其中说明了本发明的某些示例性实施例。然而，可以以许多不同形式实施本发明的示例性实施例，而不应被构建为限制于在此阐述的示例性实施例。而是，提供这些示例性实施例使得本公开是全面和完整的，并能将本发明的范围完全传递给本领域技术人员。在附图中，为了清楚起见，可以放大层和区域的尺寸和相对尺寸。
应理解，当元件或层被称为在其他元件或层“之上”、“连接到”或“耦接到”时，它可以直接在其上、“连接到”或“耦接到”其他元件或层，或可以存在中间元件或层。相反，当元件被称为“直接在其上”、“直接连接到”或“直接耦接到”其他元件或层时，不存在中间元件或层。通篇相似数字指示相似元件。如在此使用，术语“和/或”包括一个或多个相关列项的任何和所有组合。
应理解，尽管在此使用术语第一、第二、第三等来描述不同元件、组件、区域、层和/或部分，不应由这些术语来限制这些元件、组件、区域、层和/或部分。这些术语仅用于将一个元件、组件、区域、层或部分从另一区域、层或部分区分开。因此，下面描述的第一元件、组件、区域、层或部分也可以称为第二元件、组件、区域、层或部分，而不背离本发明的示例性实施例的教导。
为了描述的方便，在此使用空间相对术语，例如“底下”、“之下”、“下”、“之上”、“上”等，来描述一个元件或特性与其他元件或特性的关系，如图所示。应理解，空间相对术语旨在包括除图中所描述的指向之外使用或操作的设备的不同指向。例如，如果将在图中的器件翻转，描述为在其他元件或特性“之下”或“底下”的元件将被指向为在其他元件或特性“之上”。因此，示例性术语“之下”包括上和下的两个取向。可以相反地指向设备(旋转90度或其他指向)并且相应地解释在此使用的空间相对描述符。
在此使用的术语仅仅是为了说明特定实施例的目的，而不旨在限制本发明的示例性实施例。如在此使用，单数形式“a”、“an”和“the”也旨在包括复数形式，除非上下文清楚指示。还应理解，当在本说明书中使用时，术语“包含”和/或“包括”指定所述特性、整数、步骤、操作、元件、和/或组件的存在，而不排除一个或多个其他特性、整数、步骤、操作、元件、组件和/或其组的存在或增加。
在此参照截面图描述了本发明的示例性实施例，这些截面图是本发明的理想化示例性实施例(及中间结构)的原理图。这样，期望由于例如制造工艺和/或容差所导致的说明的形状的变化。因此，本发明的示例性实施例不应被构建为限制于在此说明的区域的特定形状，而是包括由于例如制造所导致的形状的偏差。例如，示为矩形的注入区将通常具有圆形或曲线特性和/或在其边缘的注入浓度的阶梯，而不是从注入到非注入的二元变化。相似地，由注入所形成的掩埋区可导致掩埋区和通过其发生注入的表面之间的区域中的某些注入。因此，在图中所说明的区域在本质上是原理性的，它们的形状不旨在说明器件的区域的实际形状，并且不旨在限制本发明的示例性实施例的范围。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与本发明所属领域中普通技术人员所通常理解的相同含义。还应理解术语，例如那些在通常使用的字典中使用的术语，应被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且不以理想化或者过分形式的意义来解释，除非在此明显地定义。
图1说明根据本发明的示例性实施例的电容器。
参照图1，电容器可包括在半导体衬底10上顺序层叠的下电极12、介质层14、以及上电极16。
下电极12可包括包含金属和/或类似的材料。例如，下电极12可包括金属氮化物和/或类似，使得电容大于下电极包括多晶硅和/或类似的电容器的电容。例如，包括下电极12的金属的材料可以包括钛、氮化钛、钽、氮化钽、钌(Ru)、钨、氮化钨、铂(Pt)、氧化钌(RuO2)、氧化钌锶(SrRuO3)和/或类似。在本发明的示例性实施例中，下电极12可包括氮化钛。
介质层14包括金属氧化物和金属氮氧化物，使得比起当介质层14包括氧化物时，介质层14的EOT更小以及介质层14的介电常数更大。金属氧化物或者金属氮氧化物的实例可以是氧化铝(AlO3)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化硅铪(HfSiO2)、氧化硅锆(ZrSiO)、氧化钛(TiO2)、氧化镧(LaO)、氧化钛铅(PbTiO3)、氧化钛锆铅[Pb(Zr，Ti)O3]、氧化钛锶(SrTiO3)、氧化钛锶钡[(Ba，Sr)TiO3]、氮氧化铝、氮氧化铪、氮氧化钽、氮氧化锆、氮氧化硅铪、氮氧化硅锆、氮氧化钛、氮氧化镧和/或类似。在本发明的示例性实施例中，介质层14可包括氧化铪和氧化铝和/或类似的多层。
在本发明的示例性实施例中，上电极16包括多晶半导体族IV材料，使得介质层14不被从衬底10耗尽，以由此减小其EOT。此外，上电极16可包括多层结构，以由此改进电容器的电流漏泄性能。多晶半导体族IV材料的实例包括硅和锗和/或类似，以及多层结构包括介质层14上的第一和第二层16a和16b。结果，上电极16的多层结构可以具有第一和第二层16a和16b的各种组合，基于这样的硅和锗：第一示例性多层结构，包括包含硅和/或类似的第一层16a和包含硅锗和/或类似的第二层16b；第二示例性多层结构，包括包含锗和/或类似的第一层16a和包含硅锗和/或类似的第二层16b；第三示例性多层结构，包括包含硅锗和/或类似的第一层16a和包含硅和/或类似的第二层16b；以及第四示例性多层结构，包括包含硅锗和/或类似的第一层16a和包含锗和/或类似的第二层16b。在本发明的示例性实施例中，上电极16可具有第三多层结构，包括包含硅锗和/或类似第一层16a和包含硅和/或类似的第二层16b。
在第一层16a的硅锗中锗相对于硅的原子比率可以在约0.0001至约10,000的范围内。在本发明的示例性实施例中，锗相对于硅的原子比率可以在约0.01至约100的范围内，例如约0.1至约10的范围内。在本发明的示例性实施例中，在硅锗中锗相对于硅的原子比率可以约1.0。
可以将族III或族V半导体材料掺杂到包括多晶半导体族IV材料的上电极16，由此改进上电极16的电控制性。族III半导体材料的实例包括硼(B)，以及族V半导体材料的实例包括磷(P)、砷(As)和/或类似。在本发明的示例性实施例中，可以将磷(P)掺杂到上电极16。
可以通过低压化学气象淀积(LPCVD)工序在介质层14上形成上电极16。在本发明的示例性实施例中，可以在约400℃至约500℃的温度下，例如约400℃至约470℃，执行LPCVD工序，使得在低于约500℃的相对低温下在介质层14上形成上电极16。结果，可以明显地减小对介质层14的热损害和来自介质层14的电流漏泄。此外，可以在约0.2Torr至约1.0Torr，例如约0.3Torr至约0.5Torr的压力下执行LPCVD工序。
如上所述，本发明的示例性实施例的电容器可具有包括多层的结构，该多层包括多晶半导体族IV材料作为上电极16、较高介电常数的金属氧化物作为介质层14以及金属氮化物作为下电极12。即，本发明的示例性实施例的电容器可具有半导体-绝缘体-金属(SIM)结构，该结构包括形成为多层结构的上电极16。特别地，上电极16可具有包括多晶半导体族IV材料的多层结构，使得电容器的介质层14的EOT可以较小，和/或可以减小来自介质层14的电流漏泄。
可以通过在半导体衬底10上顺序形成下电极12、介质层14和上电极16，来制造本发明的示例性实施例的电容器。
在下文中，将根据形成SIM结构电容器的上述方法，参照图2A至2J详细说明形成圆柱电容器的方法。
图2A至2J说明根据本发明的示例性实施例的形成圆柱电容器的方法的工序。
参照图2A，可以通过隔离工序在半导体衬底200上形成沟槽隔离层202。可以通过蚀刻工序部分地除去衬底200，使得在衬底200的顶表面上将沟槽形成为期望深度。由沟槽限定衬底200的有源区，在该有源区上形成各种导电结构。可以在半导体衬底200上将例如氧化物的包括有改善的缝隙填充性能的绝缘材料的薄层形成为足够的深度以填充沟槽。可以通过平整化工序部分地除去绝缘薄层，直到露出衬底200的顶表面，使得绝缘薄层仅在沟槽中保留。可以通过沟槽中的绝缘薄层使有源区上的导电结构彼此电隔离，使得可以将沟槽中的绝缘薄层称为器件隔离层。本发明的示例性实施例的器件隔离层可以称为沟槽隔离层202。在本发明的示例性实施例中，还在沟槽中形成沟槽隔离层202之后，可以进一步形成焊盘氧化物层和焊盘氮化物层，并且还可以在沟槽的侧壁和底表面上形成衬垫(liner)。
沟槽隔离层202可以电无效并限定衬底200的有源区。因此，对应于沟槽隔离层202的部分衬底200可以称为衬底200的无源区，并且公知为衬底的场区。即，可以通过沟槽中的沟槽隔离层202将衬底200分为有源区和无源区。尽管本发明的示例性实施例公开了沟槽隔离层作为器件隔离层，还可以使用场氧化物层来替代或者结合沟槽隔离层，如本领域技术人员所公知。
可以在衬底200上顺序地形成第一绝缘层(未示出)、导电层(未示出)和第二绝缘层(未示出)，并且可以从衬底200顺序并部分地除去第二绝缘层、导电层和第一绝缘层，以由此在衬底200上形成栅图形204。栅图形204可以包括在衬底的有源区上顺序层叠的栅绝缘层204a、栅导电层204b和硬掩模层204c。在本发明的示例性实施例中，栅绝缘层204a可包括氧化物和/或类似，以及栅导电层204b可包括多晶硅和硅化钨和/或类似。硬掩模层204c可包括氮化物和/或类似。例如，栅绝缘层204a可包括金属氧化物，其能够减小等效氧化物厚度，以及栅导电层204b可形成为多层，在其中可以在栅绝缘层204a上顺序层叠由杂质重掺杂的硅化钨和多晶硅和/或类似。在某些情况下，可以忽略硬掩模层204c。
可在栅图形204的两侧上形成包括氮化物的第一隔片206。
可以使用栅图形204和第一隔片206作为注入掩模，将杂质更加重地掺杂入衬底200的顶表面，使得可以在相邻于栅图形204的衬底200的表面部分上形成源区/漏区205a和205b。在本发明的示例性实施例中，可以在栅隔片204的侧壁上形成第一隔片206之前，使用栅图形204作为注入掩模将杂质更轻地注入衬底200的顶表面，使得源区/漏区205a和205b可包括轻掺杂的源/漏(LDD)结构。
可以在衬底200的有源区的表面上形成包括栅图形204和源区/漏区205a和205b的晶体管。源区/漏区205a和205b的一个可以是电连接到下电极的电容器接触区(未示出)，以及另一个可以是电连接到位线的位线接触区(未示出)。在本发明的示例性实施例中，源区205a电接触电容器，并且漏区205b电接触位线。
可以在包括栅图形204的衬底200上将导电层(未示出)形成为足够深度，以填充栅图形204之间的间隙，并且可以通过平整化工序除去该导电层，直到露出栅图形204的顶表面。结果，导电层可以保留在栅图形204之间的间隙中，以由此形成电容器接触焊盘210a以及位线接触焊盘210b，该电容器接触焊盘210a使得电接触源区205a和电容器的下电极，该位线接触焊盘210b使得电接触漏区205b和位线。在本发明的示例性实施例中，导电层可包括多晶硅和/或类似，以及平整化工序可包括化学机械抛光(CMP)工序和回蚀工序，其使用导电层和硬掩模层204c之间的蚀刻速率差异。结果，可以在对应于电容器接触区的衬底200的顶表面上形成电容器接触焊盘210a，并且可以在对应于位线接触区的衬底200的顶表面上形成位线接触焊盘210b。
参照图2B，可以在位线接触焊盘210b上形成位线结构220，以由此电接触位线接触焊盘210b。例如，可以在包括栅图形204、电容器接触焊盘210a和位线接触焊盘210b的衬底200上将包括绝缘材料例如氧化物的第一绝缘中间层222形成为足够的厚度，以覆盖栅图形204和焊盘210a和210b。可以从衬底200部分地除去第一绝缘中间层222。可以通过光刻工序从衬底200部分地除去第一绝缘中间层222，以由此形成第一开口223，通过该第一开口223露出位线接触焊盘210b。可以在第一绝缘中间层222上将包括钨的金属层(未示出)形成为足够厚度，以填充第一开口223并且可以由平整化工序平整化，直到露出第一绝缘中间层222的顶表面。金属层可以仅保留在第一开口223中，以及金属层的顶表面可以与第一绝缘中间层222的顶表面共面。可以在金属层和第一绝缘中间层222上形成包括氮化物和/或其他的绝缘层(未示出)，以及可以从衬底200顺序地除去绝缘层和金属层，以由此在金属层图形220a上形成金属层图形220a和绝缘层图形220b。金属层图形220a可以用作半导体衬底的位线，并且在下文中金属层图形220a和绝缘层图形220b可以共同称为位线结构220。尽管本发明的示例性实施例公开了包括钨的金属层图形220a作为位线，可以使用任何其他导电金属作为位线来取代金属层图形220a，如本领域普通技术人员所公知。
可以在位线结构220的两个侧壁上形成第二隔片224。第二隔片224可包括氮化物和/或类似。可以在位线结构220、第二隔片224和第一绝缘中间层222上形成第二绝缘中间层230。
参照图2C，可以通过蚀刻工序顺序地除去第二绝缘中间层230和第一绝缘中间层222，以由此形成第二开口232，通过该第二开口232露出电容器接触焊盘210a。在蚀刻工序中，第二隔片224的氮化物的蚀刻速率可以与第一和第二绝缘中间层222和230的氧化物的不同，使得由于氮化物和氧化物之间的蚀刻速率差异，在上述蚀刻工序期间，可以横跨第一和第二绝缘中间层230形成第二开口232。
参照图2D，在第二开口232中形成将连接到电容器的下电极的接触插塞234。在第二绝缘中间层230上将导电层形成为足够的厚度以填充第二开口232，并可以通过平整化工序平整化该第二导电层直到露出第二绝缘中间层230的顶表面。结果，仅在第二开口232中剩余导电层，以由此形成接触第二开口232中的电容器接触焊盘210a的接触插塞234。接触插塞234的导电层包括多晶硅、金属、金属氮化物和/或类似。
圆柱下电极234a可以形成在第二绝缘中间层230上并电连接到接触插塞234，如下面参照图2E至2H所述。
参照图2E，可以在第二绝缘中间层230和接触插塞234上形成第三绝缘中间层(未示出)，并可以从第二绝缘中间层230部分地除去该第三绝缘中间层以由此形成具有第三开口313的第三绝缘中间层图形310，通过该第三开口露出接触插塞234。可以在第三开口313的侧壁和底上以及第三绝缘中间层310的顶表面上连续地形成用于下电极的薄层311。
用于下电极的薄层311可包括金属或金属氮化物。在本发明的示例性实施例中，用于下电极的薄层311可包括通过化学汽相淀积(CVD)工序形成的氮化钛层。例如，可以使用四氯化钛(TiCl4)气体和氨(NH3)气体作为源气体在低于约550℃的温度下执行该CVD工序，以由此形成包括氮化钛的薄层311。
除了CVD工序之外，还可以使用原子层淀积(ALD)工序或溅射工序形成包括氮化钛的薄层311。然而，ALD工序具有低产出率的劣势，以及溅射工序具有差的台阶覆盖的劣势。
参照图2F，可以在薄层311上形成牺牲层315至足够的厚度以填充第三开口313。因此，可以使用牺牲层315有效地填充第三开口313。牺牲层315可包括氧化物层或光刻胶膜。在本发明的示例性实施例中，牺牲层315可包括光刻胶膜。
可以通过平整化工序平整化牺牲层315，直到露出薄层311的顶表面。平整化工序可包括对牺牲层315的整个表面的蚀刻工序。可以从第三绝缘中间层图形310除去第三绝缘中间层图形310的顶表面上的薄膜311。
结果，可以仅在第三开口313的侧壁和底上剩余薄层311，以及仅在第三开口313中剩余牺牲层315，如图2G所示。在下文中，可以分别将在第三开口3113的侧壁和底上的残留薄层指定为参考标号311a，以及可以将在第三开口313中的残留牺牲层指定为参考标号315a。可以从残留薄层311a中除去残留牺牲层315a，以及从第二绝缘中间层230除去第三绝缘中间层图形310。可以在从残留薄层311a除去残留牺牲层315a之前，从第二绝缘中间层230除去第三绝缘中间层图形310，如本领域普通技术人员公知。
即，可以将残留薄层311a形成为通过每个节点(node)彼此分开的圆柱下电极234a，由于除去残留牺牲层315a和第三绝缘中间层310的结果，如图2H所示。
参照图2I，可以在下电极234a和第二绝缘中间层230上形成介质层236。介质层236可包括金属氧化物、金属氮化物、和/或类似，能够减小介质层236的等效氧化物厚度。在本发明的示例性实施例中，介质层236可包括氧化铪和氧化铝和/或类似。在本发明的示例性实施例中，可以通过ALD工序形成介质层236。在ALD工序中，控制介质层236的厚度可以比在CVD工序中要容易。因此，可以由ALD工序形成介质层236。
在下文中，将说明通过ALD工序形成包括氧化铪层和氧化铝层的介质层236的方法。
可以在期望的处理温度和压力下设置用于ALD工序的处理室。当处理温度低于约200℃时，在ALD工序中反应材料的反应速度趋于可忽略，这减少了产量，并且当处理温度高于约400℃时，介质层趋于结晶并且可以在介质层中出现CVD特性，而不管ALD工序的执行。因此，尽管根据本发明的示例性实施例的ALD工序可以在其它温度下操作，可以将用于ALD工序的处理室保持在约200℃和约400℃之间。此外，当处理压力低于约0.1Torr时，在ALD工序中反应材料的反应速度趋于可忽略，当处理压力高于约0.3Torr时，反应材料的反应速度可以非常高，使得难于准确地控制介质层的最终厚度。因此，尽管根据本发明的示例性实施例的ALD工序可以在其它压力下操作，可以将用于ALD工序的处理室保持在约0.1Torr和约0.3Torr之间。
在上述温度和压力下，可以将半导体器件200置于处理室中，并且将反应材料提供到反应室用于ALD工序。例如，例如四(烷基甲基氨基)铪(TEMAH，Hf[NC2H5CH3]4)、正丁氧化铪(Hf(OtBu)4)和/或类似的铪前体，可以被提供到反应室作为反应材料约0.5秒至约3秒。在本发明的示例性实施例中，反应材料可以通过起泡器(bubbler)，使得气态的材料可以被提供到反应室作为反应材料。某些反应材料可以被化学吸附(chemisorb)到衬底200的表面，并且反应材料的剩余部分可以被物理吸附(physisorb)到化学吸附的反应材料或在半导体衬底200周围漂移。
第一净化气体，例如氩气，可以被提供到衬底200上约0.5秒至约20秒。可以从反应室除去物理吸附的反应材料或者漂移的反应材料，并且化学吸附的反应材料可以仅留在衬底200上。即，化学吸附的铪前体可以仅留在衬底200上。
氧化剂例如臭氧(O3)、氧气(O2)、水蒸气(H2O)、等离子体氧气、远程(remote)等离子氧气和/或类似可以被提供到包括铪前体的衬底200上约1秒至7秒。结果是，化学吸附的铪前体可以与氧化剂化学地反映，以由此氧化铪前体。
可以通过与如上所述相同的方法将第二净化气体提供到衬底200，使得可以从反应室除去不与化学吸附的铪前体化学反应的残留氧化剂。因此，可以在衬底200上形成包括氧化铪(HfO2)的固体材料层。
提供反应材料、提供第一净化气体、提供氧化剂和提供第二净化气体的上述单位处理可以被顺序地重复至少一次，使得可以通过ALD工序在衬底200上将氧化铪形成为期望的厚度。
可以在氧化铪层上形成氧化铝层。形成氧化铝层的工序可以与形成氧化铪层的相同，除了例如三甲基铝(TMA，Al(CH3)3)的铝前体和/或类似可以被用作反应材料来取代铪前体。
如上所述，可以将介质层236形成为双层结构，其具有可以通过ALD工序在衬底200上顺序层叠的氧化铪层和氧化铝层和/或类似。当本发明的示例性实施例的SIM结构电容器包括具有氧化铪层和氧化铝层和/或类似的双层结构时，在SIM结构电容器中的介质层236大约是22。即，本发明的示例性实施例的介质层236可以具有足够小的EOT和/或足够高的介电常数。
参照图2J，可以在介质层236上形成上电极238。在本发明的示例性实施例中，可以将上电极238形成为包括多晶半导体族IV材料的多层结构。多晶半导体族IV材料的实例包括硅和锗，使得在上电极238的多层结构中硅和锗的各种组合是允许的。在本发明的示例性实施例中，上电极238的多层结构包括含有硅锗的第一层238a和含有硅的第二层238b。具体地，在硅锗中锗相对于硅的原子比率可以在约0.0001至约10,000的范围内。在本发明的示例性实施例中，在硅锗中锗相对于硅的原子比率可以是约1.0。此外，还可以将例如族III或族V半导体材料的杂质掺杂到包括多晶半导体族IV材料的上电极238。例如，可以将磷(P)进一步注入上电极238。在约400℃至约500℃的温度和约0.2Torr至约1.0Torr的压力下，可以通过低压CVD(LPCVD)在介质层236上形成上电极238。
在下文中，将说明用于通过LPCVD工序形成包括包含硅锗的下部和包含硅的上部的上电极238的详细处理。
可以在期望的处理温度和压力下设置用于LPCVD工序的处理室。在本发明的示例性实施例中，可以分别将期望温度和压力设置为约450℃和约0.4Torr。
可以在上述期望温度和压力下将半导体衬底200放置于处理室中，并且可以将硅源气体和锗源气体提供到处理室中用于LPCVD工序。硅源气体可包括基于硅烷的气体，例如硅烷(SiH4)气体和乙硅烷(SiH6)气体，并且锗源气体包括四氢化锗(GeH4)气体和氟化锗(GeF4)气体。因此，可以在介质层236上形成硅锗层作为上电极238的第一层238a。在本发明的示例性实施例中，在形成硅锗层期间，可以通过控制硅源气体和锗源气体的流速，将硅和锗的原子比率保持在约1∶1。此外，在形成上电极238的第一层238a期间，还可以将三氢化磷(PH3)气体提供到衬底200上，使得磷(P)可以扩散到上电极238的第一层238a。在本发明的示例性实施例中，可以将第一层238a转换为多晶结构，而没有对第一层238a的任何激活工序。
可以以与上述工序相同的工序将硅源气体提供到上电极238的第一层238a，使得在上电极238的第一层238a上形成上电极238的第二层238b。即，可以在用于第一层238a的相同温度和压力下形成第二层238b。此外，在形成上电极238的第二层238b期间，还可以将三氢化磷(PH3)气体提供到衬底200，使得磷(P)也可以扩散到上电极238的第二层238b。在本发明的示例性实施例中，可以将第二层238b转换为多晶结构，而没有对第二层238b的任何激活工序。可以与第一层238b一起就地形成第二层238b。
因此，上电极238可包括包含硅锗的第一层238a和包含硅的第二层238b。即，可以将上电极形成为包含多晶半导体族IV材料的多层结构，由此改进上电极238的结构稳定性。结果，在本发明的示例性实施例的SIM结构电容器中的漏电流可以显著减小。
存储电容的评价
图3是说明各种测试电容器的所测量存储电容的图。
在图3中，测试电容器1至4可以是具有传统MIS结构的相对简单的电容器。上述MIS结构的比较样品电容器可包括下电极，其包括形成为半球形晶粒(grain)的多晶硅、包括氧化铪和氧化铝的介质层、以及包括氮化钛的上电极。测试电容器5和6可以是本发明的实例性实施例的具有SIM结构的样品电容器。上述SIM结构的样品电容器可包括包含氮化钛和/或类似的下电极、包含氧化铪和氧化铝和/或类似的介质层、以及具有多层结构的上电极。上电极的多层结构包括包含硅锗和/或类似的第一层、以及包含硅和/或类似的第二层。测试电容器7至12可以是具有传统MIM结构的比较样品电容器。上述MIM结构比较样品电容器可包括包含氮化钛的下电极、包含氧化铪和氧化铝的介质层、以及包含氮化钛的上电极。测试电容器13至15可以是具有传统SIM结构的比较样品电容器。上述传统SIM结构的比较样品电容器可包括包含氮化钛和/或类似的下电极、包含氧化铪和氧化铝和/或类似的介质层、以及包含硅锗和/或其他的上电极。测量上述测试电容器1至15的每一个的电容，并且根据本一个测试电容器绘制成图，如图3所示。
参照图3，电容测量示出测试电容器7至12具有最高的电容，由于其MIM结构。
SIM结构的测试电容器5和6的电容可以小于测试电容器7至12，但是大于测试电容器1至4和测试电容器13至15。因此，电容测试结果可指示本发明的实例性实施例的SIM结构贡献于使用其的电容器的电容起改进。
电容器的电流漏泄的评价
图4是说明从各个测试电容器测量的漏电流的图。在图4中，测试电容器1至15可以与在上述电容器评价中使用的电容器相同，使得在下文中忽略了对测试电容器的任何详细描述。如图13所示，电容测量结果示出在测试电容器中，包括本发明的实例性实施例的SIM结构的测试电容器5和6可具有最可允许的电流漏泄性能。
根据本发明的示例性实施例，SIM结构电容器可包括包含金属的下电极、包含金属氧化物的介质层、以及形成为多层结构的上电极，使用多晶半导体族IV材料。结果，本发明的示例性实施例的SIM结构电容器可具有足够小的EOT和充分改进的电流漏泄性能。
因此，包括本发明的示例性实施例的电容器的半导体器件可具有改进的电可靠性。
上述说明了本发明的示例性实施例，并且不被构建为限制其。尽管说明了本发明的几个示例性实施例，本领域技术人员容易理解，在示例性实施例中可以有许多改进，而不本质上背离本发明的示例性实施例的新颖的教导和优势。因此，所有这种改进旨在包括在如权利要求所限定的本发明的示例性实施例的范围之内。在权利要求中，装置加功能的语句旨在覆盖在此描述的结构如执行所引述的功能，并且不仅仅是结构等同没，而且等同结构。因此，应理解上述是说明本发明的示例性实施例，而不构造为限制在此公开的特定实施例，并且对所公开实施例以及其他实施例的修改旨在包括在所附权利要求的范围内。由下面的权利要求以及其中包括的权利要求的等价来限定本发明的示例性实施例。

Claims (20)

1.一种电容器，包括：
半导体衬底上的下电极；
下电极上的介质层；以及
介质层上的上电极，该上电极具有包括多晶半导体族IV材料的多层结构。
2.如权利要求1的电容器，其中多晶半导体族IV材料包括硅、锗或其组合。
3.如权利要求1的电容器，其中上电极的多层结构包括包含硅的第一层和包含硅锗的第二层的第一组合、包含锗的第一层和包含硅锗的第二层的第二组合、包含硅锗的第一层和包含硅的第二层的第三组合、以及包含硅锗的第一层和包含锗的第二层的第四组合之一。
4.如权利要求3的电容器，其中在硅锗中锗相对于硅的原子比率在约0.0001至约10,000的范围内。
5.如权利要求1的电容器，其中在低于约500℃的温度下形成上电极。
6.如权利要求5的电容器，其中在约400℃至约500℃的温度下形成上电极。
7.如权利要求1的电容器，其中通过低压化学汽相淀积(LPCVD)工序形成上电极。
8.如权利要求1的电容器，其中上电极还包括族III半导体材料和族V半导体材料的至少一个。
9.一种制造电容器的方法，包括：
在半导体衬底上形成下电极；
在下电极上形成介质层；以及
在介质层上将上电极形成为包括多晶半导体族IV材料的多层结构。
10.如权利要求9的方法，其中多晶半导体族IV材料包括硅、锗或其组合。
11.如权利要求9的方法，其中上电极的多层结构包括包含硅的第一层和包含硅锗的第二层的第一组合、包含锗的第一层和包含硅锗的第二层的第二组合、包含硅锗的第一层和包含硅的第二层的第三组合、以及包含硅锗的第一层和包含锗的第二层的第四组合之一。
12.如权利要求11的方法，其中在硅锗中锗相对于硅的原子比率在约0.0001至约10,000的范围内。
13.如权利要求9的方法，其中在低于约500℃的温度下形成上电极。
14.如权利要求13的方法，其中在约400℃至约500℃的温度下形成上电极。
15.如权利要求9的方法，还包括将族III半导体材料和族V半导体材料的至少一个掺杂到包括多晶半导体族IV材料的上电极。
16.一种形成电容器的方法，包括：
在半导体衬底上形成具有开口的绝缘层图形；
在开口的侧壁和底上以及绝缘层图形的顶表面上连续地形成下电极层，该下电极层包括金属；
在包括下电极层的衬底上将牺牲层形成为足够厚度以填充开口；
部分地除去牺牲层，直到露出绝缘层图形的顶表面，使得牺牲层仅保留在开口中；
从衬底除去剩余牺牲层和绝缘层图形，以由此在衬底上形成圆柱下电极；
在下电极上形成介质层，该介质层包括金属氧化物；以及
在介质层上将上电极形成为多层结构，该多层结构包括包含第一多晶半导体族IV材料的第一层以及包含第一半导体材料和第二多晶半导体族IV材料的第二层，该第二半导体材料不同于第一半导体材料。
17.如权利要求16的方法，其中从包括钛、氮化钛、钽、氮化坦、钌、钨、氮化钨、铂、氧化钌或氧化钌锶的组中选择下电极层。
18.如权利要求16的方法，其中牺牲层包括氧化物层和光刻胶层之一。
19.如权利要求16的方法，其中介质层由一个氧化物、一个氮氧化物、或者包括氧化铝(AlO3)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化硅铪(HfSiO2)、氧化硅锆(ZrSiO)、氧化钛(TiO2)、氧化镧(LaO)、氧化钛铅(PbTiO3)、氧化钛锆铅[Pb(Zr，Ti)O3]、氧化钛锶(SrTiO3)、氧化钛锶钡[(Ba，Sr)TiO3]、氮氧化铝、氮氧化铪、氮氧化钽、氮氧化锆、氮氧化硅铪、氮氧化硅锆、氮氧化钛、氮氧化镧的组的一个氧化物和一个氮氧化物的组合形成。
20.如权利要求16的方法，还包括：
将第一族III或族V半导体材料掺杂到多层结构的第一层；以及
将第二族III或族V半导体材料掺杂到多层结构的第二层。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446890A (zh) * 2010-09-27 2012-05-09 尔必达存储器株式会社 半导体装置及其制造方法、以及吸附位阻断原子层沉积法
CN108695066A (zh) * 2017-04-03 2018-10-23 三星电机株式会社 多层陶瓷电容器及制造其的方法
CN109666920A (zh) * 2017-10-13 2019-04-23 三星显示有限公司 制造金属氧化物膜的方法和包括金属氧化物膜的显示装置
CN111009490A (zh) * 2018-10-04 2020-04-14 三星电子株式会社 制造半导体器件的方法
CN111063672A (zh) * 2018-10-17 2020-04-24 三星电子株式会社 电容器和具有其的半导体装置
US10714260B2 (en) 2017-04-03 2020-07-14 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and method for manufacturing the same
WO2022156130A1 (zh) * 2021-01-25 2022-07-28 长鑫存储技术有限公司 半导体结构及其制备方法、半导体器件
WO2023040030A1 (zh) * 2021-09-18 2023-03-23 长鑫存储技术有限公司 一种电容器阵列结构、及其制造方法及半导体存储器件
US11894418B2 (en) 2021-01-25 2024-02-06 Changxin Memory Technologies, Inc. Semiconductor structure, preparation method of same, and semiconductor device

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7294851B2 (en) * 2004-11-03 2007-11-13 Infineon Technologies Ag Dense seed layer and method of formation
US8089113B2 (en) * 2006-12-05 2012-01-03 Spansion Llc Damascene metal-insulator-metal (MIM) device
US20080214015A1 (en) * 2007-03-02 2008-09-04 Tim Boescke Semiconductor devices and methods of manufacture thereof
TW200947670A (en) * 2008-05-13 2009-11-16 Nanya Technology Corp Method for fabricating a semiconductor capacitor device
WO2011115926A1 (en) * 2010-03-16 2011-09-22 Sandisk 3D, Llc Bottom electrodes for use with metal oxide resistivity switching layers
US8841648B2 (en) 2010-10-14 2014-09-23 Sandisk 3D Llc Multi-level memory arrays with memory cells that employ bipolar storage elements and methods of forming the same
US8389971B2 (en) 2010-10-14 2013-03-05 Sandisk 3D Llc Memory cells having storage elements that share material layers with steering elements and methods of forming the same
JP2013125955A (ja) * 2011-12-16 2013-06-24 Elpida Memory Inc 半導体装置及びその製造方法
KR102253595B1 (ko) 2015-01-06 2021-05-20 삼성전자주식회사 캐패시터를 포함하는 반도체 소자 및 그 제조방법
KR102018309B1 (ko) 2017-10-31 2019-09-04 삼성전기주식회사 커패시터 부품 및 이의 제조 방법
KR102645594B1 (ko) 2019-03-29 2024-03-11 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR20210050686A (ko) * 2019-10-29 2021-05-10 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043566A (ja) * 2000-07-27 2002-02-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6440811B1 (en) * 2000-12-21 2002-08-27 International Business Machines Corporation Method of fabricating a poly-poly capacitor with a SiGe BiCMOS integration scheme
TWI233689B (en) * 2003-04-14 2005-06-01 Samsung Electronics Co Ltd Capacitors of semiconductor devices including silicon-germanium and metallic electrodes and methods of fabricating the same

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446890A (zh) * 2010-09-27 2012-05-09 尔必达存储器株式会社 半导体装置及其制造方法、以及吸附位阻断原子层沉积法
CN108695066A (zh) * 2017-04-03 2018-10-23 三星电机株式会社 多层陶瓷电容器及制造其的方法
US10714260B2 (en) 2017-04-03 2020-07-14 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and method for manufacturing the same
CN109666920A (zh) * 2017-10-13 2019-04-23 三星显示有限公司 制造金属氧化物膜的方法和包括金属氧化物膜的显示装置
US11362162B2 (en) 2017-10-13 2022-06-14 Samsung Display Co., Ltd. Method of manufacturing metal oxide film and display device including metal oxide film
CN111009490A (zh) * 2018-10-04 2020-04-14 三星电子株式会社 制造半导体器件的方法
CN111009490B (zh) * 2018-10-04 2024-03-29 三星电子株式会社 制造半导体器件的方法
CN111063672A (zh) * 2018-10-17 2020-04-24 三星电子株式会社 电容器和具有其的半导体装置
CN111063672B (zh) * 2018-10-17 2024-05-14 三星电子株式会社 电容器和具有其的半导体装置
WO2022156130A1 (zh) * 2021-01-25 2022-07-28 长鑫存储技术有限公司 半导体结构及其制备方法、半导体器件
US11894418B2 (en) 2021-01-25 2024-02-06 Changxin Memory Technologies, Inc. Semiconductor structure, preparation method of same, and semiconductor device
WO2023040030A1 (zh) * 2021-09-18 2023-03-23 长鑫存储技术有限公司 一种电容器阵列结构、及其制造方法及半导体存储器件

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