CN110828428A - 半导体器件 - Google Patents

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CN110828428A CN201910743284.6A CN201910743284A CN110828428A CN 110828428 A CN110828428 A CN 110828428A CN 201910743284 A CN201910743284 A CN 201910743284A CN 110828428 A CN110828428 A CN 110828428A
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金恩善
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Abstract

一种半导体器件包括：衬底上的下电极；电介质层结构，在下电极上并且包括具有四方晶相的铪氧化物；模板层，在电介质层结构上并且包括铌氧化物(NbOx，0.5≤x≤2.5)；以及上电极结构，包括在模板层上的第一上电极和第二上电极。

Description

半导体器件
技术领域
本发明构思涉及半导体器件，更具体地，涉及包括电容器结构的半导体器件。
背景技术
随着半导体器件已经按比例缩小，DRAM器件的电容器结构的尺寸也已经减小。然而，虽然电容器结构的尺寸减小，但DRAM器件的每个单位单元所需的电容具有相同的值。因此，已经提出了具有高介电常数的高k电介质材料以及使用金属电极的金属-绝缘体-金属(MIM)电容器。
发明内容
本发明构思提供了包括具有高电容的电容器结构的半导体器件。
根据本发明构思的一方面，提供了一种半导体器件，其包括：衬底上的下电极；电介质层结构，在下电极上并且包括具有四方晶相的铪氧化物；模板层，在电介质层结构上并且包括铌氧化物(NbOx，0.5≤x≤2.5)；以及上电极结构，包括在模板层上的第一上电极和第二上电极。
根据本发明构思的另一方面，提供了一种半导体器件，其包括：下电极结构，在衬底上并且包括第一下电极和第二下电极；模板层，在下电极结构上并且包括铌氧化物(NbOx，0.5≤x≤2.5)；电介质层结构，在模板层上并且包括具有四方晶相的铪氧化物；以及电介质层结构上的上电极结构。
根据本发明构思的另一方面，提供了一种半导体器件，其包括衬底上的接触结构以及接触结构上的电容器结构。该电容器结构包括：下电极，电连接到接触结构；电介质层结构，在下电极上并且包括具有四方晶相的铪氧化物；模板层，在电介质层结构上并且包括铌氧化物(NbOx，0.5≤x≤2.5)；以及上电极结构，包括在模板层上的第一上电极和第二上电极。
附图说明
本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是示出根据示例实施方式的半导体器件的剖视图；
图2是示出根据示例实施方式的半导体器件的剖视图；
图3是示出根据示例实施方式的半导体器件的剖视图；
图4是示出根据示例实施方式的半导体器件的剖视图；
图5是示出根据示例实施方式的半导体器件的剖视图；
图6是示出根据示例实施方式的半导体器件的剖视图；
图7是示出根据示例实施方式的半导体器件的剖视图；
图8是示出根据示例实施方式的半导体器件的布局图；
图9是沿图8中的线B-B'截取的剖视图；
图10是图9的部分CX1的放大视图；
图11是示出根据示例实施方式的半导体器件的剖视图；
图12是示出根据示例实施方式的半导体器件的剖视图；
图13是示意性地示出根据示例实施方式的制造半导体器件的方法的流程图；
图14是示意性地示出根据示例实施方式的制造半导体器件的方法的流程图；
图15至24是示出根据示例实施方式按照工艺顺序制造半导体器件的方法的剖视图；
图25A至25C是示意性地显示出根据示例实施方式的半导体器件中含有的元素含量的曲线图；以及
图26是根据实验示例和比较例的半导体器件的X射线衍射分析图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的技术思想的示例实施方式。
图1是示出根据示例实施方式的半导体器件100的剖视图。
参照图1，半导体器件100可以包括衬底110、层间绝缘膜120、下电极130、电介质层结构140、模板层150和/或上电极结构160。
衬底110可以包括半导体材料，诸如硅(Si)、锗(Ge)、硅锗(SiGe)、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)、铟磷化物(InP)。
层间绝缘膜120可以放置在衬底110上。层间绝缘膜120可以包括硅氧化物、硅氮化物、硅氮氧化物等。包括多个导电层和绝缘层的布线结构、或包括多个导电层和绝缘层的栅结构可以进一步放置在衬底110上，并且层间绝缘膜120可以放置为覆盖布线结构或栅结构。
下电极130可以放置在层间绝缘膜120上。下电极130可以包括从以下中选择的至少一种：金属，诸如钌(Ru)、钛(Ti)、钽(Ta)、铌(Nb)、铱(Ir)、钼(Mo)、钨(W)；导电金属氮化物，诸如钛氮化物(TiN)、钽氮化物(TaN)、铌氮化物(NbN)、钼氮化物(MoN)、钨氮化物(WN)；以及导电金属氧化物，诸如铱氧化物。
在示例实施方式中，下电极130可以包括单个材料层、或多个材料层的堆叠结构。在一示例实施方式中，下电极130可以包括钛氮化物(TiN)的单层或铌氮化物(NbN)的单层。在另一示例实施方式中，下电极130可以包括堆叠结构，该堆叠结构包括包含钛氮化物(TiN)的第一下电极层和包含铌氮化物(NbN)的第二下电极层。
电介质层结构140可以放置在下电极130上。电介质层结构140可以包括顺序地放置在下电极130上的第一电介质层142和第二电介质层144。
第一电介质层142可以包括第一电介质材料。第一电介质材料可以包括具有比硅氧化物高的介电常数的高k材料。例如，第一电介质材料可以包括锆氧化物、铝氧化物、铝硅氧化物、钛氧化物、钇氧化物、钪氧化物和镧氧化物中的至少一种，但不限于此。
第二电介质层144可以包括与第一电介质材料不同的第二电介质材料，并且第二电介质材料可以包括具有比第一电介质材料高的介电常数的金属氧化物。例如，第二电介质材料可以包括具有四方晶相的铪氧化物。例如，电介质层结构140在X射线衍射分析(参见图26)中可以表现出来自第二电介质层144的四方晶体结构的(101)面的在30.48°±0.2°处的峰。具有四方晶相的铪氧化物可以表现出比具有单斜晶相的铪氧化物高出约30％的介电常数。换言之，具有四方晶相的铪氧化物的介电常数可以比具有单斜晶相的铪氧化物的介电常数的约130％更大。由于第二电介质层144包括具有四方晶相的铪氧化物，因此电介质层结构140的总介电常数可以相对较高。
模板层150可以放置在电介质层结构140上。模板层150可以在第二电介质层144的整个表面上与第二电介质层144接触放置。模板层150可以用于帮助使与模板层150接触的材料层(例如，电介质层结构140的第二电介质层144)优先取向至具有特定晶体结构的晶相。例如，模板层150可以充当结晶诱导层，其在随后的热处理工艺期间帮助第二电介质层144结晶成具有四方晶相的铪氧化物。此外，模板层150可以充当保护层，以在形成上电极结构160的工艺期间减少或防止对电介质层结构140的损坏或诸如包括氮的反应物的材料渗透到电介质层结构140中。
在示例实施方式中，模板层150可以包括第一金属的氧化物。例如，模板层150可以包括铌氧化物(NbOx，0.5≤x≤2.5)。在另外的示例实施方式中，模板层150可以包括以恒定浓度用氮掺杂的铌氧化物。在示例实施方式中，模板层150的第一厚度t1可以从约1至约10埃
Figure BDA0002164714250000041
但不限于此。在示例实施方式中，模板层150可以具有导电性，但不限于此。
上电极结构160可以放置在模板层150上。上电极结构160可以具有第一上电极162和第二上电极164的堆叠结构。
第一上电极162可以直接形成在模板层150的顶部上，并且可以包括第一金属或第一金属的氮化物。在示例实施方式中，第一上电极162可以包括铌氮化物(NbNy，0.5≤y≤1.0)。
在一示例制造工艺中，第一上电极162可以使用铌氮化物形成在电介质层结构140上，在这种情况下，第一上电极162的与电介质层结构140接触的部分可以被氧化以形成模板层150。在这种情况下，例如，模板层150的第一厚度t1可以是约
Figure BDA0002164714250000042
或更小。
在另外的示例制造工艺中，模板层150可以使用铌氧化物首先形成在电介质层结构140上，然后第一上电极162可以使用铌氮化物形成在模板层150上。
第二上电极164可以包括以下中的至少一种：金属材料，诸如掺杂硅、掺杂硅锗、钌(Ru)、钛(Ti)、钽(Ta)、铌(Nb)、铱(Ir)、钼(Mo)、钨(W)；导电金属氮化物，诸如钛氮化物(TiN)、钽氮化物(TaN)、铌氮化物(NbN)、钼氮化物(MoN)、钨氮化物(WN)；以及导电金属氧化物，诸如铱氧化物。
根据上述半导体器件100，模板层150可以放置在电介质层结构140和上电极结构160之间，具体地，模板层150可以以相对薄的第一厚度t1形成在第一上电极162和第二电介质层144之间。归因于模板层150，第二电介质层144可以具有四方晶相，因而电介质层结构140可以具有相对高的总介电常数。此外，模板层150也可以充当保护层，以在形成上电极结构160的工艺期间减少或防止对电介质层结构140的损坏或诸如包括氮的反应物的材料渗透到电介质层结构140中。因此，半导体器件100可以具有高电容和优异的电特性。
图2是示出根据示例实施方式的半导体器件100A的剖视图。在图2中，与图1中相同的附图标记表示相同的元件。除电介质层结构140A的构造以外，半导体器件100A可以与参照图1描述的半导体器件100相同。因此，将主要描述上述不同之处。
参照图2，电介质层结构140A可以包括第一电介质层142、第二电介质层144和第三电介质层146。第一电介质层142可以在下电极130上，第二电介质层144可以与模板层150接触放置，第三电介质层146可以插置在第一电介质层142和第二电介质层144之间。
第三电介质层146可以包括第三电介质材料，并且第三电介质材料可以不同于第一电介质层142中包括的第一电介质材料和第二电介质层144中包括的第二电介质材料。在示例实施方式中，第三电介质材料可以包括具有比硅氧化物高的介电常数的高k材料。例如，第三电介质材料可以包括锆氧化物、铝氧化物、铝硅氧化物、钛氧化物、钇氧化物、钪氧化物和镧氧化物中的至少一种，但不限于此。
在示例实施方式中，第三电介质层146可以插置在第一电介质层142和第二电介质层144之间，以减小第一电介质层142的表面粗糙度或减小经过第一电介质层142的泄漏电流。然而，示例实施方式不限于以上描述。在一示例实施方式中，第一电介质层142可以包括锆氧化物(ZrOx)，并且第三电介质层146可以包括铝氧化物(AlOx)或铝锆氧化物(AlxZryOz)，但不限于此。
根据上述半导体器件100A，第二电介质层144可以通过模板层150由具有四方晶相的铪氧化物形成，因而电介质层结构140A可以具有相对高的总介电常数。
图3是示出根据示例实施方式的半导体器件100B的剖视图。在图3中，与图1和2中相同的附图标记表示相同的元件。除电介质层结构140B的构造以外，半导体器件100B可以与参照图1描述的半导体器件100相同，因而将主要描述上述不同之处。
参照图3，电介质层结构140B可以包括第一电介质层142、第二电介质层144、第三电介质层146和第四电介质层148。第一电介质层142可以放置在下电极130上，第二电介质层144可以与模板层150接触放置，第三电介质层146和第四电介质层148可以放置在第一电介质层142与第二电介质层144之间。如图3所示，电介质层结构140B可以具有第一电介质层142、第三电介质层146、第四电介质层148和第二电介质层144顺序地堆叠在下电极130上的结构。
第四电介质层148可以包括第四电介质材料，并且第四电介质材料可以与第一电介质层142中包括的第一电介质材料基本相同。在示例实施方式中，第四电介质材料可以包括锆氧化物、铝氧化物、铝硅氧化物、钛氧化物、钇氧化物、钪氧化物和镧氧化物中的至少一种，但不限于此。
在示例实施方式中，第三电介质层146可以插置在第一电介质层142和第四电介质层148之间，以减小第一电介质层142的表面粗糙度从而改善第一电介质层142和第四电介质层148之间的界面性质、或减小经过第一电介质层142和第四电介质层148的泄漏电流。在一示例实施方式中，第一电介质层142可以包括锆氧化物(ZrOx)，第三电介质层146可以包括铝氧化物(AlOx)或铝锆氧化物(AlxZryOz)，并且第四电介质层148可以包括锆氧化物(ZrOx)，但不限于此。
根据上述半导体器件100B，第二电介质层144可以通过模板层150由具有四方晶相的铪氧化物形成，因而电介质层结构140B可以具有相对高的总介电常数。
图4是示出根据示例实施方式的半导体器件100C的剖视图。在图4中，与图1至3中相同的附图标记表示相同的元件。除电介质层结构140C的构造以外，半导体器件100C可以与参照图1描述的半导体器件100相同，因而将主要描述上述不同之处。
参照图4，电介质层结构140C可以包括第一电介质层142、第二电介质层144、第三电介质层146C和第四电介质层148。第一电介质层142可以放置在下电极130上，第二电介质层144可以与模板层150接触放置，第三电介质层146C和第四电介质层148可以放置在第一电介质层142与第二电介质层144之间。
在示例实施方式中，第三电介质层146C可以包括铪氧化物。在一示例实施方式中，电介质层结构140C可以具有包括锆氧化物的第一电介质层142、包括铪氧化物的第三电介质层146C、包括锆氧化物的第四电介质层148和包括铪氧化物的第二电介质层144被顺序布置的结构，但不限于此。
第二电介质层144和第三电介质层146C可以包括具有四方晶相的铪氧化物。例如，电介质层结构140C在X射线衍射分析中表现出源自第二电介质层144和第三电介质层146C的四方晶体结构的(101)面的30.48°±0.2°的峰。第二电介质层144和第三电介质层146C可以在热处理工艺期间通过模板层150优先取向为具有四方晶相。
根据上述半导体器件100C，第二电介质层144和第三电介质层146C可以通过模板层150由具有四方晶相的铪氧化物形成，因而电介质层结构140C可以具有相对高的总介电常数。
图5是示出根据示例实施方式的半导体器件100D的剖视图。在图5中，与图1至4中相同的附图标记表示相同的元件。除电介质层结构140D的构造以外，半导体器件100D可以与参照图1描述的半导体器件100相同，因而将主要描述上述不同之处。
参照图5，电介质层结构140D可以形成为第二电介质层144的单层。第二电介质层144可以放置在下电极130和模板层150之间，并且可以接触下电极130和模板层150两者。
在示例实施方式中，第二电介质层144可以包括具有四方晶相的铪氧化物，并且第二电介质层144可以具有约
Figure BDA0002164714250000071
至约
Figure BDA0002164714250000072
的第二厚度t2。通常，当电介质层包括铪氧化物时，电介质层有可能具有拥有相对小的介电常数的单斜晶相。而且，随着电介质层的厚度变厚，电介质层有可能结晶成具有相对小的介电常数的单斜晶相。然而，归因于模板层150，第二电介质层144即使在相对大的第二厚度t2下也可以具有四方晶相，因而电介质层结构140D可以具有相对高的总介电常数。
图6是示出根据示例实施方式的半导体器件100E的剖视图。在图6中，与图1至5中相同的附图标记表示相同的元件。除上电极结构160E的构造以外，半导体器件100E可以与参照图1描述的半导体器件100相同，因而将主要描述上述不同之处。
参照图6，上电极结构160E可以仅包括第二上电极164，并且第二上电极164可以直接放置在模板层150E之上。模板层150E可以包括铌氧化物(NbOx，0.5≤x≤2.5)，并且可以具有约1至10埃
Figure BDA0002164714250000081
的第一厚度t1e，但不限于此。
在一示例制造工艺中，包括铌氧化物的模板层150E可以通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成在电介质层结构140上，第二上电极164可以通过ALD工艺或CVD工艺形成在模板层150E上。
图7是示出根据示例实施方式的半导体器件100F的剖视图。在图7中，与图1至6中相同的附图标记表示相同的元件。除模板层150F放置在电介质层结构140F和下电极结构130F之间以外，半导体器件100F可以与参照图6描述的半导体器件100E相同，因而将主要描述上述不同之处。
参照图7，下电极结构130F可以包括顺序地堆叠在层间绝缘膜120上的第一下电极132F和第二下电极134F。模板层150F可以放置在第二下电极134F上，电介质层结构140F可以放置在模板层150F上，并且电介质层结构140F可以包括顺序地堆叠在模板层150F上的第二电介质层144F和第一电介质层142F。上电极结构160F可以仅包括第二上电极164，并且上电极结构160F可以放置在第一电介质层142F上。
在示例实施方式中，第一下电极132F可以包括以下中的至少一种：金属，诸如掺杂硅、掺杂硅锗、钌(Ru)、钛(Ti)、钽(Ta)、铌(Nb)、铱(Ir)、钼(Mo)和钨(W)；导电金属氮化物，诸如钛氮化物(TiN)、钽氮化物(TaN)、铌氮化物(NbN)、钼氮化物(MoN)、钨氮化物(WN)；以及导电金属氧化物，诸如铱氧化物。第二下电极134F可以包括铌氮化物(NbNy，0.5≤y≤1.0)。
在示例实施方式中，第一电介质层142F可以包括第一电介质材料，其可以包括具有比硅氧化物高的介电常数的高k材料。例如，第一电介质材料可以包括锆氧化物、铝氧化物、铝硅氧化物、钛氧化物、钇氧化物、钪氧化物和镧氧化物中的至少一种，但不限于此。第二电介质层144F可以包括具有四方晶相的铪氧化物。
如图7所示，模板层150F可以插置在第二下电极134F和第二电介质层144F之间，以接触第二下电极134F和第二电介质层144F。第二电介质层144F的整个底表面可以与模板层150F接触，并且模板层150F的整个底表面可以接触第二下电极134F。在一示例制造工艺中，在用于形成包括铌氮化物的第二下电极134F以及在第二下电极134F上形成第二电介质层144F的工艺中，从暴露于工艺气氛的第二下电极134F的顶表面起的第二下电极134F的一部分可以被氧化以形成包括铌氧化物的模板层150F。在另一示例制造工艺中，包括铌氮化物的第二下电极134F可以被形成，然后包括铌氧化物的模板层150F可以通过ALD工艺或CVD工艺形成。在随后的热处理工艺期间，第二电介质层144F可以通过模板层150F结晶为具有四方晶相。
在下文中，将参照图25A至25C和图26描述根据示例实施方式的半导体器件中包括的元素的量以及根据实验示例和比较例的半导体器件的X射线衍射分析图。
图25A至25C示出了关于根据示例实施方式的半导体器件的能量色散X射线光谱(EDX)分析图。图25A至25C示出了关于根据比较例的半导体器件CO21、根据实验示例1的半导体器件EX21和根据实验示例2的半导体器件EX22的每个沿着从下电极130中的第一扫描点SP1(参见图1)到第二上电极164中的第二扫描点SP2(参见图1)的扫描线SL包括在半导体器件中的元素的量。
为了形成图25A所示的根据比较例的半导体器件CO21，包含铪氧化物的第一电介质层DL1形成在包含钛氮化物的下基础电极LE上，包含锆氧化物的第二电介质层DL2形成在第一电介质层DL1上，并且包含铂的上基础电极UE形成在第二电介质层DL2上。
图25B所示的根据实验示例1的半导体器件EX21形成为与参照图1描述的半导体器件100相似的结构。例如，根据实验示例1的半导体器件EX21形成为包括包含钛氮化物的下电极130、包含锆氧化物的第一电介质层142、包含铪氧化物的第二电介质层144、包含铌氧化物的模板层150和包含铂的上基础电极UE。
图25C所示的根据实验示例2的半导体器件EX22形成为与参照图7描述的半导体器件100F相似的结构。例如，根据实验示例2的半导体器件EX22形成为包括包含钛氮化物的第一下电极132F、包含铌氮化物的第二下电极134F、包含铌氧化物的模板层150F、包含铪氧化物的第二电介质层144F、包含锆氧化物的第一电介质层142F和包含铂的上基础电极UE。
参照图25A至25C，可以确认在根据实验示例1的半导体器件EX21中放置在第二电介质层144上的模板层150具有铌氧化物的成分。此外，尽管未示出，但可以确认模板层150形成为在第二电介质层144的整个区域上具有均匀的厚度(例如，
Figure BDA0002164714250000103
或更小的均匀厚度)。在根据实验示例2的半导体器件EX22中，放置在第二下电极134F上的模板层150F可以具有铌氧化物的成分，并且可以看出放置在模板层150F上的第二电介质层144F具有铪氧化物的成分。此外，尽管未示出，但可以确认模板层150F形成为在第二下电极134F的整个区域上具有均匀的厚度(例如，
Figure BDA0002164714250000102
或更小的均匀厚度)。在根据比较例的半导体器件CO21中，可以确认放置在下基础电极LE上的第一电介质层DL1具有铪氧化物的成分。
图26示出了根据比较例和实验示例的半导体器件的X射线衍射分析图。
参照图26，在根据比较例的半导体器件(CO21)中，源自单斜晶相的(-111)面的在约28.30°处的第一峰(▲)被观察到，而来自四方晶相的(101)面的在约30.48°处的第二峰(●)以相对小的强度被观察到。另一方面，在根据实验示例1的半导体器件EX21中，来自单斜晶相的(-111)面的在约28.30°处的第一峰(▲)以相对小的强度被观察到，而归因于四方晶相的(101)面的在约30.48°处的第二峰(●)以相对大的强度被观察到。此外，在根据实验示例2的半导体器件EX22中，来自单斜晶相的(-111)面的在约28.30°处的第一峰(▲)几乎观察不到或者以微弱的强度被观察到，而来自四方晶相的(101)面的在约30.48°处的第二峰(●)以相对大的强度被观察到。也就是，可以确认在根据比较例的半导体器件CO21中，钛氮化物上的铪氧化物优先取向为具有单斜晶相，而在根据实验示例1和2的半导体器件EX21和EX22中，与含有铌氧化物的模板层接触的铪氧化物优先取向为具有四方晶相。这可以参照下面的测量第一峰(▲)和第二峰(●)之间的强度比的表1被更清楚地看到。
[表1]
Figure BDA0002164714250000101
参照表1，在根据比较例的半导体器件CO21中，单斜晶相(m相)的第一峰(▲)的强度与四方晶相(t相)的第二峰(●)的强度之比是0.690，而在根据实验示例1的半导体器件EX21中，单斜晶相(m相)的第一峰(▲)的强度与四方晶相的第二峰(●)的强度之比是0.230。也就是，根据实验示例1的半导体器件EX21中四方晶相(t相)的第二峰(●)的强度显著大于根据比较例的半导体器件CO21中四方晶相(t相)的第二峰(●)的强度。此外，在根据实验示例2的半导体器件EX22中，单斜晶相(m相)的第一峰(▲)的强度与四方晶相(t相)的第二峰(●)的强度之比是0.114。也就是，根据实验示例2的半导体器件EX22中四方晶相(t相)的第二峰(●)的强度显著大于半导体器件CO21中四方晶相(t相)的第二峰(●)的强度。而且，根据实验示例2的半导体器件EX22中四方晶相(t相)的第二峰(●)的强度大于半导体器件EX21中四方晶相(t相)的第二峰(●)的强度。
也就是，因为铌氧化物表面和四方结构的铪氧化物表面之间的界面能小于铌氧化物表面和单斜结构的铪氧化物表面之间的界面能，所以可以认为铌氧化物的表面上的铪氧化物被结晶为使铪氧化物优先取向或主要取向成四方晶相。
图8是示出根据示例实施方式的半导体器件200的布局图。图9是沿图8的线B-B'截取的剖视图，图10是图9的部分CX1的放大视图。在图8至10中，与图1至7中相同的附图标记表示相同的部件。
参照图8至10，衬底210可以具有由器件隔离层212限定的有源区AC。在示例实施方式中，衬底210可以包括诸如Si、Ge或者SiGe、SiC、GaAs、InAs或InP的半导体材料。在示例实施方式中，衬底210可以包括导电区，例如用杂质掺杂的阱或用杂质掺杂的结构。
器件隔离层212可以具有浅沟槽隔离(STI)结构。例如，器件隔离层212可以包括填充形成在衬底210中的器件隔离沟槽212T的绝缘材料。该绝缘材料可以包括氟硅酸盐玻璃(FSG)、无掺杂硅酸盐玻璃(USG)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、可流动氧化物(FOX)、等离子体增强原硅酸四乙酯或东燃硅氮烷(TOSZ)，但不限于此。
有源区AC可以具有拥有短轴和长轴的每个的相对长的岛形状。在一示例实施方式中，如参照图8所述，有源区AC的长轴可以沿平行于衬底210的顶表面的方向D3布置。在示例实施方式中，有源区AC可以用P型或N型杂质掺杂。
衬底210还可以包括沿平行于衬底210的顶表面的X方向延伸的栅线沟槽220T。栅线沟槽220T可以与有源区AC相交，并且可以形成在从衬底210的顶表面起的一定深度处。栅线沟槽220T的一部分可以延伸到器件隔离层212中，并且栅线沟槽220T的形成在器件隔离层212中的部分可以包括位于比栅线沟槽220T的形成在有源区AC中的部分低的水平处的底表面。
第一源/漏区216A和第二源/漏区216B可以放置在位于栅线沟槽220T两侧的有源区AC的上部中。第一源/漏区216A和第二源/漏区216B的每个可以是用具有与有源区AC中掺杂的杂质不同的导电类型的杂质掺杂的杂质区。第一源/漏区216A和第二源/漏区216B可以用N型或P型杂质掺杂。
栅结构220可以形成在栅线沟槽220T中。栅结构220可以包括顺序地形成在栅线沟槽220T的内壁上的栅绝缘层222、栅电极224和栅盖层226。
栅绝缘层222可以在栅线沟槽220T的内壁上共形地形成至一定厚度。栅绝缘层222可以是从由以下构成的组中选择的至少一种：硅氧化物、硅氮化物、硅氮氧化物、氧化物/氮化物/氧化物(ONO)以及具有比硅氧化物高的介电常数的高电介质材料。例如，栅绝缘层222可以具有约10至25的介电常数。在一些实施方式中，栅绝缘层222可以由HfO2、ZrO2、Al2O3、HfAlO3、Ta2O3、TiO2或其组合制成，但不限于上述示例。
栅电极224可以形成在栅绝缘层222上，以从栅线沟槽220T的底部起填充栅线沟槽220T至一定高度。栅电极224可以包括放置在栅绝缘层222上的功函数控制层(未示出)以及在功函数控制层上填充栅线沟槽220T的底部的掩埋金属层(未示出)。例如，功函数控制层可以包括金属、金属氮化物或金属碳化物，诸如Ti、TiN、TiAlN、TiAlC、TiAlCN、TiSiCN、Ta、TaN、TaAlN、TaAlCN、TaSiCN，掩埋金属层可以包括W、WN、TiN和TaN中的至少一种，但不限于此。
栅盖层226可以在栅电极224上填充栅线沟槽220T的剩余部分。例如，栅盖层226可以包括硅氧化物、硅氮氧化物和硅氮化物中的至少一种。
位线结构230可以形成在第一源/漏区216A上，并且位线结构230可以平行于衬底210的顶表面延伸并可以沿垂直于X方向的Y方向延伸。位线结构230可以包括顺序地堆叠在衬底210上的位线接触232、位线234和位线盖层236。例如，位线接触232可以包括多晶硅，位线234可以包括金属材料。位线盖层236可以包括诸如硅氮化物或硅氮氧化物的绝缘材料。图9可以被说明性地显示为形成有这样的位线接触232，其具有在与衬底210的顶表面相同水平处的底表面。相比之下，凹陷(未示出)可以形成在从衬底210的顶表面起的一定深度处，并且位线接触232可以延伸到凹陷的内部，使得位线接触232的底表面形成在比衬底210的顶表面低的水平处。
或者，位线居间层(未示出)可以插置在位线接触232和位线234之间。位线居间层可以包括诸如钨硅化物的金属硅化物、或诸如钨氮化物的金属氮化物。位线间隔物(未示出)可以进一步形成在位线结构230的侧壁上。位线间隔物可以具有单层结构或由诸如硅氧化物、硅氮氧化物或硅氮化物的绝缘材料组成的多层结构。此外，位线间隔物还可以包括空气空间(未示出)。
第一层间绝缘膜242可以形成在衬底210上，并且位线接触232可以穿过第一层间绝缘膜242连接到第一源/漏区216A。位线234和位线盖层236可以放置在第一层间绝缘膜242上。第二层间绝缘膜244可以放置在第一层间绝缘膜242上，以覆盖位线234和位线盖层236的侧表面及顶表面。
接触结构250可以放置在第二源/漏区216B上。第一层间绝缘膜242和第二层间绝缘膜244可以围绕接触结构250的侧壁。在示例实施方式中，接触结构250可以包括顺序地堆叠在衬底210上的下接触图案(未示出)、金属硅化物层(未示出)和上接触图案(未示出)、以及围绕上接触图案的侧表面和底表面的阻挡层(未示出)。在示例实施方式中，下接触图案可以包括多晶硅，上接触图案可以包括金属材料。阻挡层可以包括具有导电性的金属氮化物。
电容器结构CS可以放置在第二层间绝缘膜244上。电容器结构CS可以包括与接触结构250电接触的下电极130、共形地覆盖下电极130的电介质层结构140、在电介质层结构140上的模板层150和/或在模板层150上的上电极结构160。同时，具有开口260T的蚀刻停止层260可以形成在第二层间绝缘膜244上，并且下电极130的底部可以放置在蚀刻停止层260的开口260T中。
图8示出了电容器结构CS在沿X方向和Y方向重复排列的接触结构250上沿X方向和Y方向被重复排列，作为示例。然而，与图8所示不同，电容器结构CS可以在沿X方向和Y方向重复排列的接触结构250上被排列成例如蜂窝结构的六边形形状，着落垫(未示出)可以进一步形成在接触结构250和电容器结构CS之间。
下电极130可以在接触结构250上形成为圆筒形状、或下部闭合的杯形状。对下电极130的描述可以参考参照图1描述的内容。
电介质层结构140可以放置在下电极130和蚀刻停止层260上。电介质层结构140可以具有第一电介质层142和第二电介质层144的堆叠结构。电介质层结构140可以包括共形地放置在下电极130和蚀刻停止层260上的第一电介质层142、以及放置在第一电介质层142上的第二电介质层144，并且第二电介质层144可以包括具有四方晶相的铪氧化物。对电介质层结构140的描述可以参考以上参照图1描述的内容。
图8至10示出了电介质层结构140具有第一电介质层142和第二电介质层144的堆叠结构的示例。然而，本发明构思的技术思想不限于此，参照图2至5描述的电介质层结构140A、140B、140C和140D可以代替电介质层结构140放置在下电极130上。
模板层150可以放置在电介质层结构140上。模板层150可以共形地放置在电介质层结构140上，并且可以覆盖下电极130且电介质层结构140在它们之间。在示例实施方式中，模板层150可以与第二电介质层144的整个顶表面接触放置。例如，第二电介质层144的整个顶表面可以是指第二电介质层144的围绕下电极130的外壁的部分的整个表面、第二电介质层144的围绕下电极130的内壁的部分的整个表面、第二电介质层144的放置在下电极130的最上表面上的部分的整个表面、以及第二电介质层144的放置在下电极130的底部上的部分的整个表面。模板层150可以包括铌氧化物，并且可以用作结晶诱导层，其可以使第二电介质层144优先取向为具有四方晶相。此外，模板层150可以用作保护层，其在形成上电极结构160的工艺(或形成第二上电极164的工艺)期间减少或防止电介质层结构140损坏或诸如反应物的材料渗透到电介质层结构140中。对模板层150的描述可以与参照图1所述相同。
上电极结构160可以放置在模板层150上。上电极结构160可以包括与模板层150的整个顶表面接触的第一上电极162和第一上电极162上的第二上电极164。第一上电极162可以包括铌氮化物。对上电极结构160的描述可以参考参照图1描述的内容。
根据上述半导体器件200，第二电介质层144可以通过模板层150由具有四方晶相的铪氧化物形成，因而电介质层结构140可以具有相对高的总介电常数。因此，半导体器件200可以具有高电容和优异的电特性。
图11是示出根据示例实施方式的半导体器件200A的剖视图。图11是与沿图8中的线B-B'截取的剖面对应的剖视图。在图11中，与图1至10中相同的附图标记表示相同的部件。
参照图11，电容器结构CSA还可以包括放置在下电极130和与其相邻的下电极130之间的支撑部270。在去除模制层280(参见图18)的工艺和/或形成电介质层结构140的工艺中，支撑部270可以减少或防止下电极130倒下或倾斜。
如经由图11中的示例所示，支撑部270可以具有位于与下电极130的最上表面相同的平面中的顶表面，但不限于此。与图11所示的支撑部不同，位于不同的垂直水平处的多个支撑部270可以放置在下电极130的侧壁上。此外，支撑部270可以包括硅氮化物、硅氧化物、硅氮氧化物、金属氧化物等。
图12是示出根据示例实施方式的半导体器件200B的剖视图。图12是与沿图8中的线B-B'截取的剖面对应的剖视图。在图12中，与图1至11中相同的附图标记表示相同的部件。
参照图12，电容器结构CSB可以包括下电极130B。下电极130B的底部可以放置在蚀刻停止层260的开口260T中，并且下电极130B由沿垂直方向(例如，Z方向)延伸的圆柱、方形柱或多边形柱形成。电介质层结构140可以共形地放置在下电极130B和蚀刻停止层260上。尽管未示出，但支撑部(未示出)可以进一步形成在下电极130B的侧壁上以减少或防止下电极130B倾斜或倒塌。
图13是示意性示出根据示例实施方式的制造半导体器件的方法的流程图。图13可以是制造参照图1至6描述的半导体器件100、100A、100B、100C、100D和100E的方法。
参照图13，下电极可以在衬底上形成(操作S210)。
在下电极可以被形成之前，层间绝缘膜或另外的子结构可以在衬底上进一步形成。下电极可以通过化学气相沉积(CVD)工艺、金属有机化学气相沉积(MOCVD)工艺、原子层沉积(ALD)工艺或金属有机ALD(MOALD)工艺形成，但不限于此。
之后，电介质层结构可以在下电极上形成(操作S220)。
电介质层结构可以形成为包括第一电介质层和第二电介质层的堆叠结构。例如，第一电介质层可以通过CVD工艺、MOCVD工艺、ALD工艺、MOALD工艺等使用第一电介质材料形成，第二电介质层可以通过CVD工艺、MOCVD工艺、ALD工艺、MOALD工艺等使用与第一电介质材料不同的第二电介质材料形成。第二电介质材料可以包括铪氧化物。
之后，包括铌氧化物的模板层和包括铌氮化物的上电极可以在电介质层结构上形成(操作S230)。
上电极可以通过CVD工艺、MOCVD工艺、ALD工艺、MOALD工艺等使用铌氮化物形成在电介质层结构上。例如，当执行ALD工艺或MOALD工艺来形成上电极时，包括铌(Nb)的前体和包括氮(N)的反应材料被交替且重复地供应。
在用于形成上电极的工艺中，包括铌的前体可以被氧化以形成具有相对薄的第一厚度t1(参见图1)的模板层。
或者，上电极的与电介质层结构接触的或与电介质层结构相邻放置的部分可以被氧化。在这种情况下，包括铌氧化物的模板层可以在上电极和电介质层结构的界面处形成为具有相对薄的第一厚度t1。
之后，衬底可以被热处理(操作S240)。
对衬底进行热处理的步骤可以在约200℃至500℃的温度下执行几分钟至几小时。在热处理步骤中放置在第二电介质层的整个顶表面上的模板层可以用作用于第二电介质层的优先取向的结晶诱导层，并且第二电介质层可以结晶为具有四方晶相。
图14是示意性地示出根据示例实施方式的制造半导体器件的方法的流程图。图14可以是参照图1至6描述的半导体器件100、100A、100B、100C、100D和100E的制造方法。
参照图14，下电极可以在衬底上形成(操作S210)。
之后，电介质层结构可以在下电极上形成(操作S220)。
此后，包括铌氧化物的模板层可以在电介质层结构上形成(操作S230A)。
模板层可以通过CVD工艺、MOCVD工艺、ALD工艺、MOALD工艺等使用铌氧化物形成在电介质层结构上。例如，当执行ALD工艺或MOALD工艺来形成模板层时，包括铌(Nb)的前体和包括氧(O)的反应物被交替且重复地供应在电介质层结构上。
之后，上电极可以在模板层上形成(操作S230B)。
在示例实施方式中，上电极可以包括铌氮化物。当执行ALD工艺或MOALD工艺来形成上电极时，包括铌(Nb)的前体和包括氮(N)的反应物可以被交替且重复地供应在模板层上。
在另外的实施方式中，上电极可以包括从以下中选择的至少一种：金属，诸如掺杂硅、掺杂硅锗、钌(Ru)、钛(Ti)、钽(Ta)、铌(Nb)、铱(Ir)、钼(Mo)、钨(W)；导电金属氮化物，诸如钛氮化物(TiN)、钽氮化物(TaN)、铌氮化物(NbN)、钼氮化物(MoN)、钨氮化物(WN)；以及导电金属氧化物，诸如铱氧化物。
之后，衬底可以被热处理(操作S240)。
在热处理步骤中放置在第二电介质层的整个顶表面上的模板层可以用作用于第二电介质层的优先取向的结晶诱导层，并且第二电介质层可以结晶为具有四方晶相。
图15至24是示出根据示例实施方式的基于工艺顺序的半导体器件200的制造方法的剖视图。
参照图15，器件隔离沟槽212T可以在衬底210上形成，并且器件隔离层212可以在器件隔离沟槽212T中形成。有源区AC可以通过器件隔离层212被限定在衬底210上。
之后，第一掩模(未示出)可以在衬底210上形成，并且栅线沟槽220T可以使用第一掩模作为蚀刻掩模在衬底210上形成。栅线沟槽220T可以彼此平行地延伸，并且可以具有与有源区AC相交的线形状。
此后，栅绝缘层222可以在栅线沟槽220T的内壁上形成。在填充栅线沟槽220T的内部的栅导电层(未示出)在栅绝缘层222上形成之后，栅导电层可以通过回蚀刻工艺被去除一定高度以形成栅电极224。
之后，绝缘材料可以被形成以填充栅线沟槽220T的剩余部分，并且栅盖层226可以通过平坦化绝缘材料直到暴露衬底210的顶表面而在栅线沟槽220T的内壁上形成。此后，第一掩模可以被去除。
之后，杂质离子可以被注入到栅结构220两侧的衬底210中，以形成第一源/漏区216A和第二源/漏区216B。或者，在形成器件隔离层212之后，杂质离子可以被注入到衬底210中以在有源区AC之上形成第一源/漏区216A和第二源/漏区216B。
参照图16，第一层间绝缘膜242可以在衬底210上形成，并且暴露第一源/漏区216A的顶表面的开口(未示出)可以在第一层间绝缘膜242中形成。用于填充该开口的导电层(未示出)可以在第一层间绝缘膜242上形成，并且该导电层的上侧可以被平坦化以在开口中形成电连接到第一源/漏区216A的位线接触232。
此后，导电层(未示出)和绝缘层(未示出)可以在第一层间绝缘膜242上顺序地形成，并且该绝缘层和该导电层可以被图案化以形成在平行于衬底210的顶表面的Y方向(参见图8)上延伸的位线盖层236和位线234。尽管未示出，但位线间隔物(未示出)可以在位线234和位线盖层236的侧壁上进一步形成。
之后，覆盖位线234和位线盖层236的第二层间绝缘膜244可以在第一层间绝缘膜242上形成。
此后，用于暴露第二源/漏区216B的顶表面的开口(未示出)可以在第一层间绝缘膜242和第二层间绝缘膜244中形成，并且接触结构250可以在该开口中形成。在示例实施方式中，接触结构250可以通过在该开口内部顺序地形成下接触图案(未示出)、金属硅化物层(未示出)、阻挡层(未示出)和上接触图案(未示出)而形成。
参照图17，蚀刻停止层260、模制层280和牺牲层290可以在第二层间绝缘膜244和接触结构250上顺序地形成。
在示例实施方式中，模制层280和蚀刻停止层260可以包括相对于彼此具有蚀刻选择性的材料。例如，当模制层280包括硅氧化物时，蚀刻停止层260可以包括硅氮化物。在示例实施方式中，模制层280可以使用具有彼此不同的蚀刻速率的材料由多个层形成。此外，模制层280和牺牲层290也可以包括相对于彼此具有蚀刻选择性的材料。
此后，掩模图案292可以在牺牲层290上形成。
参照图18，牺牲层290和模制层280可以使用掩模图案292被顺序地蚀刻以形成开口280T。
之后，在开口280T的底部处暴露的蚀刻停止层260可以被去除以形成开口260T。接触结构250的顶表面可以通过开口280T和开口260T暴露。
参照图19，掩模图案292可以被去除。
此后，初始下电极层130L可以在蚀刻停止层260、模制层280和牺牲层290上形成以共形地覆盖开口260T和280T的内壁。
例如，形成初始下电极层130L的工艺可以是CVD工艺、MOCVD工艺、ALD工艺或MOALD工艺。
参照图20，通过凭借回蚀刻工艺去除初始下电极层130L(参见图19)的位于模制层280的顶表面之上的部分和牺牲层290，下电极130被形成。
参照图21，模制层280(参见图20)可以被去除。在去除模制层280的工艺中，蚀刻停止层260可以保留而不被去除。下电极130可以放置在接触结构250上，并且底部可以形成为闭合的圆筒形状。
之后，通过在下电极130和蚀刻停止层260上顺序地形成第一电介质层142(参见图10)和第二电介质层144(参见图10)，电介质层结构140可以被形成。第一电介质层142可以通过CVD工艺、MOCVD工艺、ALD工艺、MOALD工艺等使用第一电介质材料形成。第二电介质层144可以通过CVD工艺、MOCVD工艺、ALD工艺、MOALD工艺等使用第二电介质材料形成，并且第二电介质材料可以包括铪氧化物。
在另外的实施方式中，第三电介质层146可以在形成第二电介质层144之前被形成，或者第三电介质层146和第四电介质层148可以被顺序地形成。在这种情况下，参照图2至4描述的包括电介质层结构140A、140B和140C的半导体器件100A、100B和100C可以被形成。
参照图22，模板层150和第一上电极162可以在电介质层结构140上形成。
在示例实施方式中，如参照图13所述，包括铌氮化物的第一上电极162可以通过CVD工艺、MOCVD工艺、ALD工艺、MOALD工艺等形成在第二电介质层144上。例如，在用于形成第一上电极162的工艺中，包括铌的前体可以被氧化，或者第一上电极162的与第二电介质层144相邻放置的部分可以被氧化。在这种情况下，包括铌氧化物的模板层150可以以相对薄的第一厚度t1(参见图10)形成在第一上电极162和第二电介质层144之间的界面处。例如，第一厚度t1可以是约1至
Figure BDA0002164714250000191
但不限于此。第一厚度t1可以根据形成第一上电极162的工艺中使用的前体的种类、用于形成第一上电极162的气氛、第二电介质层144的材料成分等而变化。
在另外的实施方式中，如参照图14所述，包括铌氧化物的模板层150可以通过CVD工艺、MOCVD工艺、ALD工艺、MOALD工艺等首先形成在第二电介质层144上。例如，包括铌(Nb)的前体和包括氧(O)的反应物可以被交替且重复地供应，直到包括铌氧化物的模板层150以约1至的第一厚度t1形成。之后，包括铌氮化物的第一上电极162可以通过CVD工艺、MOCVD工艺、ALD工艺、MOALD工艺等形成在模板层150上。例如，包括铌(Nb)的前体和包括氮(N)的反应物可以被交替且重复地供应以形成第一上电极162。
参照图23，第二上电极164可以在第一上电极162上形成。第二上电极164可以在第一上电极162上完全填充由下电极130的内壁限定的空间。
参照图24，可以对其上形成第二上电极164的衬底210执行热处理工艺(S240)。
在示例实施方式中，热处理工艺(S240)可以在约200℃至500℃的温度下执行几分钟至几小时，但不限于此。在一些示例实施方式中，第二电介质层144可以在执行热处理工艺(S240)的过程中结晶为具有四方晶相。在这种情况下，放置在第二电介质层144的整个顶表面上的模板层150可以用作用于第二电介质层144的优先取向的结晶诱导层。
在另外的实施方式中，在执行热处理工艺(S240)的过程中，第一上电极162的一些厚度可以被氧化以增大模板层150的厚度t1(参见图10)。
半导体器件200可以通过执行上述工艺来完成。
根据制造半导体器件200的上述方法，包括铌氧化物的模板层150可以用作结晶诱导层，其在热处理工艺(S240)期间使铪氧化物结晶为具有四方晶相。此外，模板层150可以用作保护层，以减少或防止电介质层结构140损坏或诸如包括氮的反应物的材料渗透到电介质层结构140中。半导体器件200可以具有相对高的电容和优异的电特性。
根据本发明构思，包括铌氧化物的模板层可以放置在包括铪氧化物的电介质层结构上，并且模板层可以用作结晶诱导层，其在热处理工艺期间使铪氧化物结晶为具有四方晶相。此外，模板层可以用作保护层，以在形成上电极的工艺中减少或防止对电介质层结构的损坏或反应材料渗透到电介质层结构中。因此，半导体器件可以具有相对高的电容和优异的电特性。
如上所述，已经在附图和说明书中公开了示例实施方式。虽然这里已经参照特定术语描述了实施方式，但是应理解，它们仅是出于描述本发明构思的技术思想的目的而被使用，不是为了限制本发明构思的如在权利要求中限定的范围。因此，本领域技术人员将理解，各种修改和等同实施方式是可行的而不脱离本发明构思的范围。因此，本发明构思的真正保护范围应由所附权利要求的技术思想确定。
虽然已经参照本发明构思的实施方式具体显示并描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种改变而不背离所附权利要求的精神和范围。
本申请要求享有2018年8月14日在韩国知识产权局提交的韩国专利申请第10-2018-0094970号以及2019年2月20日在韩国知识产权局提交的韩国专利申请第10-2019-0020052号的权益，其公开通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
衬底上的下电极；
电介质层结构，在所述下电极上并且包括具有四方晶相的铪氧化物；
模板层，在所述电介质层结构上并且包括铌氧化物(NbOx，0.5≤x≤2.5)；以及
上电极结构，包括在所述模板层上的第一上电极和第二上电极。
2.根据权利要求1所述的半导体器件，其中所述电介质层结构包括：
第一电介质层，在所述下电极上并且包括第一电介质材料；以及
第二电介质层，在所述第一电介质层上并且包括第二电介质材料，
其中所述第二电介质材料包括具有四方晶相的铪氧化物。
3.根据权利要求2所述的半导体器件，其中所述第二电介质层的整个顶表面与所述模板层接触。
4.根据权利要求2所述的半导体器件，其中所述电介质层结构在X射线衍射分析中表现出来自所述第二电介质层的四方晶体结构的(101)面的30.48°±0.2°的峰。
5.根据权利要求1所述的半导体器件，其中所述模板层具有1至10埃的厚度。
6.根据权利要求1所述的半导体器件，其中所述第一上电极包括铌氮化物(NbNy，0.5≤y≤1.0)。
7.根据权利要求1所述的半导体器件，其中所述模板层的整个顶表面与所述第一上电极接触。
8.根据权利要求2所述的半导体器件，其中所述第一电介质材料包括锆氧化物、铝氧化物、铝硅氧化物、钛氧化物、钇氧化物、钪氧化物和镧氧化物中的至少一种。
9.根据权利要求2所述的半导体器件，其中所述电介质层结构还包括：
第三电介质层，在所述第一电介质层和所述第二电介质层之间，并且包括与所述第二电介质材料不同的第三电介质材料，
其中所述第三电介质材料包括锆氧化物、铝氧化物、铝硅氧化物、钛氧化物、钇氧化物、钪氧化物和镧氧化物中的至少一种。
10.根据权利要求9所述的半导体器件，其中所述电介质层结构还包括：
第四电介质层，在所述第二电介质层和所述第三电介质层之间，并且包括与所述第二电介质材料不同的第四电介质材料，
其中所述第四电介质材料包括锆氧化物、铝氧化物、铝硅氧化物、钛氧化物、钇氧化物、钪氧化物和镧氧化物中的至少一种。
11.根据权利要求2所述的半导体器件，其中所述电介质层结构还包括：
第三电介质层，在所述第一电介质层和所述第二电介质层之间，并且包括第三电介质材料，
其中所述第三电介质材料包括具有四方晶相的铪氧化物。
12.根据权利要求1所述的半导体器件，其中所述电介质层结构包括：
第二电介质层，在所述下电极上并且包括第二电介质材料，
其中所述模板层直接在所述第二电介质层的顶表面上。
13.一种半导体器件，包括：
下电极结构，在衬底上并且包括第一下电极和第二下电极；
模板层，在所述下电极结构上并且包括铌氧化物(NbOx，0.5≤x≤2.5)；
电介质层结构，在所述模板层上并且包括具有四方晶相的铪氧化物；以及
所述电介质层结构上的上电极结构。
14.根据权利要求13所述的半导体器件，其中所述电介质层结构包括：
第二电介质层，在所述模板层上并且包括第二电介质材料，以及
第一电介质层，在所述第二电介质层上并且包括第一电介质材料，其中所述第二电介质材料包括具有四方晶相的铪氧化物。
15.根据权利要求14所述的半导体器件，其中所述第二电介质层的整个底表面与所述模板层接触，以及
所述模板层的整个底表面接触所述第二下电极。
16.根据权利要求14所述的半导体器件，其中所述第二下电极包括铌氮化物(NbNy，0.5≤y≤1.0)。
17.一种半导体器件，包括：
衬底上的接触结构；以及
所述接触结构上的电容器结构，
其中所述电容器结构包括：
下电极，电连接到所述接触结构；
电介质层结构，在所述下电极上并且包括具有四方晶相的铪氧化物；
模板层，在所述电介质层结构上并且包括铌氧化物(NbOx，0.5≤x≤2.5)；和
上电极结构，包括在所述模板层上的第一上电极和第二上电极。
18.根据权利要求17所述的半导体器件，其中所述模板层具有1至10埃
Figure FDA0002164714240000031
的厚度。
19.根据权利要求17所述的半导体器件，其中所述电介质层结构包括：
第一电介质层，在所述下电极上并且包括第一电介质材料；以及
第二电介质层，在所述第一电介质层上并且包括第二电介质材料，
其中所述第二电介质材料包括具有四方晶相的铪氧化物，
其中所述第二电介质层的整个顶表面与所述模板层接触。
20.根据权利要求19所述的半导体器件，其中所述电介质层结构在X射线衍射分析中表现出来自所述第二电介质层的四方晶体结构的(101)面的30.48°±0.2°的峰。
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