TW202230575A - 具有複合成型層的半導體結構 - Google Patents

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Abstract

本發明概念的一種半導體結構包括：晶片區，包括位於基板上的多個半導體晶片；以及周邊區，位於晶片區的周邊處，所述周邊區包括成型結構。所述成型結構可包括：基礎成型層，位於基板上；以及複合成型層，位於基礎成型層上，所述複合成型層包括至少一個弓彎犧牲層及至少一個弓彎防止層。

Description

具有複合成型層的半導體結構
本發明概念是有關於一種半導體結構，且更具體而言，是有關於一種包括成型層（mold layer）的半導體結構。 [相關申請案的交叉參考]
本申請案是基於在2021年1月11日在韓國智慧財產局中提出申請的韓國專利申請案第10-2021-0003566號且主張優先於所述韓國專利申請案，所述韓國專利申請案的揭露內容全文併入本案供參考。
基於對半導體裝置（例如，動態隨機存取記憶體（dynamic random access memory，DRAM）裝置）的更高積體度的需求，半導體裝置的電容器的大小亦正在減小。然而，即使當電容器的大小減小時，半導體裝置的單位單元所需的電容亦具有相同的值或更大的值。因此，電容器的高度（例如，底部電極的高度）增加，且用於形成底部電極的成型層的高度亦增加。
本發明概念提供一種用於即使在電容器的高度增加的情況下亦容易地形成電容器的包括成型層的半導體結構，即一種包括複合成型層的半導體結構。
根據本發明概念的實施例，提供一種位於基板上的半導體結構，所述半導體結構包括：晶片區，包括位於所述基板上的多個半導體晶片；以及周邊區，位於所述晶片區的周邊處，所述周邊區包括成型結構。所述成型結構可包括：基礎成型層，位於所述基板上；以及複合成型層，位於所述基礎成型層上，所述複合成型層包括至少一個弓彎犧牲層及至少一個弓彎防止層。
根據本發明概念的實施例，提供一種位於基板上的半導體結構，所述半導體結構包括：晶片區，包括位於所述基板上的多個半導體晶片；以及周邊區，位於所述晶片區的周邊處，所述周邊區包括成型結構。所述成型結構可包括：基礎成型層，位於所述基板上；複合成型層，位於所述基礎成型層上，所述複合成型層包括至少一個弓彎犧牲層及至少一個弓彎防止層；以及支撐層，位於所述基礎成型層下方或位於所述複合成型層上。
根據本發明概念的實施例，提供一種位於基板上的半導體結構，所述半導體結構包括：晶片區，包括位於所述基板上的多個半導體晶片；以及周邊區，位於所述晶片區的周邊處，且包括成型結構。所述成型結構可包括：下部基礎成型層，位於所述基板上；下部支撐層，位於所述下部基礎成型層上；上部基礎成型層，位於所述下部支撐層上；複合成型層，位於所述上部基礎成型層上，且包括至少一個弓彎犧牲層及至少一個弓彎防止層；以及上部支撐層，位於所述複合成型層上。
在下文中，將參照附圖詳細闡述本發明概念的示例性實施例。本發明概念的以下實施例可藉由（例如，一個）示例性實施例來實施，及/或亦可藉由一或多個實施例的組合來實施。因此，本發明概念不被解釋為限於一個實施例。
儘管本文中可能使用用語「第一（first）」、「第二（second）」、「第三（third）」等來闡述各種元件、組件、區、層及/或區段，然而該些元件、組件、區、層及/或區段不應受該些用語限制。該些用語僅用於區分各個元件、組件、區、層或區段。因此，在不背離本揭露的範圍的情況下，以下論述的第一元件、組件、區、層或區段可被稱為第二元件、組件、區、層或區段。
為易於說明，本文中可能使用例如「下面（below）」、「下部（lower）」、「上方（above）」、「上部（upper）」及類似用語等空間相對性用語來闡述圖中所示一個元件或特徵與另一元件或特徵的關係。應理解，除圖中所繪示的定向以外，空間相對性用語亦旨在囊括裝置在使用或操作中的不同定向。所述裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性闡述語被相應地解釋。另外，當一元件被稱為位於兩個元件「之間（between）」時，所述元件可為所述兩個元件之間的唯一元件，或者可存在一或多個其他中間元件。
當在本說明書中結合數值使用用語「約（about）」或「實質上（substantially）」時，其意指相關聯的數值包括相對於規定數值的製造容差（例如，±10%）。此外，當結合幾何形狀使用詞語「一般而言（generally）」及「實質上」時，其意指不對幾何形狀的精度作出要求，但對形狀的寬容度處於本揭露的範圍內。此外，應理解，不論數值或形狀被修改成「約」還是「實質上」，該些值及形狀應被視為包括相對於規定數值或形狀的製造容差或操作容差（例如，±10%）。
在本說明書中，除非明顯地指出其他情形，否則組件的單數形式亦可包括所述組件的複數形式。為更清楚地闡述本發明概念，可誇大圖式中的元件。
圖1是根據一些示例性實施例的半導體結構的俯視平面圖。
參照圖1，半導體結構10可包括晶片區16及位於晶片區16周圍的周邊區18，晶片區16包括位於基板12的表面上的多個半導體晶片（及/或半導體裝置）14。基板12可為及/或包括半導體基板或半導體晶圓。舉例而言，基板12可包括矽基板或矽晶圓。
半導體晶片14可形成於基板12的晶片區16中。舉例而言，除基板12的邊緣的部分以外，晶片區16可位於基板12的整個表面上（及/或覆蓋基板12的整個表面）。半導體晶片14可為動態隨機存取記憶體（DRAM）裝置；並且半導體晶片14中的每一者可包括形成於基板12上的電容器。
電容器可包括底部電極、位於底部電極上的介電層及位於介電層上的頂部電極。在一些實施例中，電容器中所包括的底部電極之間可形成有支撐層。
半導體晶片14可包括積體電路。積體電路可包括記憶體電路及/或邏輯電路。半導體晶片14可包括多個各種種類的各別裝置。舉例而言，各別裝置可包括金屬氧化物半導體（metal-oxide-semiconductor，MOS）電晶體。稍後將更詳細地闡述在晶片區16中形成的半導體晶片14。
成型結構可位於晶片區16及周邊區18中。舉例而言，周邊區18中的成型結構可包括當製造半導體晶片14時製作的結構。成型結構可包括用於形成半導體晶片14中所包括的電容器的結構。將參照圖2詳細闡述在周邊區18中形成的成型結構。另外，在晶片區16中形成的成型結構可包括圖2中所示組件之中的蝕刻終止層及支撐層。
圖2是沿圖1中所示的線II-II'截取的半導體結構的剖視圖。
圖2可為半導體結構10的在周邊區18（參見圖1）的一側處的剖視圖。半導體結構10可包括形成於基板12上的層間絕緣層20。層間絕緣層20可包含例如二氧化矽（SiO 2）等絕緣體。在一些示例性實施例中，SiO 2可為及/或包括硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、正矽酸四乙酯（tetraethyl orthosilicate，TEOS）及/或磷矽酸鹽玻璃（phosphosilicate glass，PSG）。
半導體結構10可包括形成於層間絕緣層20上的成型結構MS。成型結構MS可包括蝕刻終止層22、下部基礎成型層24、下部支撐層28、上部基礎成型層30、複合成型層32、中間支撐層36、複合成型保護層38及上部支撐層42。蝕刻終止層22可包含相較於半導體結構10中所包含的另一材料而言的蝕刻選擇性材料。舉例而言，在其中半導體結構包含SiO 2的情形中，蝕刻終止層22可包含氮化矽（SiN）。在一些實施例中，在圖2中所示組件之中，僅蝕刻終止層22、下部支撐層28、中間支撐層36及上部支撐層42中的任一者可保留於在晶片區16（參見圖1）中形成的成型結構MS中。
在一些實施例中，下部基礎成型層24及上部基礎成型層30可包含SiO 2。在一些實施例中，下部支撐層28、中間支撐層36及/或上部支撐層42可包含具有摻雜劑的蝕刻選擇性材料。舉例而言，在其中蝕刻終止層22包含SiN的情形中，下部支撐層28、中間支撐層36及/或上部支撐層42可包含碳氮化矽（SiCN）。複合成型層32可包括弓彎犧牲層及弓彎防止層。稍後將進一步詳細闡述複合成型層32。複合成型保護層38可包含蝕刻選擇性材料（例如，SiN）。
下部基礎成型層24的一側處可形成有暴露出蝕刻終止層22的表面的第一開口26。如以下將闡述，弓彎部分（例如，下部基礎成型層24的具有弓形狀（bow shape）的部分）可不形成於第一開口26的側壁EP2上。上部基礎成型層30的一側及複合成型層32的一側上可形成有第二開口34。複合成型保護層38的一側處可形成有第三開口40。
圖2中的半導體結構10包括下部支撐層28、中間支撐層36及上部支撐層42中的所有者。然而，示例性實施例不限於此。舉例而言，在一些實施例中，半導體結構10可僅包括下部支撐層28、中間支撐層36及/或上部支撐層42中的至少一者。在一些實施例中，半導體結構10可不包括下部支撐層28、中間支撐層36及上部支撐層42。在一些實施例中，上部支撐層42的厚度可大於下部支撐層28的厚度。
圖2中的半導體結構10包括分別藉由下部支撐層28及中間支撐層36分開的第一開口26、第二開口34及第三開口40中的所有者。然而，在一些實施例中，當半導體結構10不包括下部支撐層28及/或中間支撐層36時，第一開口26、第二開口34及/或第三開口40可統稱為開口。
圖2中的半導體結構10包括藉由下部支撐層28分開的下部基礎成型層24與上部基礎成型層30二者。然而，在一些實施例中，當半導體結構10不包括下部支撐層28時，下部基礎成型層24及上部基礎成型層30可統稱為基礎成型層。
半導體結構10可包括複合成型層32。複合成型層32可位於成型結構MS的上部部分中。當形成第一開口26、第二開口34及第三開口40時，如下所述，複合成型層32可抑制及/或減輕由於第一開口26、第二開口34及/或第三開口40中的蝕刻氣體（例如，氟碳氣體（C xF y））的不均勻濃度而導致的半導體結構10的蝕刻集中。
舉例而言，當形成第一開口26、第二開口34及第三開口40時，複合成型層32可抑制蝕刻集中。因此，在複合成型層32中，具有弓形狀的弓彎部分可不形成於第二開口34的側壁EP1上。
儘管圖2中的半導體結構10包括形成於中間支撐層36上的複合成型保護層38，然而在一些實施例中，可不形成複合成型保護層38。
圖3是根據一些實施例的圖2中所示半導體結構的部分的放大圖。
圖3是半導體結構10（參見圖2）的部分44的放大圖。提供圖3是為了闡述成型結構MS（參見圖2）的部分。提供圖3亦是為了闡述半導體結構10（參見圖2）中所包括的複合成型層32。複合成型層32可位於在下部支撐層28上的上部基礎成型層30上。複合成型層32可位於中間支撐層36下方。
複合成型層32可包括材料層，提供所述材料層是為了抑制及/或減輕蝕刻集中形成及/或防止（及/或減輕）如上所述在第二開口34（參見圖2）的側壁EP1上形成具有弓形狀的弓彎部分。複合成型層32可包括第一弓彎犧牲層至第n+1弓彎犧牲層32_A1、32_A2至32_An及32_An+1（其中n是正整數）以及第一弓彎防止層至第n弓彎防止層32_B1及32_B2至32_Bn（其中n是正整數）。
舉例而言，複合成型層32可包括多個材料層，其中第一弓彎犧牲層至第n+1弓彎犧牲層32_A1、32_A2至32_An及32_An+1與第一弓彎防止層至第n弓彎防止層32_B1及32_B2至32_Bn交替地堆疊。複合成型層32可藉由例如化學氣相沈積（chemical vapor deposition，CVD）（例如，電漿增強型CVD（plasma enhanced CVD，PECVD））等沈積方法形成。在一些實施例中，複合成型層32中所包括的第一弓彎犧牲層至第n+1弓彎犧牲層32_A1、32_A2至32_An及32_An+1與第一弓彎防止層至第n弓彎防止層32_B1及32_B2至32_Bn可在相同的沈積裝置中形成及/或藉由原位方法形成。
上部基礎成型層30可具有較第一弓彎犧牲層至第n+1弓彎犧牲層32_A1、32_A2至32_An及32_An+1（及/或較複合成型層32）的厚度大的厚度。上部基礎成型層30可包含與第一弓彎犧牲層至第n+1弓彎犧牲層32_A1、32_A2至32_An及32_An+1相同的材料，及/或可包含與第一弓彎防止層至第n弓彎防止層32_B1及32_B2至32_Bn不同的材料。
複合成型層32可包括第一弓彎防止複合層32_AB1及第二弓彎防止複合層32_AB2，第一弓彎防止複合層32_AB1包括位於上部基礎成型層30上的第一弓彎犧牲層32_A1及第一弓彎防止層32_B1，第二弓彎防止複合層32_AB2包括位於第一弓彎防止複合層32_AB1上的第二弓彎犧牲層32_A2及第二弓彎防止層32_B2。
上部基礎成型層30上可依序堆疊有多個第一弓彎防止複合層32_AB1與多個第二弓彎防止複合層32_AB2。舉例而言，複合成型層32可包括弓彎防止複合層32_ABn（其中n是正整數）。在一些實施例中，在複合成型層32中，附加弓彎犧牲層32_An+1可進一步形成於其中所述多個弓彎防止複合層32_AB1至32_ABn依序堆疊的最終結構上（例如，附加弓彎犧牲層32_An+1可形成於最上弓彎防止複合層32_ABn上）。
第一弓彎犧牲層至第n+1弓彎犧牲層32_A1、32_A2至32_An及32_An+1中所包括的材料層中的每一者可以數奈米的厚度形成，以便防止成型結構MS（參見圖2）的側壁EP1（參見圖2）上的輪廓（例如，蝕刻輪廓）的變化。舉例而言，第一弓彎犧牲層至第n+1弓彎犧牲層32_A1、32_A2至32_An及32_An+1中所包括的材料層中的每一者可被形成至為10奈米或小於10奈米的厚度，例如，被形成至介於約1奈米至約10奈米的厚度。
第一弓彎防止層至第n弓彎防止層32_B1、32_B2至32_Bn中所包括的材料層中的每一者可以數奈米的厚度形成，以防止成型結構MS（參見圖2）的側壁EP1（參見圖2）的輪廓（例如，蝕刻輪廓）的變化。舉例而言，第一弓彎防止層至第n弓彎防止層32_B1及32_B2至32_Bn中所包括的材料層中的每一者可被形成至為10奈米或小於10奈米的厚度，例如，被形成至介於約1奈米至約10奈米的厚度。
第一弓彎犧牲層至第n+1弓彎犧牲層32_A1、32_A2至32_An及32_An+1可包含容易藉由被選擇用於蝕刻上部基礎成型層30及/或下部基礎成型層24（參見圖2）中所包含的材料（例如，SiO 2）的蝕刻氣體（例如，C xF y系氣體）來蝕刻的材料。
舉例而言，在其中所述蝕刻氣體被選擇用於蝕刻SiO 2的一些實施例中，第一弓彎犧牲層至第n+1弓彎犧牲層32_A1、32_A2至32_An及32_An+1可包含SiO 2、氮氧化矽（SiON）及/或摻雜有非金屬元素的SiO 2。在一些實施例中，摻雜有非金屬元素的SiO 2可包括摻雜有氫（H）、碳（C）、硼（B）及/或砷（As）中的至少一者的SiO 2。
第一弓彎防止層至第n弓彎防止層32_B1及32_B2至32_Bn可包含不容易藉由用於蝕刻上部基礎成型層30及/或下部基礎成型層24（參見圖2）（例如，其中所包含的SiO 2）的蝕刻氣體（例如，C xF y系氣體）來蝕刻的材料。舉例而言，第一弓彎防止層至第n弓彎防止層32_B1及32_B2至32_Bn中所包含的材料可被視為相對於蝕刻氣體而言的蝕刻選擇性材料及/或耐蝕刻材料。
在一些實施例中，第一弓彎防止層至第n弓彎防止層32_B1、32_B2至32_Bn可包含氮化矽（SiN）及/或摻雜有非金屬元素的SiN。摻雜有非金屬元素的SiN可包括摻雜有H、C、B及/或As中的至少一者的SiN。
圖4是根據一些示例性實施例的圖2中所示半導體結構的部分的放大圖。
圖4是半導體結構10（參見圖2）的部分44的放大圖。相較於圖3中的成型結構MS而言，除圖4中的成型結構MS1包括複合成型層32-1以外，成型結構MS1可與圖3中的成型結構MS相同。在圖4中，將簡要闡述或省略與對圖3的說明相同的說明。
複合成型層32-1可包括材料層，如上所述，提供所述材料層是為了抑制及/或減輕蝕刻集中及/或防止在第二開口34（參見圖2）的側壁EP1上形成具有弓形狀的弓彎部分。複合成型層32-1可包括第一弓彎犧牲層32_A1、第二弓彎犧牲層32_A2、第一弓彎防止層32_B1、第一弓彎防止緩衝層32_C1及第二弓彎防止緩衝層32_C2。在一些實施例中，複合成型層32-1可具有較圖3中的複合成型層32的厚度小的厚度。
複合成型層32-1可藉由沈積方法（例如，CVD（例如，PECVD））形成。複合成型層32-1中所包括的第一弓彎犧牲層32_A1、第二弓彎犧牲層32_A2、第一弓彎防止層32_B1、第一弓彎防止緩衝層32_C1及第二弓彎防止緩衝層32_C2可使用相同的沈積裝置形成及/或藉由原位方法形成。
第一弓彎防止緩衝層32_C1及第二弓彎防止緩衝層32_C2可位於第一弓彎犧牲層32_A1、第二弓彎犧牲層32_A2及第一弓彎防止層32_B1之中（例如，位於其間）。上部基礎成型層30可具有較第一弓彎犧牲層32_A1及/或第二弓彎犧牲層32_A2的厚度大的厚度。上部基礎成型層30可包含與第一弓彎犧牲層32_A1及第二弓彎犧牲層32_A2相同的材料，且可包含與第一弓彎防止層32_B1、第一弓彎防止緩衝層32_C1及第二弓彎防止緩衝層32_C2的材料不同的材料。
複合成型層32-1可包括第一弓彎防止複合層32_AC1，第一弓彎防止複合層32_AC1包括依序形成於上部基礎成型層30上的第一弓彎犧牲層32_A1及第一弓彎防止緩衝層32_C1。舉例而言，複合成型層32-1可包括形成於第一弓彎防止複合層32_AC1上的第一弓彎防止層32_B1。複合成型層32-1可包括第二弓彎防止複合層32_CA2，第二弓彎防止複合層32_CA2包括依序形成於第一弓彎防止層32_B1上的第二弓彎防止緩衝層32_C2及第二弓彎犧牲層32_A2。
第一弓彎犧牲層32_A1、第二弓彎犧牲層32_A2、第一弓彎防止層32_B1、第一弓彎防止緩衝層32_C1及第二弓彎防止緩衝層32_C2中所包括的材料層中的每一者可被形成至為數奈米的厚度。舉例而言，第一弓彎犧牲層32_A1、第二弓彎犧牲層32_A2、第一弓彎防止層32_B1、第一弓彎防止緩衝層32_C1及/或第二弓彎防止緩衝層32_C2中所包括的材料層中的每一者可被形成至為10奈米及/或小於10奈米的厚度（例如，被形成至介於約1奈米至約10奈米的厚度）。
第一弓彎犧牲層32_A1及第二弓彎犧牲層32_A2可各自包含容易藉由用於蝕刻上部基礎成型層30及/或下部基礎成型層24（參見圖2）中所包含的材料（例如，SiO 2）的蝕刻氣體（例如，C xF y系氣體）來蝕刻的材料。
舉例而言，在其中所述蝕刻氣體被選擇用於蝕刻SiO 2的一些實施例中，第一弓彎犧牲層32_A1及第二弓彎犧牲層32_A2可各自包含SiO 2、SiON及/或摻雜有非金屬元素的SiO 2。所述非金屬元素可包括H、C、B及/或As中的至少一者。
第一弓彎防止層32_B1可包含不容易藉由用於蝕刻上部基礎成型層30及/或下部基礎成型層24（參見圖2）中所包含的材料（例如，SiO 2）的蝕刻氣體（例如，C xF y系氣體）來蝕刻的材料。舉例而言，第一弓彎防止層32_B1中所包含的材料可被視為相對於蝕刻氣體而言的蝕刻選擇性材料及/或耐蝕刻材料。
在一些實施例中，第一弓彎防止層32_B1可包含SiN及/或摻雜有非金屬元素的SiN。摻雜有非金屬元素的SiN可包括摻雜有H、C、B及/或As中的至少一者的SiN。
第一弓彎防止緩衝層32_C1及第二弓彎防止緩衝32_C2可包含容易藉由用於蝕刻上部基礎成型層30或下部基礎成型層24（參見圖2）中所包含的SiO 2的蝕刻氣體（例如，C xF y系氣體）來蝕刻的材料。在一些實施例中，在存在蝕刻氣體的情況下，第一弓彎防止緩衝層32_C1及第二弓彎防止緩衝32_C2可以與第一弓彎犧牲層32_A1及第二弓彎犧牲層32_A2不同的速率蝕刻。
在一些實施例中，第一弓彎防止緩衝層32_C1及第二弓彎防止緩衝層32_C2可包含SiON及/或摻雜有非金屬元素的SiON。摻雜有非金屬元素的SiON可包括摻雜有H、C、B及/或As中的至少一者的SiON。
在一些實施例中，當第一弓彎防止緩衝層32_C1及第二弓彎防止緩衝層32_C2包含SiO 1-xN x（其中0＜X＜1）時，第一弓彎犧牲層32_A1及第二弓彎犧牲層32_A2可包含SiO 1-x（其中X=0，例如，SiO 1-xN x可為SiO），且第一弓彎防止層32_B1可包含SiO 1-xN x（其中X=1，例如，SiO 1-xN x可為SiN）。
圖5是根據一些示例性實施例的圖2中所示半導體結構的部分的放大圖。
圖5是半導體結構10（參見圖2）的部分44的放大圖。相較於分別在圖3及圖4中示出的成型結構MS及MS1而言，除圖5中的成型結構MS2包括複合成型層32-2以外，成型結構MS2可與成型結構MS及MS1相同。在圖5中，將簡要闡述或省略與對圖3及/或圖4的說明相同的說明。
複合成型層32-2可包括第一弓彎犧牲層至第n弓彎犧牲層32_A1、32_A2至32_An（其中n是正整數）、第一弓彎防止層至第n弓彎防止層32_B1至32_Bn以及第一弓彎防止緩衝層至第n弓彎防止緩衝層32_C1、32_C2至32_Cn。在一些示例性實施例中，複合成型層32-2的厚度可大於圖4中的複合成型層32-1的厚度。
複合成型層32-2可藉由例如CVD（例如，藉由PECVD）等沈積方法形成。複合成型層32-2中所包括的第一弓彎犧牲層至第n弓彎犧牲層32_A1及32_A2至32_An、第一弓彎防止層至第n弓彎防止層32_B1至32_Bn以及第一弓彎防止緩衝層至第n弓彎防止緩衝層32_C1及32_C2至32_Cn可在相同的沈積裝置中形成及/或藉由原位方法形成。
第一弓彎防止緩衝層至第n弓彎防止緩衝層32_C1及32_C2至32_Cn可位於第一弓彎犧牲層至第n弓彎犧牲層32_A1及32_A2至32_An以及第一弓彎防止層至第n弓彎防止層32_B1至32_Bn之中（例如，位於其間）。上部基礎成型層30可包含與第一弓彎犧牲層至第n弓彎犧牲層32_A1及32_A2至32_An相同的材料，且可包含與第一弓彎防止層至第n弓彎防止層32_B1至32_Bn及第一弓彎防止緩衝層至第n弓彎防止緩衝層32_C1及32_C2至32_Cn的材料不同的材料。
複合成型層32-2可包括第一弓彎防止複合層32_AC1，第一弓彎防止複合層32_AC1包括依序形成於上部基礎成型層30上的第一弓彎犧牲層32_A1及第一弓彎防止緩衝層32_C1。複合成型層32-2可包括形成於第一弓彎防止複合層32_AC1上的第一弓彎防止層32_B1。複合成型層32-2可包括第二弓彎防止複合層32_CA2，第二弓彎防止複合層32_CA2包括依序形成於第一弓彎防止層32_B1上的第二弓彎防止緩衝層32_C2及第二弓彎犧牲層32_A2。
第一弓彎防止複合層32_AC1及第二弓彎防止複合層32_CA2可依序堆疊於上部基礎成型層30上。藉由進行此種操作，複合成型層32-2可包括弓彎防止複合層32_ACn及32_CAn（其中n是正整數）。
第一弓彎犧牲層至第n弓彎犧牲層32_A1及32_A2至32_An、第一弓彎防止層至第n弓彎防止層32_B1至32_Bn以及第一弓彎防止緩衝層至第n弓彎防止緩衝層32_C1及32_C2至32_Cn中所包括的材料層中的每一者可以數奈米的厚度形成。舉例而言，第一弓彎犧牲層至第n弓彎犧牲層32_A1及32_A2至32_An、第一弓彎防止層至第n弓彎防止層32_B1至32_Bn及/或第一弓彎防止緩衝層至第n弓彎防止緩衝層32_C1及32_C2至32_Cn中所包括的材料層中的每一者可被形成至為10奈米或小於10奈米的厚度（例如，被形成至介於約1奈米至約10奈米的厚度）。
第一弓彎犧牲層至第n弓彎犧牲層32_A1及32_A2至32_An可包含容易藉由用於蝕刻上部基礎成型層30及/或下部基礎成型層24（參見圖2）中所包含的材料（例如，SiO 2）的蝕刻氣體（例如，C xF y系氣體）來蝕刻的材料。
舉例而言，在其中所述蝕刻氣體被選擇用於蝕刻SiO 2的一些實施例中，第一弓彎犧牲層至第n弓彎犧牲層32_A1及32_A2至32_An可包含SiO 2、SiON及/或摻雜有非金屬元素的SiO 2。摻雜有非金屬元素的SiO 2可包括摻雜有H、C、B及/或As中的至少一者的SiO 2。
第一弓彎防止層至第n弓彎防止層32_B1至32_Bn可包含不容易藉由用於蝕刻上部基礎成型層30或下部基礎成型層24（參見圖2）中所包含的材料（例如，SiO 2）的蝕刻氣體（例如，C xF y系氣體）來蝕刻的材料。
在一些實施例中，第一弓彎防止層至第n弓彎防止層32_B1至32_Bn可包含SiN及/或摻雜有非金屬元素的SiN。摻雜有非金屬元素的SiN可包括摻雜有H、C、B及/或As中的至少一者的SiN。
第一弓彎防止緩衝層至第n弓彎防止緩衝層32_C1及32_C2至32_Cn可包含容易藉由用於蝕刻上部基礎成型層30或下部基礎成型層24（參見圖2）中所包含的材料（例如，SiO 2）的蝕刻氣體（例如，C xF y系氣體）來蝕刻的材料。
在一些實施例中，第一弓彎防止緩衝層至第n弓彎防止緩衝層32_C1、32_C2至32_Cn可包含SiON或摻雜有非金屬元素的SiON。摻雜有非金屬元素的SiON可包括摻雜有H、C、B及/或As中的至少一者的SiON。
在一些實施例中，第一弓彎防止緩衝層至第n弓彎防止緩衝層32_C1及32_C2至32_Cn包含SiO 1-xN x（其中0＜X＜1），第一弓彎犧牲層至第n弓彎犧牲層32_A1及32_A2至32_An可包含SiO 1-xN x（其中X=0，例如，SiO 1-xN x可包括SiO），且第一弓彎防止層至第n弓彎防止層32_B1至32_Bn可包含SiO 1-xN x（其中X=1，例如，SiO 1-xN x可包括SiN）。
圖6A及圖6B分別是根據一些示例性實施例的成型結構及根據比較例的成型結構的剖視圖。
詳言之，圖6A示出圖2及圖3中的成型結構MS，且圖6B示出用於與圖6A中的成型結構MS進行比較的比較例中的成型結構CMS。根據圖6A中的示例性實施例，成型結構MS可包括位於下部支撐層28上的上部基礎成型層30、複合成型層32及中間支撐層36。在成型結構MS中，由於複合成型層32，蝕刻集中可被抑制，且因此，具有弓形狀的弓彎部分可不形成於成型結構MS的側壁EP1上。
相反，圖6B中所示比較例的成型結構CMS可包括位於下部支撐層28上的上部基礎成型層30及中間支撐層36。在圖6B中所示比較例的成型結構CMS中，蝕刻集中可能發生於上部基礎成型層30的上部部分處，且因此，具有弓形狀的弓彎部分BP可能形成於成型結構CMS的側壁EP1C上。
圖7是根據一些示例性實施例的半導體結構中所包括的半導體晶片的俯視平面圖，且圖8是沿圖7中所示的線B-B'截取的剖視圖。
參照圖7及圖8，半導體晶片（及/或半導體裝置）100可對應於在圖1中所示半導體結構10的晶片區16中形成的半導體晶片14中的任一者。舉例而言，圖7及圖8中所示半導體晶片（及/或半導體裝置）100可對應於圖1中所示半導體結構10中所包括的半導體晶片14中的任一者。
此處，將進一步詳細闡述半導體晶片100的結構。半導體晶片100可在基板110上實施。基板110可對應於圖1中所示基板12。基板110可包括由裝置隔離層112界定的主動區AC。在一些示例性實施例中，基板110可包含例如矽（Si）、鍺（Ge）、矽鍺（Sg）、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）及/或亞磷酸銦（InP）等半導體材料。在一些示例性實施例中，基板110可包括導電區，例如摻雜有雜質的阱及/或摻雜有雜質的結構。
裝置隔離層112可具有淺溝渠隔離（shallow trench isolation，STI）結構。舉例而言，裝置隔離層112可包含填充形成於基板110中的裝置隔離溝渠112T的絕緣材料。所述絕緣材料可包括氟化物矽酸鹽玻璃（fluoride silicate glass，FSG）、未經摻雜的矽酸鹽玻璃（undoped silicate glass，USG）、硼磷矽酸鹽玻璃（boro-phospho-silicate glass，BPSG）、磷矽酸鹽玻璃（phospho-silicate glass，PSG）、可流動氧化物（flowable oxide，FOX）、電漿增強型四乙基正矽酸鹽（plasma enhanced tetra-ethyl-ortho-silicate，PE-TEOS）及/或聚矽氮烷（例如，東燃矽氮烷（tonen silazane，TOSZ）），但不限於此。
基板110可更包括：主動區AC，由裝置隔離層112界定；以及閘極線溝渠120T，可被佈置成平行於基板110的上表面及/或在X方向上延伸。主動區AC可各自具有相對長的島形狀，且可具有短軸及長軸。如圖7中所示，主動區AC的長軸可在平行於基板110的頂表面的方向D3上進行佈置。在示例性實施例中，主動區AC可摻雜有P型雜質或N型雜質。
基板110可更包括在平行於基板110的頂表面的X方向上延伸的閘極線溝渠120T。閘極線溝渠120T可與主動區AC交叉，且可相對於基板110的頂表面以一定（或以其他方式確定的）深度形成。閘極線溝渠120T的部分可延伸至裝置隔離層112中，且閘極線溝渠120T的形成於裝置隔離層112中的部分可具有位於較閘極線溝渠120T的形成於主動區AC中的部分的水平高度低的水平高度處的底表面。
第一源極/汲極區116A及第二源極/汲極區116B可在閘極線溝渠120T的兩側處位於主動區AC的上部部分處。第一源極/汲極區116A及第二源極/汲極區116B可為摻雜有雜質的雜質區，所述雜質具有與摻雜於主動區AC上的雜質的導電類型不同的導電類型。第一源極/汲極區116A及第二源極/汲極區116B可摻雜有N型雜質或P型雜質。
閘極線溝渠120T中可形成有閘極結構120。閘極結構120可包括依序形成於閘極線溝渠120T的內壁上的閘極絕緣層122、閘電極124及閘極頂蓋層126。閘極絕緣層122可在閘極線溝渠120T的內壁上以一定（及/或以其他方式確定的）厚度共形地形成。
閘極絕緣層122可包含SiO x、SiN、SiON、氧化物/氮化物/氧化物（oxide/nitride/oxide，ONO）及/或高介電常數（high-k）介電材料（例如，具有較SiO x的介電常數高的介電常數）中的至少一者。舉例而言，閘極絕緣層122可具有介於約10至約25的介電常數。在一些實施例中，閘極絕緣層122可包含二氧化鉿（HfO 2）、二氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）、HfAlO 3、氧化鉭（Ta 2O 3）、二氧化鈦（TiO 2）及/或其組合，但不限於此。
閘電極124可形成於閘極絕緣層122上，以自閘極線溝渠120T的底部部分填充閘極線溝渠120T至一定（及/或以其他方式確定的）高度。閘電極124可包括位於閘極絕緣層122上的功函數調節層（未示出）以及位於功函數調節層上的填充閘極線溝渠120T的底部部分的隱埋金屬層（未示出）。舉例而言，功函數調節層可包含例如金屬、金屬氮化物及/或金屬碳化物等導電材料。舉例而言，功函數調節層可包含鈦（Ti）、氮化鈦（TiN）、氮化鈦鋁（TiAlN）、碳化鈦鋁（TiAlC）、氮化鈦鋁碳（TiAlCN）、氮化鈦矽碳（TiSiCN）、鉭（Ta）、氮化鉭（TaN）、氮化鉭鋁（TaAlN）、氮化鉭鋁碳（TaAlCN）及/或氮化鉭矽碳（TaSiCN）中的至少一者，且隱埋金屬層可包含鎢（W）、氮化鎢（WN）、TiN及/或TaN中的至少一者。
閘極頂蓋層126可在閘電極124上填充閘極線溝渠120T的其餘部分。閘極頂蓋層126可包含絕緣材料。舉例而言，閘極頂蓋層126可包含SiO x、SiON及SiN中的至少一者。
第一源極/汲極區116A上可形成有在平行於基板110的頂表面且垂直於X方向的Y方向上延伸的位元線結構130。位元線結構130可包括依序堆疊於基板110上的位元線接觸件132、位元線134及位元線頂蓋層136。舉例而言，位元線接觸件132可包含多晶矽，且位元線134可包含金屬材料。位元線頂蓋層136可包含例如SiN或SiON等絕緣材料。
儘管圖8示出位元線接觸件132被形成為具有處於與基板110的頂表面的水平高度相同的水平高度處的底表面，然而示例性實施例不限於此，且凹陷（未示出）可相對於基板110的頂表面以一定（及/或以其他方式確定的）深度形成，且位元線接觸件132可延伸至凹陷中，且因此，位元線接觸件132的底表面可形成於較基板110的頂表面的水平高度低的水平高度處。
作為另一選擇，位元線中間層（未示出）可位於位元線接觸件132與位元線134之間。位元線中間層可包含金屬矽化物（例如矽化鎢）及/或金屬氮化物（例如氮化鎢）。位元線結構130的側壁上方可進一步形成有位元線間隔件（未示出）。位元線間隔件可具有包含例如SiO x、SiON及/或SiN等絕緣材料的單層結構或多層結構。另外，位元線間隔件可更包括空氣間隔（air space）（未示出）。
基板110上方可形成有第一層間絕緣層142。位元線接觸件132可穿透第一層間絕緣層142且連接至第一源極/汲極區116A。位元線134及位元線頂蓋層136可位於第一層間絕緣層142上。第二層間絕緣層144可在第一層間絕緣層142上被佈置成覆蓋位元線134及位元線頂蓋層136的側表面及頂表面。
接觸結構150可位於第二源極/汲極區116B上。第一層間絕緣層142及第二層間絕緣層144可環繞接觸結構150的側壁。在一些示例性實施例中，接觸結構150可包括依序堆疊於基板110上的下部接觸圖案（未示出）、金屬矽化物層（未示出）及/或上部接觸圖案（未示出）。接觸結構150可更包括環繞上部接觸圖案的側表面及/或底表面的障壁層（未示出）。在一些示例性實施例中，下部接觸圖案可包含多晶矽，且上部接觸圖案可包含金屬材料。障壁層可包含導電金屬氮化物。
電容器CS可位於第二層間絕緣層144上。電容器CS可包括電性連接至接觸結構150的下部電極LE、共形地覆蓋下部電極LE的介電層DI及位於介電層DI上的上部電極UE。第二層間絕緣層144上可形成有包括開口160T的蝕刻終止層160，且下部電極LE的底部部分可位於蝕刻終止層160的開口160T中。
在製造半導體晶片100的製程中，如圖8中所指示，電容器CS可佈置於成型結構MS3之間。成型結構MS3（參見圖8）可對應於圖2中所示成型結構MS。如圖8中所示，在半導體晶片100的製造期間，可移除除蝕刻終止層160以外的成型結構MS3。如以上參照圖1及圖2所闡述，具有弓形狀的弓彎部分不形成於成型結構MS3中，且因此，弓彎部分亦不形成於下部電極LE中。因此，在一些實施例中，下部電極LE的外邊緣可為實質上直的及/或下部電極的在Z方向上的垂直輪廓可為近似90度。因此，可可靠地形成電容器CS。
圖7示出電容器CS於在X方向及Y方向上重複地佈置的接觸結構150上在X方向及Y方向上重複地佈置。然而，示例性實施例不限於此，且與圖7中不同，在X方向及Y方向上重複地佈置的接觸結構150上，電容器CS可以六邊形形狀（例如，蜂巢結構）及/或正交形狀佈置。接觸結構150與電容器CS之間亦可進一步形成有搭接接墊（landing pad）（未示出）。
在接觸結構150上，下部電極LE可以底部封閉的圓柱形狀或杯形狀形成。下部電極LE可包含以下中的至少一者：金屬，例如釕（Ru）、Ti、Ta、鈮（Nb）、銥（Ir）、鉬（Mo）及/或W；導電金屬氮化物，例如TiN、TaN、氮化鈮（NbN）、氮化鉬（MoN）及/或氮化鎢（WN）；及/或導電金屬氧化物，例如氧化銥。
介電層DI可位於下部電極LE及蝕刻終止層160上。介電層DI可共形地佈置於下部電極LE及蝕刻終止層160上。介電層DI可包含例如高k介電材料（例如，具有較SiO x的介電常數高的介電常數）等介電材料。舉例而言，介電材料可包含ZrO 2、Al 2O 3、Al 2O 3-SiO 2、TiO、氧化釔、氧化鈧及/或鑭系氧化物中的至少一者。
上部電極UE可位於介電層DI上。上部電極UE可接觸介電層DI的整個頂表面。上部電極UE可藉由使用下部電極LE中所包含的材料來形成。
圖9是根據一些示例性實施例的半導體結構中所包括的半導體晶片的剖視圖。
參照圖9，相較於圖8中所示半導體晶片100而言，除電容器CSA及成型結構MS4以外，半導體晶片100A可與半導體晶片100相同。在圖9中，與圖8的參考編號相同的參考編號指示相同的組件。因此，將簡要給出或省略與對圖8的說明相同的說明。
電容器CSA可更包括位於下部電極LE與和所述下部電極LE相鄰的下部電極LE之間的下部支撐層170A及上部支撐層170B。下部支撐層170A及上部支撐層170B可分別對應於圖2中的下部支撐層28及上部支撐層42。下部支撐層170A及上部支撐層170B可防止下部電極LE（參見圖18）（及/或支撐下部電極LE以免）在蝕刻基礎成型層180（參見圖17）及複合成型層182（參見圖17）的過程中及/或形成介電層DI（參見圖18）的過程中掉落或傾斜。
如圖9中所示，上部支撐層170B可具有與下部電極LE的頂表面共面的頂表面，但示例性實施例不限於此。另外，儘管僅示出兩個支撐層（例如，下部支撐層170A及上部支撐層170B），然而分別位於不同水平高度處的三或更多個支撐層可位於下部電極LE的側壁上。
在製造半導體晶片100A的製程中，如圖9中所指示，電容器CSA可位於成型結構MS4之間。成型結構MS4可對應於圖2中的成型結構MS。在半導體晶片100A的製造期間，除蝕刻終止層160、下部支撐層170A及上部支撐層170B以外，可移除成型結構MS4。
如以上參照圖1及圖2所闡述，具有弓形狀的弓彎部分不形成於成型結構MS4中，且因此，弓彎部分亦不形成於下部電極LE中。因此，在一些實施例中，下部電極LE的外邊緣可為實質上直的及/或下部電極LE的在Z方向上的垂直輪廓可為近似90度。因此，可可靠地形成電容器CSA。
圖10是根據一些示例性實施例的半導體結構中所包括的半導體晶片的剖視圖。
參照圖10，相較於圖8中的半導體晶片100而言，除電容器CSB及成型結構MS5以外，半導體晶片100B可與半導體晶片100相同。在圖10中，與圖8的參考編號相同的參考編號指示相同的組件。在圖10中，將簡要給出或省略與對圖8的說明相同的說明。
電容器CSB可包括具有柱形狀的下部電極LE-1。下部電極LE-1的底部部分位於蝕刻終止層的開口160T中，且下部電極LE-1可具有在垂直方向（Z方向）上延伸的圓柱、正方形柱及/或多邊形柱的形狀。介電層DI可共形地佈置於下部電極LE-1與蝕刻終止層160之間。
在製造半導體晶片100B的製程中，如圖10中所指示，電容器CSB可位於成型結構MS5之間。成型結構MS5可對應於圖2中所示成型結構MS。在半導體晶片100B的製造期間，可移除除蝕刻終止層160以外的成型結構MS5。
如以上參照圖1及圖2所闡述，具有弓形狀的弓彎部分不形成於成型結構MS5中，且因此，弓彎部分亦不形成於下部電極LE-1中。因此，下部電極LE-1的外邊緣可為實質上直的及/或下部電極LE-1的在Z方向上的垂直輪廓可為近似90度。因此，可可靠地形成電容器CSB。
圖11是根據一些示例性實施例的半導體結構中所包括的半導體晶片的剖視圖。
參照圖11，且相較於圖8中的半導體晶片100而言，除電容器CSC及成型結構MS6以外，半導體晶片100C可與半導體晶片100相同。在圖11中，與圖8的參考編號相同的參考編號指示相同的組件。在圖11中，將簡要給出或省略與對圖8的說明相同的說明。
電容器CSC可包括具有柱形狀的下部電極LE-1。下部電極LE-1的底部部分位於蝕刻終止層的開口160T中，且下部電極LE-1可具有在垂直方向（Z方向）上延伸的圓柱、正方形柱及/或多邊形柱的形狀。介電層DI可共形地佈置於下部電極LE-1及蝕刻終止層160上。
下部電極LE-1的側壁上可形成有上部支撐層170C，以防止下部電極LE-1傾斜及/或掉落（及/或減輕其傾斜及/或掉落的可能性）。上部支撐層170C可對應於圖2中所示上部支撐層42。
在製造半導體晶片100C的製程中，電容器CSC可位於圖11中所示成型結構MS6之間。成型結構MS6可對應於圖2中所示成型結構MS。在半導體晶片100C的製造期間，除蝕刻終止層160及上部支撐層170C以外，可移除成型結構MS6。
如以上參照圖1及圖2所闡述，具有弓形狀的弓彎部分不形成於成型結構MS6中，且因此，弓彎部分亦不形成於下部電極LE-1中。因此，下部電極LE-1的外邊緣可為實質上直的，及/或下部電極LE-1的在Z方向上的垂直輪廓可為近似90度。因此，可可靠地形成電容器CSC。
圖12至圖18是用於闡述製造根據一些示例性實施例的半導體結構中所包括的半導體晶片的方法的剖視圖。
參照圖12至圖18，示出製造圖7及圖8中所示半導體晶片100的方法。在圖12至圖18中，與圖7及圖8的參考編號相同的參考編號指示相同的組件。在圖12至圖18中，將簡要給出或省略與對圖7及圖8的說明相同的說明。
參照圖12，可在基板110上形成裝置隔離溝渠112T，且可在裝置隔離溝渠112T中形成裝置隔離層112。基板110的主動區AC可由裝置隔離層112界定。
此後，在基板110上形成第一罩幕（未示出），且可藉由使用第一罩幕作為蝕刻罩幕在基板110中形成閘極線溝渠120T。閘極線溝渠120T可彼此平行延伸，且可各自具有與主動區AC交叉的線形狀。
此後，可在閘極線溝渠120T的內壁上形成閘極絕緣層122。在閘極絕緣層122上形成填充閘極線溝渠120T的閘極導電層（未示出），且接下來，藉由回蝕製程（etch-back process）將閘極導電層的上部部分移除至一定高度，且藉由進行此種操作，可形成閘電極124。
接下來，形成絕緣材料以填充閘極線溝渠120T的其餘部分，且可對絕緣材料進行平滑化（例如，平坦化），直至暴露出基板110的頂表面為止，可在閘極線溝渠120T的內壁上形成閘極頂蓋層126。在進行此種操作之後，可移除第一罩幕。
可形成（例如，藉由在閘極結構120的兩側處在基板110上進行雜質離子植入）第一源極/汲極區116A及第二源極/汲極區116B。可在形成裝置隔離層112之前或之後在主動區AC上形成第一源極/汲極區116A及第二源極/汲極區116B。
參照圖13，可在基板110上形成第一層間絕緣層142，且可在第一層間絕緣層142中形成暴露出第一源極/汲極區116A的頂表面的開口。藉由形成在第一層間絕緣層142上填充所述開口的導電層（未示出）且對導電層的上部部分進行平滑化，可在所述開口中形成電性連接至第一源極/汲極區116A的位元線接觸件132。
接下來，可藉由在第一層間絕緣層142上依序形成導電層（未示出）及絕緣層（未示出）且對絕緣層及導電層進行圖案化來形成位元線頂蓋層136及位元線134。儘管未示出，然而可在位元線134及位元線頂蓋層136的側壁上進一步形成位元線間隔件（未示出）。
接下來，可在第一層間絕緣層142上形成可覆蓋位元線134及位元線頂蓋層136的第二層間絕緣層144。接下來，可在第一層間絕緣層142及第二層間絕緣層144中形成暴露出第二源極/汲極區116B的頂表面的開口，且可在所述開口中形成接觸結構150。在一些示例性實施例中，可藉由在所述開口中依序形成下部接觸圖案（未示出）、金屬矽化物層（未示出）、障壁層（未示出）及上部接觸圖案（未示出）來形成接觸結構150。
參照圖14，可在第二層間絕緣層144及接觸結構150上依序形成蝕刻終止層160、基礎成型層180、複合成型層182、犧牲層190及罩幕圖案192。基礎成型層180可對應於圖2中所示下部基礎成型層24及上部基礎成型層30。複合成型層182可對應於圖2中所示複合成型層32。
在示例性實施例中，基礎成型層180、複合成型層182及蝕刻終止層160可包含相對於彼此具有蝕刻選擇性的材料。另外，基礎成型層180、複合成型層182及犧牲層190可包含相對於彼此具有蝕刻選擇性的材料。
參照圖15，可藉由使用罩幕圖案192依序蝕刻犧牲層190、複合成型層182及基礎成型層180來形成開口180T。開口180T可對應於圖2中所示開口（例如，第一開口26、第二開口34及第三開口40）。
接下來，可藉由移除在開口180T的底部上暴露出的蝕刻終止層160來形成開口160T。接觸結構150的頂表面可藉由開口180T及開口160T暴露出。具有暴露出接觸結構150的開口180T及開口160T的結構（例如，犧牲層190、複合成型層182、基礎成型層180及蝕刻終止層160）可對應於圖8中所示成型結構MS3。
如上所述，由於複合成型層182，具有弓形狀的弓彎部分可不形成於成型結構MS3的側壁（例如，複合成型層182及/或基礎成型層180的側壁）上。因此，複合成型層182的外邊緣及基礎成型層的外邊緣可為實質上直的，及/或複合成型層182及基礎成型層180的在Z方向上的垂直輪廓可為近似90度。
參照圖16，可移除罩幕圖案192（參見圖15）。接下來，可在蝕刻終止層160、基礎成型層180、複合成型層182及犧牲層190上形成初步下部電極層LEL，以共形地覆蓋開口180T及開口160T的內壁。可將初步下部電極層LEL形成為覆蓋成型結構MS3。可藉由使用沈積製程（例如，CVD製程、金屬有機CVD（metalorganic CVD，MOCVD）製程、原子層沈積（atomic layer deposition，ALD）製程及/或金屬有機ALD（metalorganic ALD，MOALD）製程）來形成初步下部電極層LEL。
參照圖17，可藉由例如回蝕製程移除位於複合成型層182的頂表面上的初步下部電極層LEL（參見圖16）的部分及犧牲層190來形成下部電極LE。成型結構MS3中所包括的複合成型層182可被暴露出。下部電極LE可形成於成型結構MS3之間。
如上所述，具有弓形狀的弓彎部分不形成於成型結構MS3中，且因此，弓彎部分亦不形成於下部電極LE中。因此，下部電極LE的外邊緣可為實質上直的及/或下部電極的在Z方向上的垂直輪廓可為近似90度。
參照圖18，可移除複合成型層182（參見圖17）及基礎成型層180（參見圖17）。在移除複合成型層182（參見圖17）及基礎成型層180（參見圖17）的製程中，蝕刻終止層160可保留下來而不被移除。舉例而言，在成型結構MS3中所包括的組件之中，在一些實施例中，僅蝕刻終止層160保留下來。下部電極LE可位於接觸結構150上，且以底部封閉的圓柱形狀形成。
連續地，如圖8中所示，藉由在下部電極LE及蝕刻終止層160上依序形成介電層DI及上部電極UE來形成電容器CS。可藉由沈積製程（例如，CVD製程、MOCVD製程、ALD製程、MOALD製程及/或類似製程）形成介電層DI及/或上部電極UE。如上所述，下部電極LE的外邊緣可為實質上直的及/或下部電極LE的在Z方向上的垂直輪廓為近似90度，且因此，可可靠地形成電容器CSA。藉由實行上述製程，可完成半導體晶片100（參見圖7及圖8）。
圖19及圖20是用於闡述製造根據一些示例性實施例的半導體結構中所包括的半導體晶片的方法的剖視圖。
參照圖19及圖20，示出製造圖9中所示半導體晶片100A的方法。除成型結構MS4以外，圖19及圖20可與圖12至圖18相同。在圖19及圖20中，與圖12及圖18的參考編號相同的參考編號指示相同的組件。在圖19及圖20中，簡要闡述或省略與對圖12至圖18的說明相同的說明。
參照圖19，除成型結構MS4以外，實行圖12至圖17中的製造製程。成型結構MS4可包括蝕刻終止層160、下部支撐層170A、基礎成型層180、複合成型層182及上部支撐層170B。舉例而言，成型結構MS4可為具有暴露出接觸結構150的開口180T及開口160T的結構（例如，上部支撐層170B、複合成型層182、基礎成型層180、下部支撐層170A及蝕刻終止層160）。
如上所述，由於複合成型層182，具有弓形狀的弓彎部分可不形成於成型結構MS4的側壁（例如，複合成型層182或基礎成型層180的側壁）上。因此，成型結構MS4的外邊緣可為實質上直的及/或複合成型層182及基礎成型層180的在Z方向上的垂直輪廓可為近似90度。
接下來，在蝕刻終止層160、下部支撐層170A、基礎成型層180、複合成型層182及上部支撐層170B上形成下部電極LE，以共形地覆蓋開口180T及開口160T的內壁。如上所述，具有弓形狀的弓彎部分不形成於成型結構MS4中，且因此，弓彎部分亦不形成於下部電極LE中。因此，下部電極LE的外邊緣可為實質上直的及/或下部電極的在Z方向上的垂直輪廓可為近似90度。可在圖16及圖17中所示製造製程之後實行形成下部電極LE的製程。
參照圖20，可移除複合成型層182（參見圖19）及基礎成型層180（參見圖19）。在移除複合成型層182（參見圖19）及基礎成型層180（參見圖19）的製程中，蝕刻終止層160、下部支撐層170A及上部支撐層170B可保留下來而不被移除。因此，在一些實施例中，在成型結構MS4中所包括的組件之中，僅蝕刻終止層160、下部支撐層170A及上部支撐層170B保留下來。儘管圖20被示出為包括用於下部電極LE的杯形狀，然而下部電極LE可位於接觸結構150上且以底部封閉的圓柱形狀形成。
連續地，如圖9中所示，藉由在下部電極LE、蝕刻終止層160、下部支撐層170A及上部支撐層170B上形成介電層DI及上部電極UE來形成電容器CSA。如上所述，下部電極LE的外邊緣可為實質上直的及/或下部電極LE的在Z方向上的垂直輪廓為近似90度，且因此，可可靠地形成電容器CS。藉由實行上述製程，可完成半導體晶片100A（參見圖9）。
圖21是根據一些示例性實施例的半導體結構中所包括的半導體晶片的俯視平面圖，圖22是圖21中所示半導體晶片的立體圖，且圖23A及圖23B是分別沿圖21中所示的線X1-X1'及Y1-Y1'截取的剖視圖。
參照圖21至圖23B，半導體晶片（或半導體裝置）200可對應於在圖1中的半導體結構10的晶片區16中形成的半導體晶片14中的任一者。舉例而言，半導體晶片（或半導體裝置）200可對應於圖1中所示半導體結構10中所包括的半導體晶片14中的任一者。半導體晶片200可被稱為積體電路裝置。此處，進一步詳細闡述半導體晶片200的結構。
參照圖21、圖22、圖23A及圖23B，半導體晶片200可包括基板210、多個第一導線220、通道層230、閘電極240、閘極絕緣層250及電容器280。半導體晶片200可包括包含垂直通道電晶體（vertical channel transistor，VCT）的記憶體裝置。VCT可具有其中通道層230的通道長度自基板210在垂直方向上延伸的結構。
下部絕緣層212可位於基板210上且位於下部絕緣層212上，所述多個第一導線220可在第一方向（例如，X方向）上彼此分開且在第二方向（例如，Y方向）上延伸。在下部絕緣層212上，多個第一絕緣圖案222可填充所述多個第一導線220之中的空間。所述多個第一絕緣圖案222可在第二方向（Y方向）上延伸，且所述多個第一絕緣圖案222的頂表面可位於與所述多個第一導線220的頂表面相同的水平高度處。所述多個第一導線220可用作半導體晶片200的位元線。
在一些示例性實施例中，所述多個第一導線220可包含經摻雜的多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物及/或其組合。舉例而言，所述多個第一導線220可包含經摻雜的多晶矽、Al、銅（Cu）、Ti、Ta、Ru、W、Mo、鉑（Pt）、鎳（Ni）、鈷（Co）、TiN、TaN、WN、NbN、TiAl、TiAlN、矽化鈦（TiSi）、氮化鈦矽（TiSiN）、矽化鉭（TaSi）、氮化鉭矽（TaSiN）、氮化釕鈦（RuTiN）、矽化鎳（NiSi）、矽化鈷（CoSi）、氧化銥（IrOx）、氧化釕（RuOx）及/或其組合，但不限於此。所述多個第一導線220可包括由上述材料構成的單層及/或多層。在一些示例性實施例中，所述多個第一導線220可包含二維半導體材料，且舉例而言，二維半導體材料可包括石墨烯、碳奈米管、二硫化鉬（MoS 2）或其組合。
在所述多個第一導線220上，通道層230可以矩陣的形式佈置，其中通道層230在第一方向（X方向）及第二方向（Y方向）上彼此隔開。當在平面圖中觀察時，通道層230可具有根據第一方向（X方向）的第一高度及根據第三方向（Z方向）的第一寬度，且第一高度可大於第一寬度。舉例而言，第一高度可為第一寬度的二倍至十倍，但不限於此。通道層230的底部部分可用作第一源極/汲極區（未示出），通道層230的上部部分可用作第二源極/汲極區（未示出），且通道層230的位於第一源極/汲極區與第二源極/汲極區之間的部分可用作通道區（未示出）。
在示例性實施例中，通道層230可包含氧化物半導體，且可包含例如In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO及/或其組合中的至少一者。通道層230可包括由氧化物半導體構成的單層及/或多層。
在一些實例中，通道層230可具有較矽的帶隙能量大的帶隙能量。舉例而言，通道層230可具有介於約1.5電子伏至約5.6電子伏的帶隙能量。舉例而言，當通道層230的帶隙能量介於約2.0電子伏至約4.0電子伏時，通道層230可具有最佳的通道效能。
在一些示例性實施例中，通道層230可為多晶的及/或非晶的，但不限於此。在示例性實施例中，通道層230可包含二維半導體材料，且舉例而言，二維半導體材料可包括石墨烯、碳奈米管、MoS 2及/或其組合。
閘電極240可在通道層230的兩個側壁上在第一方向（X方向）上延伸。閘電極240可包括第一子閘電極240P1及第二子閘電極240P2，第一子閘電極240P1面對通道層230的第一側壁，第二子閘電極240P2面對通道層230的與通道層230的第一側壁相對的第二側壁。由於一個通道層230位於第一子閘電極240P1與第二子閘電極240P2之間，因此半導體晶片200可具有雙閘極電晶體結構。然而，本發明概念不限於此，且可省略第二子閘電極240P2，且可僅形成面對通道層230的第一側壁的第一子閘電極240P1，且因此，可實施單閘極電晶體結構。
閘電極240可包含例如經摻雜的多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物及/或其組合等導電材料。舉例而言，閘電極240可包含經摻雜的多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x及/或其組合，但不限於此。
閘極絕緣層250可環繞通道層230的側壁，且可位於通道層230與閘電極240之間。舉例而言，如圖21中所示，通道層230的所有側壁可由閘極絕緣層250環繞，且閘電極240的側壁的部分可接觸閘極絕緣層250。在其他實施例中，閘極絕緣層250可在閘電極240延伸的方向（例如，第一方向（X方向））上延伸，且在通道層230的側壁之中，僅面對閘電極240的兩個側壁可接觸閘極絕緣層250。
在一些示例性實施例中，閘極絕緣層250可包含氧化矽膜、氮氧化矽膜、具有較氧化矽膜的介電常數大的介電常數的高k介電膜及/或其組合。高k介電膜可包含金屬氧化物及/或金屬氮氧化物。舉例而言，可用作閘極絕緣層250的高k介電膜可包含HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3及/或其組合中的至少一者，但不限於此。
在所述多個第一絕緣圖案222上，多個第二絕緣圖案232可在第二方向（Y方向）上延伸，且通道層230可位於所述多個第二絕緣圖案232之中彼此相鄰的兩個第二絕緣圖案232之間。此外，在彼此相鄰的所述兩個第二絕緣圖案232之間，第一隱埋層234及第二隱埋層236可位於彼此相鄰的兩個通道層230之間的空間中。第一隱埋層234可位於彼此相鄰的所述兩個通道層230之間的空間的底部部分中，且第二隱埋層236可在第一隱埋層234上填充彼此相鄰的所述兩個通道層230之間的空間的其餘部分。第二隱埋層236的上表面可位於與通道層230的上表面相同的水平高度處，且第二隱埋層236可覆蓋閘電極240的上表面。作為另一選擇，所述多個第二絕緣圖案232可由自所述多個第一絕緣圖案222延續的材料層形成，或者第二隱埋層236可由自第一隱埋層234延續的材料層形成。
電容器接觸件260可位於通道層230上。電容器接觸件260可與通道層230垂直地交疊，且可以矩陣的形式佈置，其中電容器接觸件260在第一方向（X方向）及第二方向（Y方向）上彼此隔開。電容器接觸件260可包含例如經摻雜的多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x及/或其組合等導電材料，但不限於此。上部絕緣層262可在所述多個第二絕緣圖案232及第二隱埋層236上環繞電容器接觸件260的側壁。
蝕刻終止層270可位於上部絕緣層262上，且電容器280可位於蝕刻終止層270上。電容器280可包括下部電極282、介電層284及上部電極286。
下部電極282可穿透蝕刻終止層270，且可電性連接至電容器接觸件260的上表面。下部電極282可以在第三方向（例如，Z方向）上延伸的柱形狀形成，但不限於此。在示例性實施例中，下部電極282可與電容器接觸件260垂直地交疊，且可以矩陣的形式佈置，其中下部電極282在第一方向（X方向）及第二方向（Y方向）上彼此隔開。作為另一選擇，電容器接觸件260與下部電極282之間可進一步佈置有搭接接墊（未示出），且因此，下部電極282可以六邊形形狀佈置。如上所述，下部電極282的在Z方向上的垂直輪廓可為近似90度。因此，可可靠地形成電容器280。
圖24是根據一些示例性實施例的半導體結構中所包括的半導體晶片的俯視平面圖，且圖25是圖24中所示半導體晶片的立體圖。
參照圖24及圖25，半導體晶片（或半導體裝置）200A可對應於在圖1中所示半導體結構10的晶片區16中形成的半導體晶片14中的任一者。半導體晶片（或半導體裝置）200A可對應於圖1中所示半導體結構10中所包括的半導體晶片14中的任一者。半導體晶片200A可被稱為積體電路裝置。此處，進一步詳細闡述半導體晶片200A的結構。
半導體晶片200A可包括基板210A、多個第一導線220A、通道結構230A、接觸閘電極240A、多個第二導線242A及電容器280。半導體晶片200A可包括包含VCT的記憶體裝置。
基板210A的多個主動區AC可由第一裝置隔離層212A及第二裝置隔離層214A界定。通道結構230A可位於主動區AC中的每一者中，且可包括分別在垂直方向上延伸的第一主動柱230A1及第二主動柱230A2以及鏈接至第一主動柱230A1的底部部分及第二主動柱230A2的底部部分的鏈接部分230L。第一源極/汲極區SD1可位於鏈接部分230L中，且第二源極/汲極區SD2可位於第一主動柱230A1及第二主動柱230A2上。第一主動柱230A1及第二主動柱230A2可各自構造獨立的單位記憶體單元。
所述多個第一導線220A可在與相應的主動區AC交叉的方向上延伸，且可例如在第二方向（例如，Y方向）上延伸。在所述多個第一導線220A之中，一個第一導線220A可在第一主動柱230A1與第二主動柱230A2之間位於鏈接部分230L上，且所述一個第一導線220A可位於第一源極/汲極區SD1上。與所述一個第一導線220A相鄰的另一第一導線220A可位於兩個通道結構230A之間。在所述多個第一導線220A之中，一個第一導線220A可用作在所述一個第一導線220A的兩側處由第一主動柱230A1及第二主動柱230A2構造成的所述兩個單位記憶體單元中所包括的共用位元線。
一個接觸閘電極240A可位於在第二方向（Y方向）上彼此相鄰的兩個通道結構230A之間。舉例而言，接觸閘電極240A可位於一個通道結構230A中所包括的第一主動柱230A1與和所述一個通道結構230A相鄰的通道結構230A的第二主動柱230A2之間，且所述一個接觸閘電極240A可由位於其兩個側壁上的第一主動柱230A1及第二主動柱230A2共享。閘極絕緣層250A可位於接觸閘電極240A與第一主動柱230A1之間以及接觸閘電極240A與第二主動柱230A2之間。所述多個第二導線242A可在接觸閘電極240A的上表面上在第一方向（X方向）上延伸。所述多個第二導線242A可用作半導體晶片200A的字元線。
電容器接觸件260A可位於通道結構230A上。電容器接觸件260A可位於第二源極/汲極區SD2上，且電容器280可位於電容器接觸件260A上。電容器280可包括下部電極282、介電層284（參見圖22、圖23A及圖23B）及上部電極286（參見圖22、圖23A及圖23B）。如上所述，下部電極282的外邊緣可為實質上直的及/或下部電極282的在Z方向上的垂直輪廓可為近似90度。因此，可可靠地形成電容器280。
圖26是包括根據一些示例性實施例的半導體結構中所包括的半導體晶片的系統。
參照圖26，系統1000可包括控制器1010、輸入/輸出裝置1020、記憶體裝置1030、匯流排1050及/或介面1040。系統1000可為被配置成傳輸及/或接收資訊的系統，及/或可為行動系統（及/或包括於行動系統中）。在一些實施例中，行動系統可包括個人數位助理（personal digital assistant，PDA）、可攜式電腦、網路平板電腦（web tablet）、無線電話、行動電話、數位音樂播放機及/或記憶卡。
控制器1010被配置成控制在系統1000中執行及/或由系統1000執行的程式，且可包括微處理器、數位訊號處理器、微控制器或其他相似裝置。輸入/輸出裝置1020可用於輸入及/或輸出系統1000的資料。在一些實施例中，系統1000可與外部裝置交換資料。在一些實施例中，輸入/輸出裝置1020可包括例如小鍵盤（keypad）、鍵盤及/或顯示器。
記憶體裝置1030可儲存用於控制器1010的操作的碼及/或資料，及/或可儲存由控制器1010處理的資料。記憶體裝置1030可包括根據本發明概念的半導體結構中所包括的半導體晶片。介面1040可為系統1000與另一外部裝置之間的資料傳輸路徑。在一些實施例中，系統1000可藉由介面1040鏈接至外部裝置（例如，個人電腦及/或網路）。控制器1010、輸入/輸出裝置1020、記憶體裝置1030及介面1040可藉由匯流排1050彼此通訊。
系統1000可用於例如行動電話、動態影像專家群音訊層3（Moving Picture Experts Group Audio Layer-3，MP3）播放機、導航裝置、可攜式多媒體播放機（portable multimedia player，PMP）、固態磁碟（solid state disk，SSD）及/或家用電器中。
儘管已參照本發明概念的一些示例性實施例具體示出並闡述了本發明概念，然而應理解，在不背離以下申請專利範圍的精神及範圍的條件下，可對其進行形式及細節上的各種改變。
10:半導體結構 12、110、210、210A:基板 14、100、100A、100B、100C、200、200A:半導體晶片/半導體裝置 16:晶片區 18:周邊區 20:層間絕緣層 22、160、270:蝕刻終止層 24:下部基礎成型層 26:第一開口 28、170A:下部支撐層 30:上部基礎成型層 32、32-1、32-2、182:複合成型層 32_A1:第一弓彎犧牲層 32_A2:第二弓彎犧牲層 32_An:第n弓彎犧牲層 32_An+1:第n+1弓彎犧牲層/附加弓彎犧牲層 32_AB1:第一弓彎防止複合層/弓彎防止複合層 32_AB2:第二弓彎防止複合層/弓彎防止複合層 32_ABn:弓彎防止複合層/最上弓彎防止複合層 32_AC1:第一弓彎防止複合層 32_Acn、32_CAn:弓彎防止複合層 32_B1:第一弓彎防止層 32_B2:第二弓彎防止層 32_Bn:第n弓彎防止層 32_C1:第一弓彎防止緩衝層 32_C2:第二弓彎防止緩衝層 32_Cn:第n弓彎防止緩衝層 32_CA2:第二弓彎防止複合層 34:第二開口 36:中間支撐層 38:複合成型保護層 40:第三開口 42、170B、170C:上部支撐層 44:部分 112:裝置隔離層 112T:裝置隔離溝渠 116A、SD1:第一源極/汲極區 116B、SD2:第二源極/汲極區 120:閘極結構 120T:閘極線溝渠 122、250、250A:閘極絕緣層 124、240:閘電極 126:閘極頂蓋層 130:位元線結構 132:位元線接觸件 134:位元線 136:位元線頂蓋層 142:第一層間絕緣層 144:第二層間絕緣層 150:接觸結構 160T、180T:開口 180:基礎成型層 190:犧牲層 192:罩幕圖案 212:下部絕緣層 212A:第一裝置隔離層 214A:第二裝置隔離層 220、220A:第一導線 222:第一絕緣圖案 230:通道層 230A:通道結構 230A1:第一主動柱 230A2:第二主動柱 230L:鏈接部分 232:第二絕緣圖案 234:第一隱埋層 236:第二隱埋層 240A:接觸閘電極 240P1:第一子閘電極 240P2:第二子閘電極 242A:第二導線 260、260A:電容器接觸件 262:上部絕緣層 280、CS、CSA、CSB、CSC:電容器 282、LE、LE-1:下部電極 284、DI:介電層 286、UE:上部電極 1000:系統 1010:控制器 1020:輸入/輸出裝置 1030:記憶體裝置 1040:介面 1050:匯流排 AC:主動區 B-B'、II-II'、X1-X1'、Y1-Y1':線 BP:弓彎部分 CMS、MS、MS1、MS2、MS3、MS4、MS5、MS6:成型結構 D3:方向 EP1、EP1C、EP2:側壁 LEL:初步下部電極層 X:第一方向 Y:第二方向 Z:第三方向/垂直方向
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的示例性實施例，在附圖中： 圖1是根據一些示例性實施例的半導體結構的俯視平面圖。 圖2是沿圖1中所示的線II-II'截取的半導體結構的剖視圖。 圖3是根據一些示例性實施例的圖2中所示半導體結構的部分的放大圖。 圖4是根據一些示例性實施例的圖2中所示半導體結構的部分的放大圖。 圖5是根據一些示例性實施例的圖2中所示半導體結構的部分的放大圖。 圖6A及圖6B分別是根據一些示例性實施例的成型結構及根據比較例的成型結構的剖視圖。 圖7是根據一些示例性實施例的半導體結構中所包括的半導體晶片的俯視平面圖。 圖8是沿圖7中所示的線B-B'截取的剖視圖。 圖9是根據一些示例性實施例的半導體結構中所包括的半導體晶片的剖視圖。 圖10是根據一些示例性實施例的半導體結構中所包括的半導體晶片的剖視圖。 圖11是根據一些示例性實施例的半導體結構中所包括的半導體晶片的剖視圖。 圖12至圖18是用於闡述製造根據一些示例性實施例的半導體結構中所包括的半導體晶片的方法的剖視圖。 圖19及圖20是用於闡述製造根據一些示例性實施例的半導體結構中所包括的半導體晶片的方法的剖視圖。 圖21是根據一些示例性實施例的半導體結構中所包括的半導體晶片的俯視平面圖。 圖22是圖21中所示半導體晶片的立體圖。 圖23A及圖23B是分別沿圖21中所示的線X1-X1'及Y1-Y1'截取的剖視圖。 圖24是根據一些示例性實施例的半導體結構中所包括的半導體晶片的俯視平面圖。 圖25是圖24中所示半導體晶片的立體圖。 圖26示出包括根據一些示例性實施例的半導體結構中所包括的半導體晶片的系統。
10:半導體結構
12:基板
14:半導體晶片/半導體裝置
16:晶片區
18:周邊區
II-II':線
X:第一方向
Y:第二方向
Z:第三方向/垂直方向

Claims (10)

  1. 一種位於基板上的半導體結構，所述半導體結構包括： 晶片區，包括位於所述基板上的多個半導體晶片；以及 周邊區，位於所述晶片區的周邊處，所述周邊區包括成型結構， 其中所述成型結構包括 基礎成型層，位於所述基板上，以及 複合成型層，位於所述基礎成型層上，所述複合成型層包括至少一個弓彎犧牲層及至少一個弓彎防止層。
  2. 如請求項1所述的半導體結構，其中 所述至少一個弓彎犧牲層包括多個弓彎犧牲層， 所述至少一個弓彎防止層包括多個弓彎防止層，且 所述多個弓彎犧牲層與所述多個弓彎防止層交替地堆疊於所述複合成型層中。
  3. 如請求項1所述的半導體結構，其中 所述基礎成型層在第一方向上較所述至少一個弓彎犧牲層厚，所述第一方向垂直於所述基板的上表面，且 所述基礎成型層包含與所述至少一個弓彎犧牲層的材料相同且與所述至少一個弓彎防止層的材料不同的材料。
  4. 如請求項1所述的半導體結構，其中 所述至少一個弓彎犧牲層包括第一弓彎犧牲層及第二弓彎犧牲層， 所述至少一個弓彎防止層包括第一弓彎防止層及第二弓彎防止層，且 所述複合成型層包括 第一弓彎防止複合層，包括所述第一弓彎犧牲層及所述第一弓彎防止層，以及 第二弓彎防止複合層，位於所述第一弓彎防止複合層上，所述第二弓彎防止複合層包括所述第二弓彎犧牲層及所述第二弓彎防止層。
  5. 如請求項1所述的半導體結構，其中所述半導體晶片各自包括至少一個電容器以及支撐層，所述支撐層位於所述至少一個電容器中所包括的下部電極之間。
  6. 一種位於基板上的半導體結構，所述半導體結構包括： 晶片區，包括位於所述基板上的多個半導體晶片；以及 周邊區，位於所述晶片區的周邊處，所述周邊區包括成型結構， 其中所述成型結構包括 基礎成型層，位於所述基板上， 複合成型層，位於所述基礎成型層上，所述複合成型層包括至少一個弓彎犧牲層及至少一個弓彎防止層；以及 支撐層，位於所述基礎成型層下方或位於所述複合成型層上。
  7. 如請求項6所述的半導體結構，其中 所述複合成型層包括 多個弓彎犧牲層及多個弓彎防止層，使得所述多個弓彎犧牲層與所述多個弓彎防止層交替地堆疊，以及 弓彎防止緩衝層，位於所述多個弓彎犧牲層中的第一弓彎犧牲層與所述多個弓彎防止層中的第一弓彎防止層之間。
  8. 一種位於基板上的半導體結構，所述半導體結構包括： 晶片區，包括位於所述基板上的多個半導體晶片；以及 周邊區，位於所述晶片區的周邊處，且包括成型結構， 其中所述成型結構包括 下部基礎成型層，位於所述基板上， 下部支撐層，位於所述下部基礎成型層上， 上部基礎成型層，位於所述下部支撐層上， 複合成型層，位於所述上部基礎成型層上，且包括至少一個弓彎犧牲層及至少一個弓彎防止層，以及 上部支撐層，位於所述複合成型層上。
  9. 如請求項8所述的半導體結構，其中 所述下部基礎成型層及所述上部基礎成型層包含氧化矽， 所述至少一個弓彎犧牲層包含氧化矽或摻雜有氫、碳、硼、磷或砷中的至少一者的氧化矽中的至少一者， 所述至少一個弓彎防止層包含氮化矽或摻雜有氫、碳、硼、磷或砷中的至少一者的氮化矽中的至少一者，且 所述下部支撐層或所述上部支撐層中的至少一者包含氮化矽碳。
  10. 如請求項8所述的半導體結構，更包括： 弓彎防止緩衝層，位於所述至少一個弓彎犧牲層與所述至少一個弓彎防止層之間， 其中所述至少一個弓彎犧牲層包含氧化矽、氮氧化矽或摻雜有氫、碳、硼、磷或砷中的至少一者的氧化矽中的至少一者， 所述至少一個弓彎防止層包含氮化矽或摻雜有氫、碳、硼、磷或砷中的至少一者的氮化矽中的至少一者，且 所述弓彎防止緩衝層包含氮氧化矽或摻雜有氫、碳、硼、磷或砷中的至少一者的氮氧化矽中的至少一者。
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