KR20160017793A - 반도체 소자의 커패시터 제조 방법 - Google Patents

반도체 소자의 커패시터 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예는, 하부전극을 형성하는 단계, 하부전극 상에 유전막을 형성하는 단계, 유전막 상에 제1 상부전극을 형성하는 단계, 제1 상부전극의 표면에 유기 실리콘 소스를 흡착시키는 단계, 및 유기 실리콘 소스가 흡착된 제1 상부전극 상에 제2 상부전극을 형성하는 단계를 포함하는 반도체 소자의 반도체 소자의 커패시터의 제조 방법을 제공할 수 있다.

Description

반도체 소자의 커패시터 제조 방법 {METHOD OF MANUFACTURING CAPACITOR OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것이다.
산업이 발달하고 멀티 미디어가 발달함에 따라서, 컴퓨터나 모바일 장비 등에 사용되는 반도체 소자는 고집적 및 고성능화되고 있다. 캐패시터를 갖는 반도체 소자의 경우, 집적도가 증가함에 따라 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다. 최근 커패시터의 유전막으로 고유전율 물질을 사용하고 하부전극 및 상부전극을 금속 물질을 이용하는 MIM(Metal-Insulator-Metal) 커패시터가 개발되고 있다.
본 발명의 일 실시예에서 해결하고자 하는 과제는 MIM(Metal-Insulator-Metal) 커패시터 구조에서 상부전극을 이루는 SiGe층의 두께를 균일하고 재현성 있게 형성할 수 있는 새로운 반도체 소자의 반도체 소자의 커패시터의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 반도체 소자의 커패시터의 제조 방법은, 하부전극을 형성하는 단계; 상기 하부전극 상에 유전막을 형성하는 단계; 상기 유전막 상에 제1 상부전극을 형성하는 단계; 상기 제1 상부전극의 표면에 유기 실리콘 소스를 흡착시키는 단계; 및 상기 유기 실리콘 소스가 흡착된 상기 제1 상부전극 상에 제2 상부전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 유기 실리콘 소스를 흡착시키는 단계는 프리플로우(pre-flow) 공정에 의해 수행될 수 있다.
본 발명의 일 실시예에 있어서, 상기 유기 실리콘 소스는 아미노 실레인계 화합물(aminosilane based compound)일 수 있다.
본 발명의 일 실시예에 있어서, 상기 아미노 실레인계 화합물은 다이에틸아미노실레인(diethylaminosilane), 다이아이소프로필아미노실레인(diisopropylaminosilane), 비스다이에틸아미노실레인(bis-diethylaminosilane), 비스아이소프로필아미노실레인(bis-isopropylaminosilane), 비스에틸메틸아미노실레인(bis-ethylmethylaminosialne), 트리스다이메틸아미노실레인(tris-dimethylaminosialne), 및 트리스아이소프로필아미노실레인(tris-isopropylaminosilane) 중 어느 하나일 수 있다.
본 발명의 일 실시예에 있어서, 상기 유기 실리콘 소스의 흡착에 의해 상기 제1 상부전극의 표면을 친수성(hydrophilicity)으로 변화시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 유기 실리콘 소스를 흡착시키는 단계 전에, 상기 제1 상부전극의 표면에는 적어도 일부에 산소 원자가 결합되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 상부전극을 형성하는 단계는 불순물로 도핑된 실리콘 저마늄층을 형성하는 단계일 수 있다.
본 발명의 일 실시예에 있어서, 상기 실리콘 저마늄층을 형성하는 단계는 무기 실리콘 소스를 이용할 수 있다.
본 발명의 일 실시예에 있어서, 상기 실리콘 저마늄층을 형성하는 단계는 유기 실리콘 소스를 이용할 수 있다.
본 발명의 일 실시예에 있어서, 상기 실리콘 저마늄층을 형성하는 단계는 유기 실리콘 소스를 이용하여 하부 실리콘 저마늄층을 형성하는 단계 및 무기 실리콘 소스를 이용하여 상부 실리콘 저마늄층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 유기 실리콘 소스를 흡착시키는 단계 및 상기 제2 상부전극을 형성하는 단계는 배치형(batch-type) 증착 장치 내에서 인시츄(in-situ)로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 불순물은 붕소(B) 또는 인(P)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 상부전극은 TiN, TiAlN 및 TaN 중에 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부전극의 형상은 실린더(cylindrical) 형상일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 반도체 소자의 커패시터의 제조 방법은, 적어도 하나의 반도체 소자가 형성된 반도체 기판을 마련하는 단계; 상기 반도체 기판 상에 실린더 형상의 하부전극을 형성하는 단계; 상기 하부전극 상에 유전막을 형성하는 단계; 상기 유전막 상에 제1 상부전극을 형성하는 단계; 상기 제1 상부전극 상에 아미노 실레인계 실리콘 소스를 흡착시키는 단계; 및 상기 제1 상부전극 상에 제2 상부전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, MIM(metal-insulator-metal) 커패시터 구조의 상부전극을 이루는 SiGe층을 형성하기 전에 유기 실리콘 소스를 흡착시킴으로써 SiGe층의 두께를 균일하고 재현성 있게 형성할 수 있다.
다만, 본 발명으로부터 얻을 수 있는 효과는 상술된 것에 한정되는 것은 아니며, 본 발명의 구체적인 실시예를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 커패시터의 제조 방법을 나타내는 흐름도이다.
도 2 및 도 4는 본 발명의 일 실시예에 따른 반도체 소자의 커패시터의 제조 방법을 나타내는 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 소자의 커패시터를 나타내는 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 제2 상부전극의 증착 특성 변화를 나타내는 그래프이다.
도 7 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 14 내지 도 17은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 18 내지 도 22는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 23 및 도 24는 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 장치 및 저장 장치를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 본 명세서에서 '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 반도체 소자가 배치되는 방향에 따라 달라질 수 있다.
본 명세서에서 다른 층 또는 기판 '상에', '상부에', '상면에', '하에', '하부에', '하면에', '측면에' 배치되거나 형성되는 것으로 기재된 경우, 상기 다른 층 또는 기판에 직접 접촉하여 배치되거나 형성되는 것뿐만 아니라 중간에 다른 층이나 구조물 등이 개재되는 것을 포함할 수 있다.
한편, 본 명세서에서 사용되는 "일 실시예(one example)"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 커패시터의 제조 방법을 나타내는 흐름도이다. 도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자의 커패시터의 제조 방법을 나타내는 단면도들이다.
도 1 및 도 2를 참조하면, 하부전극(120), 유전막(130) 및 제1 상부전극(141)을 순차적으로 형성할 수 있다(S1, S2, 및 S3).
하부전극(120), 유전막(130) 및 제1 상부전극(141)은 예를 들어 별도의 기판 상에 형성될 수 있다. 구체적으로, 상기 기판 상에 도전성 물질을 증착하여 하부전극(120)을 형성할 수 있다(S1). 도전성 물질은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐(W) 또는 텅스텐 질화물(WN), 루테늄(Ru), 루테늄 산화막(RuO2), 이리듐(Ir), 이리듐 산화막(IrO2), 플레티넘(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에서는 하부전극(120)은 티타늄 질화물(TiN)을 포함할 수 있다. 하부전극(120)은 화학기상증착(Chemical Vapor Deposition, CVD) 공정 또는 원자층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 형성될 수 있다.
도 2에서 하부전극(120)은 평판형으로 도시되었으나, 실시예에 따라 스택형(stack-type), 필라형(pillar-type), 또는 실린더형(cylinder-type) 등 다양한 형상일 수 있다.
다음으로, 하부전극(120)의 표면에 유전막(130)을 형성할 수 있다(S2). 유전막(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화물/실리콘 질화물, 실리콘 산화물/실리콘 질화물/실리콘 산화물 또는 실리콘 산화물보다 유전율이 높은 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 탄탈륨 산화막(Ta2O5), 니오븀 산화막(Nb2O5), 스트론튬 티타늄 산화물(SrTiO3) 등 중에 적어도 하나를 포함할 수 있다. 유전막(130)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다. 예를 들어, 유전막(130)은 Ta2O5/Nb2O5, ZrO2/Al2O3/ZrO2, HfO2/Al2O3/HfO2 등으로 이루어질 수 있다. 본 발명의 일 실시예서는 등가 산화막 두께를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 ZrO2/Al2O3/ZrO2로 이루어진 유전막(130)을 형성할 수 있다. 유전막(130)은 화학기상증착(Chemical Vapor Deposition, CVD) 공정 또는 원자층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 형성될 수 있다.
유전막(130)을 형성한 후 유전막(130)의 표면 상에 도전성 물질을 증착하여 제1 상부전극(141)을 형성할 수 있다(S3). 제1 상부전극(141)은 하부전극(120)을 형성하는데 적용될 수 있는 도전성 물질들과 동일한 물질들을 이용하여 형성할 수 있다. 제1 상부전극(141)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐(W) 또는 텅스텐 질화물(WN), 루테늄(Ru), 루테늄 산화막(RuO2), 이리듐(Ir), 이리듐 산화막(IrO2), 플레티넘(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 본 실시예에서는 티타늄 질화물(TiN)로 이루어진 제1 상부전극(141)을 형성할 수 있다. 제1 상부전극(141)은 저압화학기상증착(Low Pressure Chemical Vapor Deposition, LPCVD) 공정, 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 또는 원자층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 형성될 수 있다.
도 1 및 도 3을 참조하면, 제1 상부전극(141) 상에 유기 실리콘 소스(OSS)를 프리플로우(pre-flow)하는 공정을 수행하여 제1 상부전극(141) 표면에 유기 실리콘 소스(OSS)를 흡착시킬 수 있다(S4). 도 3의 확대도에 나타낸 것처럼 흡착된 유기 실리콘 소스(OSSa)는 제1 상부전극(141) 표면 상에서 단일층(monolayer)를 형성할 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 일 실시예에서 흡착된 유기 실리콘 소스(OSSa)는 제1 상부전극(141) 표면 상에서 몇 개의 층을 포함하는 다층 구조로 형성되거나 일부 영역에 한정되어 다층 구조로 형성될 수 있다. 유기 실리콘 소스(OSS)의 프리플로우(pre-flow) 공정은 저압화학기상증착(Low Pressure Chemical Vapor Deposition, LPCVD) 장치와 같은 배치형(batch-type) 증착 장치 내에서 이루어질 수 있다.
이와 같이 유기 실리콘 소스(OSS)를 제1 상부전극(141) 표면에 흡착시킴으로써, 제1 상부전극(141)의 표면이 친수성(hydrophilic)을 가지도록 할 수 있다. 이에 의해, 후속의 제2 상부전극을 형성하는 단계에서 핵생성이 더 많이 일어날 수 있다. 그러므로, 더욱 치밀한 구조를 가지며 균일한 두께를 가지는 제2 상부전극이 형성될 수 있다.
특히, 본 발명의 일 실시예에서와 같이 티타늄 질화막(TiN)을 제1 상부전극으로 형성하는 경우에, 티타늄 질화막(TiN)이 대기 중에 노출됨에 따라 티타늄 질화막(TiN)의 표면에 자연 산화막(native oxide)이 형성될 수 있다. 이러한 티타늄 질화막(TiN)의 표면에 형성된 자연 산화막은 티타늄 질화막(TiN)의 표면을 친수성(hydrophilic)에서 소수성(hydrophobic)으로 변화시킬 수 있다. 티타늄 질화막(TiN)으로 이루어진 제1 상부전극(141)이 형성된 후 후속의 제2 상부전극이 형성되기까지의 정체 시간(delaying time)이 길어질수록, 즉, 대기 중에 노출되는 시간이 길어질수록, 티타늄 질화막(TiN)의 표면에 자연 산화막이 형성되는 영역이 늘어날 수 있다. 그러므로 정체 시간이 길어질수록 티타늄 질화막(TiN)으로 이루어진 제1 상부전극(141)의 표면의 소수성 영역이 점점 증가할 수 있다. 소수성 영역에서는 핵생성에 필요한 활성화 에너지가 높아 핵생성이 잘 안 일어나게 되나, 유기 실리콘 소스(OSS)를 흡착시킴으로써 정체시간(delaying time)에 상관 없이 친수성 표면을 얻을 수 있고, 제2 상부전극을 형성하기 위한 핵생성이 잘 일어날 수 있는 표면 상태를 안정적으로 얻을 수 있다.
유기 실리콘 소스는 아미노실레인계 화합물(aminosilane based compound)일 수 있다. 예를 들어, 유기 실리콘 소스는 다이에틸아미노실레인(diethylaminosilane, DEAS), 다이아이소프로필아미노실레인(diisopropylaminosilane, DIPAS), 비스다이에틸아미노실레인(bis-diethylaminosilane, BDEAS), 비스아이소프로필아미노실레인(bis-isopropylaminosilane, BIPAS), 비스에틸메틸아미노실레인(bis-ethylmethylaminosialne, BEMAS), 트리스다이메틸아미노실레인(tris-dimethylaminosialne, TDMAS), 및 트리스아이소프로필아미노실레인(tris-isopropylaminosilane, TIPAS) 등으로 이루어진 그룹 중에서 선택된 하나일 수 있다. 본 발명의 일 실시예에서는 다이아이소프로필아미노실레인(DIPAS)를 유기 실리콘 소스로 이용할 수 있다.
도 1 및 도 4를 참조하면, 유기 실리콘 소스가 흡착된 제1 상부전극(141) 상에 제2 상부전극(145)을 형성할 수 있다(S5). 그 결과, 하부전극(120), 유전막(130), 및 제1 및 제2 상부전극(141, 145)을 포함하는 상부전극(140)으로 이루어진 커패시터가 형성될 수 있다.
제2 상부전극(145)를 형성하는 단계는 도핑된 실리콘 저마늄층을 형성하는 단계일 수 있다. 저압화학기상증착(LPCVD) 장치와 같은 배치형(batch-type) 증착 장치 내에서 인시튜(in-situ)로 유기 실리콘 소스(OSS)가 흡착된 제1 상부전극(141) 상에 실리콘 소스 가스, 저마늄 소스 가스 및 불순물 소스 가스를 이용한 저압화학기상증착(LPCVD) 공정을 수행하여 도핑된 실리콘 저마늄층을 형성할 수 있다. 이와 달리, 불순물 소스 가스를 이용하여 실리콘 저마늄층을 도핑하지 않고, 실리콘 저마늄층이 형성된 후 이온 주입 공정에 의해 실리콘 저마늄층을 도핑할 수도 있다. 실리콘 저마늄층은 p형 또는 n형으로 불순물로 도핑될 수 있다.
실리콘 저마늄층을 형성하는 단계는 무기 실리콘 소스를 이용하여 수행될 수 있다. 무기 실리콘 소스는 예를 들어, 실레인(SiH4), 모노클로로실레인(SiH3Cl), 다이클로로실레인(SiH2Cl2), 트리클로로실레인(SiHCl3) 및 실리콘테트라클로라이드 (SiCl4) 중 어느 하나일 수 있다. 경우에 따라 무기 실리콘 소스는 둘 이상을 혼합하여 사용될 수도 있다.
저마늄 소스 가스는 예를 들어 저메인(GeH4), 다이저메인(Ge2H6), 모노클로로저메인(GeH3Cl), 다이클로로저메인(GeH2Cl2), 트리클로로저메인(GeHCl3), 테트라키스다이메틸아미노저메인(Ge(N(CH3)2)4 가스 또는 이들의 조합이 가스 등을 이용할 수 있다. P형 불순물 가스는 BCl3, B2H6 가스 등을 이용할 수 있다. N형 불순물 가스는 PH3, PF3, AsH3 등을 이용할 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 소자의 커패시터를 나타내는 단면도들이다.
도 5a는 유기 실리콘 소스가 흡착된 제1 상부전극(141) 상에 앞서 설명된 프리플로우(pre-flow) 공정에 이용될 수 있는 유기 실리콘 소스를 이용하여 형성된 실리콘 저마늄층으로 이루어진 제2 상부전극(145')을 포함하는 반도체 소자의 커패시터일 수 있다. 본 발명의 일 실시예에서는 유기 실리콘 소스는 다이아이소프로필아미노실레인(DIPAS)를 이용하여 수행될 수 있다.
도 5b는 유기 실리콘 소스가 흡착된 제1 상부전극(141) 상에 앞서 언급된 유기 실리콘 소스를 이용하여 형성된 하부 실리콘 저마늄층(145a) 및 앞서 언급된 무기 실리콘 소스를 이용하여 형성된 상부 실리콘 저마늄층(145b)을 포함하는 제2 상부전극(145")을 포함하는 반도체 소자의 커패시터일 수 있다.
도 6은 본 발명의 일 실시예에 따른 제2 상부전극의 증착 특성 변화를 나타내는 그래프이다.
도 6에서 본 발명의 일 실시예는 제1 상부전극의 표면에 유기 실리콘 소스인 다이아이소프로필아미노실레인(DIPAS)를 흡착시킨 후 일정 시간 동안 실리콘 저마늄층을 형성시킨 것이고, 비교예는 제1 상부전극의 표면에 유기 실리콘 소스를 흡착시키는 대신 실레인(SiH4) 소스를 흡착시킨 후 일 실시예에서와 동일한 시간 동안 실리콘 저마늄층을 형성시킨 것이다. 티타늄 질화막으로 이루어진 제1 상부전극이 형성된 후 그 상부에 제2 상부전극이 형성되기까지의 정체 시간(delaying time)이 증가할수록 비교예에서는 실리콘 저마늄층의 두께가 감소하는 경향이 뚜렷이 관찰되나, 실시예에서는 실리콘 저마늄층의 두께가 거의 감소하지 않는 현상이 관찰되었다. 이와 같은 차이점은 다음과 같이 설명될 수 있다. 정체 시간(delaying time)이 증가할수록 제1 상부전극의 표면에 자연 산화막이 형성되어 소수성으로 변하는 영역이 점차 커지게 되는데, 비교예의 경우는 실레인(SiH4)의 흡착이 제1 상부전극의 표면에서 국부적으로 일어나는 반면, 실시예에서는 다이아이소프로필아미노실레인(DIPAS)의 흡착이 제1 상부전극의 표면 전체에 일어나서 제1 상부전극의 표면을 친수성 상태로 변화시키기 때문에, 정체시간에 상관없이 안정적인 표면 상태(친수성)를 유지시킬 수 있다. 소수성 영역에서는 핵생성에 필요한 활성화 에너지가 높아 핵생성이 잘 안 일어나게 되므로, 소수성 영역이 많을수록 핵생성으로부터 단일막을 이루는 데 걸리는 시간인 인큐베이션 시간(incubation time)이 길어지게 된다. 인큐베이션 시간(incubation time)이 길어지면 동일한 시간 동안 형성되는 SiGe층의 두께는 작아지게 된다.
도 6에서 살펴본 바와 같이 본 발명의 일 실시예에서는 정체 시간(delaying time)에 따라 제1 상부전극 상에 형성되는 실리콘 저마늄층의 두께의 변화가 현저히 감소함으로써, 배치(batch)들 사이의 두께 산포가 개선되었으며, 더불어, 한 장의 웨이퍼 내에서의 두께 산포도 개선되었다. 결과적으로 웨이퍼 내에서의 두께 산포 및 배치 간의 두께 산포를 포함하는 총 두께 산포는 약 800 Å에서 약 200Å 즉, 약 1/4 수준으로 개선되었다. 이와 더불어, 실리콘 저마늄층의 저항 산포도 약 1/2 수준으로 개선되었다.
이와 같은 SiGe층의 두께 산포 개선은 상부전극을 이루는 SiGe층의 큰 두께 산포로 인해 발생될 수 있는 공정 불량(예를 들어, 하부전극과 상부전극에 형성되는 콘택과의 단락 등)을 줄일 수 있는 동시에, 저압화학기상증착(LPCVD) 장치와 같은 배치형(batch-type) 증착 장치를 이용해 두께 산포가 개선되는 재현성 있고 안정적인 SiGe층을 형성하는 공정을 확보함으로써 생산성이 증대될 수 있다.
도 7 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 구체적으로, 실린더형의 커패시터 구조를 가지는 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 7은 반도체 소자의 트랜지스터 및 비트 라인을 형성하는 단계를 설명하기 위한 단면도이다.
도 7을 참조하면, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정을 수행하여 반도체 기판(210) 상에 소자 분리막(212)을 형성함으로써 활성 영역(214)을 정의한다.
반도체 기판(210)은 제1 도전형, 예를 들어 p형의 실리콘 또는 실리콘-저마늄 등과 같은 반도체를 포함할 수 있으며, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 GOI(Germanium On Insulator)층 등을 포함할 수 있다.
소자 분리막(212)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
다음으로, 활성 영역(214) 내에 한 쌍의 이웃하는 트랜치들(220T)를 형성한 후, 트렌치들(220T) 내에 게이트 절연막들(224) 및 워드 라인들(226)을 순차적으로 형성할 수 있다. 게이트 절연막들(224) 및 워드 라인들(226)은 에치백(etchback) 공정에 의해 리세스될 수 있고, 리세스된 워드 라인들(226)의 상부면은 활성 영역(214)의 상면보다 낮을 수 있다. 하나의 활성 영역(214) 마다 한 쌍의 워드 라인들(226)이 일 방향으로 평행하게 연장되는 구조일 수 있다.
워드 라인들(226)은 도핑된 폴리실리콘, 금속 실리사이드, 금속 및 금속 질화물을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 예를 들면, 워드 라인들(226)은 TiN으로 이루어질 수 있다.
게이트 절연막들(224)은 산화물, 질화물 및 산질화물로 이루어질 수 있다. 게이트 절연막들(224)은 예를 들어, 실리콘 산화막 또는 실리콘 산화막 보다 높은 유전율을 가지는 절연막을 포함할 수 있다. 게이트 절연막들(224)은 예를 들어, 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O5), 이트륨 산화막(Y2O3), 니오븀 산화막(Nb2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 세륨 산화막(CeO2), 인듐 산화막(In2O3), 란타넘 산화막(La2O3) 등 중에 적어도 하나를 포함할 수 있다.
워드 라인들(226) 상에 캡핑층들(230)이 형성될 수 있다. 캡핑층들(230)은 절연성 물질을 포함할 수 있으며, 예를 들어 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막을 포함할 수 있다.
활성 영역(214)에는 소스/드레인 영역으로 작용할 수 있는 불순물 영역들(218a, 218b)이 형성될 수 있으며, 이는 캡핑층들(230)이 형성된 후 이온 주입에 의해 형성될 수 있다. 경우에 따라, 불순물 영역들(218a, 218b)은 트렌치들(220T)이 형성되기 전에 이온 주입에 의해 활성 영역(214)에 미리 형성될 수 있다. 도 8에 점선으로 표시된 것과 같이, 불순물 영역들(218a 218b)은 활성 영역(214)의 상면으로부터 반도체 기판(210)의 내부로 소정 깊이까지 연장되어 있다.
본 발명의 일 실시예에서는 매몰된 워드 라인(226)을 포함하는 BCAT(buried channel array transistor)의 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 트랜지스터는 planar transistor, RCAT(recess channel array transistor), SRCAT(sphere-shaped recess channel array transistor) 중 어느 하나의 구조를 가질 수도 있다.
다음으로, 반도체 기판(210) 상에 제1 식각 정지막(232) 및 제1 층간 절연막(245)이 순차적으로 형성될 수 있다. 각 활성 영역(214)마다 한 쌍의 리세스된 워드 라인들(226) 사이의 제1 불순물 영역(218a)에 접하도록 제1 식각 정지막(232) 및 제1 층간 절연막(245)을 관통하는 비트 라인 콘택(260)이 형성될 수 있다.
이어서, 적어도 일부가 비트 라인 콘택(260)에 접하도록 제1 층간 절연막(245) 상에 비트 라인(270)이 형성될 수 있다. 비트 라인(270)은 워드 라인들(226)이 연장 되는 방향에 직교하는 방향으로 연장되어 배치될 수 있다. 비트 라인(270)은 비트 라인 콘택(260)을 통해 활성 영역(214) 내의 불순물 영역(218a)에 전기적으로 연결될 수 있다.
비트 라인 콘택들(260)은 금속실리사이드, 도핑된 폴리실리콘, 금속질화물, 금속을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 비트 라인(270)은 금속 또는 금속 화합물 중 적어도 하나를 포함할 수 있다.
다음으로, 비트라인(270) 및 제1 층간 절연막(245)를 덮도록 반도체 기판(210)의 전면에 걸쳐 제2 층간 절연막(275)이 형성될 수 있다. 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정을 수행하여 제2 층간 절연막(275)을 평탄화시킬 수 있다.
이어서, 스토리지 노드 콘택들(240)이 제1 및 제2 층간 절연막들(245, 275)을 관통하여 제공될 수 있다. 스토리지 노드 콘택들(240)은 워드 라인들(226)과 소자 분리막(212) 사이의 제2 불순물 영역들(218b)에 접할 수 있다.
도 8은 식각 정지막 및 개구부를 포함하는 몰드막을 형성하는 단계를 설명하기 위한 단면도이다.
도 8을 참조하면, 스토리지 노드 콘택(240) 및 제2 층간 절연막(275) 상에 제2 식각 정지막(305)을 형성할 수 있다. 이어서, 제2 식각 정지막(305) 상에 산화물을 증착하여 몰드막(310)을 형성할 수 있다.
제2 식각 정지막(305)은 상부에 형성되는 몰드막(310)에 대하여 식각율이 낮은 질화물이나 금속 산화물로 형성될 수 있다. 몰드막(310)은 BPSG(Boro-Phospho Slilicate Glass, PSG(Phospho Slilicate Glass), USG(Undoped Silica Glass), SOG(Spin On Glass), PETEOS(Plasma Enhanced Tetraethylorthosilicate) 등과 같은 산화물을 도포하여 형성할 수 있다. 몰드막(310)의 두께는 커패시터에 요구되는 정전용량(capacitance)에 따라 적절하게 조절될 수 있다.
다음으로, 사진 공정 및 식각 공정에 의해 몰드막(310)을 선택적으로 이방성 식각하여 몰드막(310)에 제2 식각 정지막(305)의 표면을 노출시키는 개구들을 형성할 수 있다. 이어서, 개구들에 노출된 제2 식각 정지막(305)을 선택적으로 제거하는 식각 공정을 수행하여 스토리지 노드 콘택(240)을 노출시키는 개구들(312)을 형성할 수 있다. 개구들(312)은 높은 종횡비를 갖는 실린더 형상일 수 있다.
도 9는 하부전극 형성 및 노드 분리 단계를 설명하기 위한 단면도이다.
도 9를 참조하면, 개구들(312)의 내벽 및 몰드막(310)의 상면에 일정한 두께로 하부전극(320)을 연속적으로 형성할 수 있다. 하부전극(320)은 스토리지 노드 콘택(240)을 덮어 물리적으로 접촉될 수 있다. 이로써, 하부전극(320)은 스토리지 노드 콘택(240)에 전기적으로 연결될 수 있다. 하부전극(320)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화물(WN) 또는 루테늄(Ru), 루테늄 산화막(RuO2), 이리듐(Ir), 이리듐 산화막(IrO2), 및 플래티넘(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
이어서, 하부전극(320)이 형성된 개구들(312)을 매몰하는 희생막(325)을 형성한다. 예를 들어, 희생막(325)은 산화물을 증착하여 형성할 수 있고, 포토레지스트를 도포하여 형성할 수 있다.
다음으로, 하부전극(320)에 대한 노드 분리 공정이 이루어질 수 있다. 몰드막(310)의 상면이 노출될 때까지 화학적 기계적 연마 공정을 수행함으로써, 개구들(312)의 내벽에 구비되는 실린더 형상을 갖는 하부전극(320)이 형성될 수 있다. 그 결과, 몰딩막(310), 하부전극(320), 및 희생막(325)의 상면들은 동일 평면상에 노출될 수 있다. 희생막(325)은 개구들(312)내에 잔존할 수 있다.
도 10을 참조하면, 몰딩막(310) 및 희생막(325)을 제거하여 하부전극(320)을 노출할 수 있다. 몰딩막(310) 및 희생막(325)을 제거하는 공정은 에싱/스트립 공정, 등방성 에칭 공정 또는 이들의 조합이 적용될 수 있다. 그 결과, 반도체 기판의 스토리지 노드 콘택(240)과 연결되는 일정한 두께의 측벽을 갖는 실린더 타입의 하부전극(320)이 노출될 수 있다. 또한, 제2 식각 정지막(305)도 노출될 수 있다.
도 11은 유전막 및 제1 상부전극을 형성하는 단계를 나타내는 단면도이다.
도 11을 참조하면, 노출된 하부전극(320)의 표면에 유전막(330)을 형성할 수 있다.
구체적으로, 유전막(330)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화물/실리콘 질화물, 실리콘 산화물/실리콘 질화물/실리콘 산화물 또는 실리콘 산화물보다 유전율이 높은 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 탄탈륨 산화막(Ta2O5), 니오븀 산화막(Nb2O5), 및 스트론튬 티타늄 산화물(SrTiO3) 등 중에 적어도 하나를 포함할 수 있다. 유전막(330)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다. 예를 들어, 유전막(330)은 Ta2O5/Nb2O5, ZrO2/Al2O3/ZrO2, HfO2/Al2O3/HfO2 등으로 이루어질 수 있다. 본 발명의 일 실시예서는 등가 산화막 두께를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 ZrO2/Al2O3/ZrO2로 이루어진 유전막(330)을 형성할 수 있다. 유전막(330)은 화학기상증착(Chemical Vapor Deposition, CVD) 공정 또는 원자층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 형성될 수 있다.
이어서, 유전막(330)을 형성한 후, 그 결과물 상에 제1 상부전극(341)을 형성할 수 있다. 제1 상부전극(341)은 하부전극에 적용되는 도전성 물질을 이용하여 형성할 수 있다. 예를 들어, 도전성 물질은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐(W) 또는 텅스텐 질화물(WN), 루테늄(Ru), 루테늄 산화막(RuO2), 이리듐(Ir), 이리듐 산화막(IrO2), 플레티넘(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 12는 제1 상부전극의 표면에 유기 실리콘 소스를 흡착시키는 단계를 설명하기 위한 단면도이다.
구체적으로, 도 3 및 도 4를 참조하여 앞서 설명한 바와 같이, 제1 상부전극(341)상에 제2 상부전극(345)을 증착하기 전에 유기 실리콘 소스(OSS)를 프리플로우(pre-flow)하는 공정을 수행함으로써 유기 실리콘 소스를 제1 상부전극(341) 표면에 흡착시킬 수 있다. 흡착된 유기 실리콘 소스(OSSa)는 제1 상부전극(345) 상에 단일층을 형성할 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 일 실시예에서 흡착된 유기 실리콘 소스(OSSa)는 제1 상부전극(341) 표면 상에서 몇 개의 층을 포함하는 다층 구조로 형성되거나 일부 영역에 한정되어 다층 구조로 형성될 수 있다. 유기 실리콘 소스(OSS)의 프리플로우(pre-flow) 공정은 저압화학기상증착(LPCVD) 장치와 같은 배치형(batch-type) 증착 장치 내에서 이루어질 수 있다.
유기 실리콘 소스는 아미노실레인계 화합물(aminosilane based compound)일 수 있다. 예를 들어, 유기 실리콘 소스는 다이에틸아미노실레인(DEAS), 다이아이소프로필아미노실레인(DIPAS), 비스다이에틸아미노실레인(BDEAS), 비스아이소프로필아미노실레인(BIPAS), 비스에틸메틸아미노실레인(BEMAS), 트리스다이메틸아미노실레인(TDMAS), 및 트리스아이소프로필아미노실레인 (TIPAS) 등으로 이루어진 그룹 중에서 선택된 하나일 수 있다.
도 13을 참조하면, 제1 상부전극(341)상에 제2 상부전극(345)을 형성할 수 있다. 그 결과, 상부전극(340)이 완성될 수 있다. 제2 상부전극(345)의 형성은 배치형(batch-type) 증착 장치 내에서 저압화학기상증착(LPCVD) 공정에 의해 수행될 수 있다. 제2 상부전극(345)을 형성하는 단계는 도핑된 실리콘 저마늄층을 형성하는 단계일 수 있다.
제1 상부전극(341)의 표면에 유기 실리콘 소스(OSS)를 흡착시킨 후 배치형(batch-type) 증착 장치 내에서 인시튜(in-situ)로 유기 실리콘 소스가 흡착된 제1 상부전극(341) 상에 제2 상부전극(345)을 형성할 수 있다.
제2 상부전극(345)을 형성하는 단계는, 실리콘 소스 가스, 저마늄 소스 가스및 보론(또는 인)을 함유하는 불순물 가스를 이용한 저압화학기상증착(LPCVD) 공정을 수행하여 p형 또는 n형으로 도핑된 실리콘 저마늄층을 형성하는 단계를 포함할 수 있다.
상기 실리콘 저마늄층을 형성하는 단계는 실레인(SiH4) 등을 포함하는 무기 실리콘 소스를 이용하여 수행될 수 있다. 실시예에 따라, 상기 실리콘 저마늄층을 형성하는 단계는 앞서 프리플로우(pre-flow) 공정에 이용된 유기 실리콘 소스를 이용하여 수행될 수 있다. 또한, 실시예에 따라, 상기 실리콘 저마늄층을 형성하는 단계는 유기 실리콘 소스를 이용하여 하부 실리콘 저마늄층을 형성하는 단계와 무기 실리콘 소스를 이용하여 상부 실리콘 저마늄층을 형성하는 단계를 포함할 수 있다.
본 실시예에서는 제2 상부전극(345)으로 실리콘 저마늄층을 형성함으로써 실리콘층에 비하여 상대적으로 낮은 증착 온도, 예를 들어 500도 이하에서 제2 상부전극(345)을 형성할 수 있어, 하부의 유전층(330)의 결정화를 방지할 수 있다. 또한, 유기 실리콘 소스를 프리플로우(pre-flow)하는 공정을 수행한 후 제2 상부전극(345)을 형성함으로써 도 6 및 도 7을 참조하여 설명한 바와 같이 정체 시간(delaying time)에 상관 없이 두께 재현성 있고 조밀한 구조의 SiGe층을 형성할 수 있다.
이와 같이, 하부전극(320) 상에 유전막(330) 및 제1 상부전극(341)과 제2 상부전극(345)을 포함하는 상부전극(340)이 순차적으로 형성됨으로써, 반도체 기판(210)의 상부에는 트랜지스터의 불순물 영역과 연결된 커패시터가 형성될 수 있다.
도 14 내지 도 17은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 구체적으로, 컨캐이브형(concave-type)의 커패시터 구조를 가지는 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 14는 하부전극 형성 및 노드 분리 단계를 설명하기 위한 단면도이다.
도 14를 참조하면, 도 7 내지 도 8를 참조하여 설명한 제조 방법에 의해 형성된 개구들(312)의 내벽 및 몰드(310)의 상면에 일정한 두께로 하부전극(320)을 연속적으로 형성할 수 있다. 하부전극(320)은 스토리지 노드 콘택(240)을 덮어 물리적으로 접촉될 수 있다. 이로써, 하부전극(320)은 스토리지 노드 콘택(240)에 전기적으로 연결될 수 있다. 하부전극(320)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화물(WN) 또는 루테늄(Ru), 루테늄 산화막(RuO2), 이리듐(Ir), 이리듐 산화막(IrO2), 및 플래티넘(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
다음으로, 하부전극(320)에 대한 노드 분리 공정이 이루어질 수 있다. 몰드막(310)의 상면이 노출될 때까지 몰드막(310)의 상면에 형성되어 있는 하부전극(320)을 화학적 기계적 연마 공정에 의해 제거함으로써, 개구들(312)의 내벽에 구비되는 실린더 형상을 갖는 각각 분리된 하부전극(320)이 형성될 수 있다. 그 결과, 몰딩막(310) 및 하부전극(320)의 상면들은 동일 평면상에 노출될 수 있다.
도 15는 유전막 및 제1 상부전극을 형성하는 단계를 나타내는 단면도이다.
도 15를 참조하면, 노출된 하부전극(320)의 표면에 유전막(330a)을 형성할 수 있다.
구체적으로, 유전막(330a)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화물/실리콘 질화물, 실리콘 산화물/실리콘 질화물/실리콘 산화물 또는 실리콘 산화물보다 유전율이 높은 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 탄탈륨 산화막(Ta2O5), 니오븀 산화막(Nb2O5), 및 스트론튬 티타늄 산화물(SrTiO3) 등 중에 적어도 하나를 포함할 수 있다. 유전막(330a)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다. 예를 들어, 유전막(330a)은 Ta2O5/Nb2O5, ZrO2/Al2O3/ZrO2, HfO2/Al2O3/HfO2 등으로 이루어질 수 있다. 본 발명의 일 실시예서는 등가 산화막 두께를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 ZrO2/Al2O3/ZrO2로 이루어진 유전막(330a)을 형성할 수 있다. 유전막(330a)은 화학기상증착(Chemical Vapor Deposition, CVD) 공정 또는 원자층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 형성될 수 있다.
이어서, 유전막(330a)을 형성한 후, 그 결과물 상에 제1 상부전극(341a)을 형성할 수 있다. 제1 상부전극(341a)은 하부전극에 적용되는 도전성 물질을 이용하여 형성할 수 있다. 예를 들어, 도전성 물질은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐(W) 또는 텅스텐 질화물(WN), 루테늄(Ru), 루테늄 산화막(RuO2), 이리듐(Ir), 이리듐 산화막(IrO2), 플레티넘(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 16은 제1 상부전극의 표면에 유기 실리콘 소스를 흡착시키는 단계를 설명하기 위한 단면도이다.
도 16을 참조하면, 제1 상부전극(341a)상에 제2 상부전극을 형성하기 전에 유기 실리콘 소스(OSS)를 프리플로우(pre-flow)하는 공정을 수행함으로써 유기 실리콘 소스를 제1 상부전극(341a) 표면에 흡착시킬 수 있다. 흡착된 유기 실리콘 소스(OSSa)는 제1 상부전극(341a) 상에 단일층을 형성할 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 일 실시예에서 흡착된 유기 실리콘 소스(OSSa)는 제1 상부전극(341a) 표면 상에서 몇 개의 층을 포함하는 다층 구조로 형성되거나 일부 영역에 한정되어 다층 구조로 형성될 수 있다. 유기 실리콘 소스(OSS)의 프리플로우(pre-flow) 공정은 저압화학기상증착(LPCVD) 장치와 같은 배치형(batch-type) 증착 장치 내에서 이루어질 수 있다.
유기 실리콘 소스는 아미노실레인계 화합물(aminosilane based compound)일 수 있다. 예를 들어, 유기 실리콘 소스는 다이에틸아미노실레인(DEAS), 다이아이소프로필아미노실레인(DIPAS), 비스다이에틸아미노실레인(BDEAS), 비스아이소프로필아미노실레인(BIPAS), 비스에틸메틸아미노실레인(BEMAS), 트리스다이메틸아미노실레인(TDMAS), 및 트리스아이소프로필아미노실레인(TIPAS) 등으로 이루어진 그룹 중에서 선택된 하나일 수 있다.
도 17을 참조하면, 제1 상부전극(341a)상에 제2 상부전극(345a)을 형성할 수 있다. 그 결과, 상부전극(340a)이 완성될 수 있다. 제2 상부전극(345a)의 형성은 배치형(batch-type) 증착 장치 내에서 저압화학기상증착(LPCVD) 공정에 의해 수행될 수 있다. 제2 상부전극(345a)을 형성하는 단계는 도핑된 실리콘 저마늄층을 형성하는 단계일 수 있다.
유기 실리콘 소스가 흡착된 제1 상부전극(341b) 상에 제2 상부전극(345b)을 형성하는 단계는 제1 상부전극(341b)의 표면에 유기 실리콘 소스(OSS)를 흡착시킨 후 배치형(batch-type) 증착 장치 내에서 인시튜(in-situ)로 이루어질 수 있다.
제2 상부전극(345b)을 형성하는 단계는, 실리콘 소스 가스, 저마늄 소스 가스및 보론(또는 인)을 함유하는 불순물 가스를 이용한 저압화학기상증착(LPCVD) 공정을 수행하여 p형 또는 n형으로 도핑된 실리콘 저마늄층을 형성하는 단계를 포함할 수 있다.
상기 실리콘 저마늄층을 형성하는 단계는 실레인(SiH4) 등을 포함하는 무기 실리콘 소스를 이용하여 수행될 수 있다. 실시예에 따라, 상기 실리콘 저마늄층을 형성하는 단계는 앞서 프리플로우(pre-flow) 공정에 이용된 유기 실리콘 소스를 이용하여 수행될 수 있다. 또한, 실시예에 따라, 상기 실리콘 저마늄층을 형성하는 단계는 유기 실리콘 소스를 이용하여 하부 실리콘 저마늄층을 형성하는 단계와 무기 실리콘 소스를 이용하여 상부 실리콘 저마늄층을 형성하는 단계를 포함할 수 있다.
도 18 내지 도 22는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 구체적으로, 필라형(pillar-type)의 커패시터 구조를 가지는 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 18은 하부전극 형성 및 노드 분리 단계를 설명하기 위한 단면도이다.
도 18을 참조하면, 도 7 내지 도 8을 참조하여 설명한 제조 방법에 의해 형성된 개구들의 내부를 채우도록 하부전극(320b)을 연속적으로 형성할 수 있다. 하부전극(320b)은 스토리지 노드 콘택(240)을 덮어 물리적으로 접촉될 수 있다. 이로써, 하부전극(320b)은 스토리지 노드 콘택(240)에 전기적으로 연결될 수 있다. 하부전극(320b)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화물(WN) 또는 루테늄(Ru), 루테늄 산화막(RuO2), 이리듐(Ir), 이리듐 산화막(IrO2), 및 플래티넘(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
다음으로, 하부전극(320b)에 대한 노드 분리 공정이 이루어질 수 있다. 몰드막(310)의 상면이 노출될 때까지 몰드막(310)의 상면을 덮고 있는 하부전극(320b)을 화학적 기계적 연마 공정을 통해 제거함으로써, 각각 분리된 하부전극(320b)이 형성될 수 있다. 그 결과, 몰딩막(310) 및 하부전극(320b)의 상면들은 동일 평면상에 노출될 수 있다.
도 19를 참조하면, 몰딩막(310)을 제거하여 하부전극(320b)을 노출할 수 있다. 몰딩막(310)을 제거하는 공정은 등방성 에칭 공정이 적용될 수 있다. 그 결과, 반도체 기판의 스토리지 노드 콘택(240)과 연결되는 필라형(pillar-type)의 하부전극(320b)이 노출될 수 있다. 필라형의 하부전극(320b)은 원기둥(circular pillar) 형상 또는 사각기둥(rectangular pillar) 형상 등일 수 있다. 또한, 제2 식각 정지막(305)도 노출될 수 있다.
도 20은 유전막 및 제1 상부전극을 형성하는 단계를 나타내는 단면도이다.
도 20을 참조하면, 노출된 하부전극(320b)의 표면에 유전막(330b)을 형성할 수 있다.
구체적으로, 유전막(330b)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화물/실리콘 질화물, 실리콘 산화물/실리콘 질화물/실리콘 산화물 또는 실리콘 산화물보다 유전율이 높은 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 탄탈륨 산화막(Ta2O5), 니오븀 산화막(Nb2O5), 및 스트론튬 티타늄 산화물(SrTiO3) 등 중에 적어도 하나를 포함할 수 있다. 유전막(330b)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다. 예를 들어, 유전막(330b)은 Ta2O5/Nb2O5, ZrO2/Al2O3/ZrO2, HfO2/Al2O3/HfO2 등으로 이루어질 수 있다. 본 발명의 일 실시예서는 등가 산화막 두께를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 ZrO2/Al2O3/ZrO2로 이루어진 유전막(330b)을 형성할 수 있다. 유전막(330b)은 화학기상증착(Chemical Vapor Deposition, CVD) 공정 또는 원자층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 형성될 수 있다.
이어서, 유전막(330b)을 형성한 후, 그 결과물 상에 제1 상부전극(341b)을 형성할 수 있다. 제1 상부전극(341b)은 하부전극에 적용되는 도전성 물질을 이용하여 형성할 수 있다. 예를 들어, 도전성 물질은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐(W) 또는 텅스텐 질화물(WN), 루테늄(Ru), 루테늄 산화막(RuO2), 이리듐(Ir), 이리듐 산화막(IrO2), 플레티넘(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 21은 제1 상부전극의 표면에 유기 실리콘 소스를 흡착시키는 단계를 설명하기 위한 단면도이다.
도 21을 참조하면, 제1 상부전극(341b)상에 제2 상부전극을 형성하기 전에 유기 실리콘 소스(OSS)를 프리플로우(pre-flow)하는 공정을 수행함으로써 유기 실리콘 소스를 제1 상부전극(341b) 표면에 흡착시킬 수 있다. 흡착된 유기 실리콘 소스(OSSa)는 제1 상부전극(341b) 상에서 단일층을 형성할 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 일 실시예에서 흡착된 유기 실리콘 소스(OSSa)는 제1 상부전극(341b) 표면 상에서 몇 개의 층을 포함하는 다층 구조로 형성되거나 일부 영역에 한정되어 다층 구조로 형성될 수 있다. 유기 실리콘 소스(OSS)의 프리플로우(pre-flow) 공정은 저압화학기상증착(LPCVD) 장치와 같은 배치형(batch-type) 증착 장치 내에서 이루어질 수 있다.
유기 실리콘 소스는 아미노실레인계 화합물(aminosilane based compound)일 수 있다. 예를 들어, 유기 실리콘 소스는 다이에틸아미노실레인(DEAS), 다이아이소프로필아미노실레인(DIPAS), 비스다이에틸아미노실레인(BDEAS), 비스아이소프로필아미노실레인(BIPAS), 비스에틸메틸아미노실레인(BEMAS), 트리스다이메틸아미노실레인(TDMAS), 및 트리스아이소프로필아미노실레인(TIPAS) 등으로 이루어진 그룹 중에서 선택된 하나일 수 있다.
도 22를 참조하면, 제1 상부전극(341b)상에 제2 상부전극(345b)을 형성할 수 있다. 그 결과, 상부전극(340b)이 완성될 수 있다. 제2 상부전극(345)의 형성은 배치형(batch-type) 증착 장치 내에서 저압화학기상증착(LPCVD) 공정에 의해 수행될 수 있다. 제2 상부전극(345b)을 형성하는 단계는 도핑된 실리콘 저마늄층을 형성하는 단계일 수 있다.
유기 실리콘 소스가 흡착된 제1 상부전극(341b) 상에 제2 상부전극(345b)을 형성하는 단계는 제1 상부전극(341b)의 표면에 유기 실리콘 소스(OSS)를 흡착시킨 후 배치형(batch-type) 증착 장치 내에서 인시튜(in-situ)로 유기 실리콘 소스가 흡착된 제1 상부전극(341b) 상에 제2 상부전극(345b)을 형성할 수 있다.
제2 상부전극(345b)을 형성하는 단계는, 실리콘 소스 가스, 저마늄 소스 가스및 보론(또는 인)을 함유하는 불순물 가스를 이용한 저압화학기상증착(LPCVD) 공정을 수행하여 p형 또는 n형으로 도핑된 실리콘 저마늄층을 형성하는 단계를 포함할 수 있다.
상기 실리콘 저마늄층을 형성하는 단계는 실레인(SiH4) 등을 포함하는 무기 실리콘 소스를 이용하여 수행될 수 있다. 실시예에 따라, 상기 실리콘 저마늄층을 형성하는 단계는 앞서 프리플로우(pre-flow) 공정에 이용된 유기 실리콘 소스를 이용하여 수행될 수 있다. 또한, 실시예에 따라, 상기 실리콘 저마늄층을 형성하는 단계는 유기 실리콘 소스를 이용하여 하부 실리콘 저마늄층을 형성하는 단계와 무기 실리콘 소스를 이용하여 상부 실리콘 저마늄층을 형성하는 단계를 포함할 수 있다.
도 23 및 도 24는 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 장치 및 저장 장치를 나타낸 블록도이다.
도 23을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 전자 장치(1000)는, 제어부(1100), 인터페이스(1200), 입출력장치(1300), 메모리(1400) 등을 포함할 수 있다. 제어부(1100), 인터페이스(1200), 입출력장치(1300), 메모리(1400) 등은 데이터가 전달되는 통로를 제공하는 버스(1500, BUS)를 통해 연결될 수 있다.
제어부(1100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러 등과 같은 소자를 포함할 수 있다. 메모리(1400)는 다양한 방식으로 데이터를 읽고 쓸 수 있는 소자를 포함할 수 있으며, 제어부(1100)와 메모리(1400)는 상술한 본 발명의 실시예들에 따른 반도체 소자(500A, 500B, 500C)를 포함할 수 있다.
입출력장치(1300)는 키패드, 키보드, 터치스크린 장치, 표시 장치, 오디오 입출력 모듈 등을 포함할 수 있다. 인터페이스(1200)는 통신 네트워크로 데이터를 송수신하기 위한 모듈일 수 있으며, 안테나, 유무선 트랜시버 등을 포함할 수 있다. 또한, 도 24에 도시된 구성 요소 이외에, 전자 장치(1000)는 응용 칩셋, 영상 촬영 장치 등이 더 포함될 수도 있다. 도 24에 도시한 전자 장치(1000)는 그 카테고리가 제한되지 않으며, 개인 휴대용 정보 단말기(PDA), 휴대용 컴퓨터, 모바일폰, 무선폰, 랩톱 컴퓨터, 메모리 카드, 휴대용 미디어 플레이어, 타블렛 PC 등 다양한 장치일 수 있다.
도 24를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 저장 장치(2000)는 호스트(2300)와 통신하는 컨트롤러(2100) 및 데이터를 저장하는 메모리(2200a, 2200b, 2200c)를 포함할 수 있다. 컨트롤러(2100) 및 각 메모리(2200a, 2200b, 2200c)는 상술한 본 발명의 실시예들에 따른 반도체 소자(500A, 500B, 500C)를 포함할 수 있다.
컨트롤러(2100)와 통신하는 호스트(2300)는 저장 장치(2000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(2100)는 호스트(2300)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(2200a, 2200b, 2200c)에 데이터를 저장하거나, 메모리(2200a, 2200b, 2200c)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
210: 반도체 기판 212: 소자 분리막
214: 활성 영역 218a, 218b: 불순물 영역
224: 게이트 절연막 226: 워드 라인
230: 캡핑층 232: 제1 식각 정지막
240: 스토리지 노드 콘택 245: 제1 층간 절연막
260: 비트 라인 콘택 270: 비트 라인
275: 제2 층간 절연막 305: 제2 식각 정지막
312: 개구 310: 몰드막
120, 320: 하부전극 325: 희생막
130, 330: 유전막 141, 341: 제1 상부전극
145, 345: 제2 상부전극

Claims (10)

  1. 하부전극을 형성하는 단계;
    상기 하부전극 상에 유전막을 형성하는 단계;
    상기 유전막 상에 제1 상부전극을 형성하는 단계;
    상기 제1 상부전극의 표면에 유기 실리콘 소스를 흡착시키는 단계; 및
    상기 유기 실리콘 소스가 흡착된 상기 제1 상부전극 상에 제2 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
  2. 제1 항에 있어서,
    상기 유기 실리콘 소스를 흡착시키는 단계는 프리플로우(pre-flow) 공정에 의해 수행되는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
  3. 제1 항에 있어서,
    상기 유기 실리콘 소스는 아미노 실레인계 화합물(aminosilane based compound) 인 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
  4. 제3 항에 있어서,
    상기 아미노 실레인계 화합물은 디에틸아미노실레인(diethylaminosilane), 디아이소프로필아미노실레인(diisopropylaminosilane), 비스다이에틸아미노실레인(bis-diethylaminosilane), 비스아이소프로필아미노실레인(bis-isopropylaminosilane), 비스에틸메틸아미노실레인(bis-ethylmethylaminosialne), 트리스다이메틸아미노실레인(tris-dimethylaminosialne), 및 트리스아이소프로필아미노실레인(tris-isopropylaminosilane) 중 어느 하나인 것을 특징으로 하는 반도체 소자의 반도체 소자의 커패시터의 제조 방법.
  5. 제1 항에 있어서,
    상기 유기 실리콘 소스의 흡착에 의해 상기 제1 상부전극의 표면을 친수성(hydrophilicity)으로 변화시키는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
  6. 제1 항에 있어서,
    상기 유기 실리콘 소스를 흡착시키는 단계 전에, 상기 제1 상부전극의 표면에는 적어도 일부에 산소 원자가 결합되어 있는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
  7. 제1 항에 있어서,
    상기 제2 상부전극을 형성하는 단계는 불순물로 도핑된 실리콘 저마늄층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
  8. 제7 항에 있어서,
    상기 실리콘 저마늄층을 형성하는 단계는 무기 실리콘 소스를 이용하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
  9. 제7 항에 있어서,
    상기 실리콘 저마늄층을 형성하는 단계는 유기 실리콘 소스를 이용하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
  10. 제7 항에 있어서,
    상기 실리콘 저마늄층을 형성하는 단계는 유기 실리콘 소스를 이용하여 하부 실리콘 저마늄층을 형성하는 단계 및 무기 실리콘 소스를 이용하여 상부 실리콘 저마늄층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
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