KR20080063054A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 산화막 사이에 고유전절연막을 포함하는 고유전체막을 형성하되, 고유전절연막의 상부 및 하부, 또는 플로팅 게이트의 상부 및 컨트롤 게이트의 하부에 질소 함유 절연막을 형성함으로써, 산화막과 고유전절연막 사이, 또는 산화막과 플로팅 게이트 또는 컨트롤 게이트 사이의 계면 반응을 억제하여 고유전체막의 유전율, 누설 전류, 절연 파괴 전압 및 전하 보존 특성 등의 전기적인 특성을 향상시켜 고성능 및 고신뢰성의 고유전체막을 제조할 수 있다.
고유전절연막, 알루미늄 산화막, 질소 함유 절연막, 플라즈마 질화 처리
Description
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 고성능 및 고신뢰성의 고유전체막을 형성하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 소자들은 전원 공급이 차단될지라도 저장된 데이터들을 유지한다. 이러한 비휘발성 메모리 소자의 단위 셀은 반도체 기판의 활성 영역 상에 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 순차적으로 적층되어 형성되며, 외부에서 컨트롤 게이트 전극으로 인가되는 전압이 플로팅 게이트에 커플링(coupling) 되면서 데이터를 저장할 수 있다. 따라서, 짧은 시간 내에 그리고 낮은 프로그램 전압에서 데이터를 저장하려면 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비가 커야 한다. 여기서, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비를 커플링 비(coupling ratio)라고 한다. 또한, 커플링 비는 터널 절연막과 게이트 층간절연막의 정전 용량의 합에 대한 게이트 층간절연막의 정전 용량의 비로 표현될 수 있 다.
종래의 플래시 메모리 소자는 플로팅 게이트와 컨트롤 게이트를 이격시키기 위한 유전체막으로 SiO2/Si3N4/SiO2(Oxide-Nitride-Oxide; ONO) 구조를 주로 사용하였으나, 최근에는 소자의 고집적화로 인하여 커플링 비를 확보하기 위해 유전체막의 두께가 감소됨에 따라 누설 전류(leakage current)의 증가 및 전하 보존(retention) 특성의 감소로 인해 소자의 신뢰성이 저하되는 문제점이 발생하고 있다.
상술한 문제점을 해결하기 위해, 최근 ONO 유전체막을 대체할 수 있는 새로운 물질로 SiO2 또는 Si3N4에 비해 상대적으로 유전율이 높은 금속 산화물인 고유전막의 개발이 활발히 진행되고 있다. 즉, 유전율이 높으면 동일한 캐패시턴스를 내는데 필요한 물리적인 두께를 늘릴 수 있기 때문에 균일한 등가 산화막 두께(Equivalent Oxide Thickness; EOT)에서 SiO2보다 누설 전류 특성을 향상시킬 수 있다. 그러나, 고유전율(high-k) 물질은 상부 및 하부에 위치한 산화막과 반응하여 계면에서 상대적으로 유전율이 떨어지고, 각각의 계면에 박막 특성이 떨어지는 금속 실리케이트(metal-silicate)가 형성됨에 따라 소자의 신뢰성을 저하시킨다.
본 발명은 산화막 사이에 고유전절연막을 포함하는 고유전체막을 형성하되, 고유전절연막의 상부 및 하부, 또는 플로팅 게이트의 상부 및 컨트롤 게이트의 하부에 질소 함유 절연막을 형성함으로써, 산화막과 고유전절연막 사이, 또는 산화막과 플로팅 게이트 또는 컨트롤 게이트 사이의 계면 반응을 억제하여 고유전체막의 전기적인 특성을 향상시킬 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 반도체 기판 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 플로팅 게이트, 플로팅 게이트 상에 형성된 제1 질소 함유 절연막, 제1 질소 함유 절연막 상에 형성된 제1 절연막, 제1 절연막 상에 형성된 고유전절연막, 고유전절연막 상에 형성된 제2 절연막, 제2 절연막 상에 형성된 제2 질소 함유 절연막, 및 제2 질소 함유 절연막 상에 형성된 컨트롤 게이트를 포함한다.
또한, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자는, 반도체 기판 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 플로팅 게이트, 플로팅 게이트 상에 형성된 제1 절연막, 제1 절연막 상에 형성된 제1 질소 함유 절연막, 제1 질소 함유 절연막 상에 형성된 고유전절연막, 고유전절연막 상에 형성된 제2 질소 함유 절연막, 제2 질소 함유 절연막 상에 형성된 제2 절연막, 및 제2 절연막 상에 형성된 컨트롤 게이트를 포함한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법은, 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계, 제1 도전막 상에 제1 질소 함유 절연막을 형성하는 단계, 제1 질소 함유 절연막 상에 제1 절연막을 형성하는 단계, 제1 절연막 상에 고유전절연막을 형성하는 단계, 고유전절연막 상에 제2 절연막을 형성하는 단계, 제2 절연막 상에 제2 질소 함유 절연막을 형성하는 단계, 및 제2 질소 함유 절연막 상에 제2 도전막을 형성하는 단계를 포함한다.
또한, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법은, 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계, 제1 도전막 상에 제1 절연막을 형성하는 단계, 제1 절연막 상에 제1 질소 함유 절연막을 형성하는 단계, 제1 질소 함유 절연막 상에 고유전절연막을 형성하는 단계, 고유전절연막 상에 제2 질소 함유 절연막을 형성하는 단계, 제2 질소 함유 절연막 상에 제2 절연막을 형성하는 단계, 및 제2 절연막 상에 제2 도전막을 형성하는 단계를 포함한다.
본 발명은 다음과 같은 효과가 있다.
첫째, 고유전 물질(high-k)로 이루어진 고유절연막을 포함하여 고유전체막을 형성함으로써, 커플링 비(coupling ratio)를 증가시키고 누설 전류(leakage current)를 감소시킬 수 있다.
둘째, 고유전절연막을 원자층 증착(Atomic Layer Deposition; ALD) 방법으로 형성하여 유전율, 누설 전류, 절연파괴 전압(breakdown voltage), 평탄대역 전압(flatband voltage) 및 싸이클링(cycling) 특성 등을 향상시킬 수 있고, 막질이 우수할 뿐만 아니라 스텝 커버리지(step coverage) 특성이 우수하며, 셀 간 간섭 현상을 감소시켜 고성능 및 고신뢰성의 소자를 제작할 수 있다.
셋째, 고유전절연막을 500℃ 이하의 저온에서 형성하므로 하부에 위치한 터널 절연막에 대한 써멀 버짓(Thermal budget)을 줄여 소자의 신뢰성을 향상시킬 수 있다.
넷째, 고유전절연막 상·하부의 절연막을 알루미늄 산화막(Al2O3)으로 형성하여 고유전절연막과 절연막 계면에서의 반응을 억제하여 고유전절연막의 유전율이 저하되는 것을 방지함에 따라 고유전체막의 유전율을 더욱 향상시킬 수 있다. 그리고, 원자층 증착 방법으로 알루미늄 산화막(Al2O3)을 증착할 경우 막질 및 스텝 커버리지를 향상시킬 수 있고, 알루미늄 산화막(Al2O3)과 고유전절연막을 인-시튜(in-situ) 공정으로 실시하여 생산성을 향상시킬 수 있다.
다섯째, 고유전절연막의 상부 및 하부, 또는 플로팅 게이트 상부 및 컨트롤 게이트 하부에 질소 함유 절연막을 형성함으로써, 각 막의 계면에서의 반응을 억제하여 유전율이 저하되는 것을 방지하고, 후속한 공정에서 게이트 측벽에 측벽 산화 공정을 실시하더라도 플로팅 게이트 또는 컨트롤 게이트용 폴리실리콘막의 양쪽 끝부분에서 버즈 빅(bird's beak) 현상을 방지할 수 있다.
여섯째, 컨트롤 게이트를 일함수가 높은 금속 물질로 이루어진 금속막으로 형성하여 계면에서의 반응을 억제하고 누설 전류를 줄일 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예들을 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1k는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 공정단면도이다.
도 1a를 참조하면, 터널 절연막(102) 및 제1 도전막(104)이 형성된 반도체 기판(100)이 제공된다. 반도체 기판(100)에는 웰(well) 영역(미도시)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다. 이러한 웰 영역은 반도체 기판(100) 상에 스크린 산화막(screen oxide; 미도시)을 형성한 후 웰 이온 주입 공정 및 문턱 전압 이온 주입 공정을 실시하여 형성한다.
이어서, 스크린 산화막을 제거한 후 웰 영역이 형성된 반도체 기판(100) 상에 터널 절연막(102)을 형성한다. 터널 절연막(102)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(Oxidation) 공정으로 형성할 수 있다. 제1 도전 막(104)은 플래시 메모리 소자의 플로팅 게이트(Floating Gate)를 형성하기 위한 것으로, 폴리실리콘막(polysilicon layer)으로 형성한다. 이때, 제1 도전막(104)은 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로 형성할 수 있으며, 예컨대 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법 또는 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법으로 형성할 수 있다. 그런 다음, 마스크(미도시)를 이용한 식각 공정으로 제1 도전막(104)을 일 방향(비트라인 방향)으로 패터닝한다. 이때, 제1 도전막(104)을 패터닝하는 과정에서 제1 도전막(104)이 손실(loss)되는 것을 방지하기 위하여 제1 도전막(104) 상에 하드 마스크막(미도시)을 더 형성할 수 있고, 이러한 하드 마스크막은 제1 도전막(104)을 패터닝한 후 제거한다. 또한, 상기 마스크는 포토레지스트 패턴일 수 있으며, 포토레지스트 패턴은 포토레지스트를 도포한 후 노광 및 현상으로 패터닝하여 형성할 수 있다.
도 1b를 참조하면, 제1 도전막(104) 상에 제1 질소 함유 절연막(106)을 형성한다. 제1 질소 함유 절연막(106)은 질소를 함유한 절연막이면 모두 적용 가능하다. 이러한, 제1 질소 함유 절연막(106)은 제1 도전막(106)의 표면을 질화 처리하여 형성할 수 있으며, 이 경우 플라즈마 질화 처리(Plasma Nitridation; PN) 공정을 실시하여 형성한다. 구체적으로, 플라즈마 질화 처리는 0kW보다 높고, 5kW 이하의 파워, 0.1 내지 1torr의 압력, 300 내지 600℃의 온도 및 Ar 가스와 N2 가스를 혼합한 혼합 가스 분위기에서 실시한다.
반면, 제1 질소 함유 절연막(106)은 증착 방법으로도 형성할 수 있으며, 이 경우 스텝 커버리지(step coverage)가 약 99%로 매우 우수한 원자층 증착(Atomic Layer Deposition; ALD) 방법을 이용하여 200 내지 500℃의 온도에서 형성한다. 이로써, 실리콘 산화질화막(SiON) 또는 실리콘 질화막(Si3N4)과 같은 제1 질소 함유 절연막(106)이 형성될 수 있다. 그러나, ALD 방법으로 제1 질소 함유 절연막(106)을 형성할 경우 플라즈마 질화 처리(PN)를 실시할 때보다 막질을 향상시킬 수 있고, 거의 100%에 가까운 우수한 스텝 커버리지(step coverage)를 획득할 수 있다는 측면에서 더 유리하다.
이렇듯, 제1 도전막(104) 상에 제1 질소 함유 절연막(106)이 형성될 경우 이후에 형성될 고유전체막의 하부막으로 이용되는 산화막과 제1 도전막(104)이 직접 대면하지 않게 된다. 따라서, 제1 도전막(104)과 산화막의 계면(interface)에서의 반응이 억제됨에 따라 후속한 공정에서 게이트 측벽에 산화 공정을 실시하더라도 제1 도전막(104)의 양쪽 끝부분(edge)에서 산화막의 두께가 증가하는 버즈 빅(bird's beak) 현상을 방지할 수 있다.
도 1c를 참조하면, 제1 질소 함유 절연막(106) 상에 제1 절연막(108)을 형성한다. 제1 절연막(108)은 고유전체막의 하부막으로 사용하기 위한 것으로 산화막으로 형성하며, 스텝 커버리지 특성이 우수한 DCS-HTO(dichlorosilane-High Temperature Oxide)막으로 형성하거나 혹은 폴리실리콘막이나 고유전 물질과 대면하는 경우 계면에서의 반응성을 억제하기 위하여 알루미늄 산화막(Al2O3)으로 형성 할 수 있다. 이때, 제1 절연막(108)을 DCS-HTO막으로 형성할 경우에는 LPCVD 방법을 이용하여 600 내지 900℃의 온도에서 20 내지 100Å의 두께로 형성한다.
반면, 제1 절연막(108)을 알루미늄 산화막(Al2O3)으로 형성할 경우 원자층 증착(ALD) 방법으로 형성한다. 알루미늄 산화막(Al2O3)을 형성하기 위한 ALD 방법은 소스와 반응 가스를 동시에 주입하지 않고 각각 주입하고 그 사이에 퍼지(Purge) 공정을 삽입함으로써 흡착과 탈착 반응을 이용한다. 이를 위하여, ALD 방법은 300 내지 500℃의 온도에서 알루미늄 전구체(precursor)로서 트리메틸 알루미늄(Trimethyl Aluminum, Al(CH3)3; 이하 'TMA'라 칭함) 등의 금속 유기 소스(metal organic source) 또는 할라이드 소스(halide source)를 공급하고, N2 가스나 Ar 가스를 공급하여 퍼지를 실시한 후, O2, H2O 또는 O3 등과 같은 반응 가스를 공급한 다음 퍼지를 실시한다. 이때, 제1 절연막(108)은 20 내지 100Å의 두께로 형성한다.
상기한 바와 같이, 제1 절연막(108)을 알루미늄 산화막(Al2O3)으로 형성할 경우 고유전체막의 하부막으로 이용되는 제1 절연막(108)과 이후에 형성될 고유전절연막이 직접 대면하더라도 고유전절연막의 금속 소스가 제1 절연막(108)의 실리콘(Si) 소스 및 산소(O2) 소스와 반응하여 계면에서 박막 특성이 떨어지는 금속 실리케이트(metal-silicate)막을 생성하는 것을 억제할 수 있다. 이로 인해, 고유전절연막의 유전율이 저하되는 것을 방지할 수 있다. 따라서, 제1 절연막(108)을 알 루미늄 산화막(Al2O3)으로 형성하는 것이 DCS-HTO막으로 형성하는 것보다 고유전절연막의 자체 박막 특성을 유지하는데 있어서 더 유리하다. 또한, ALD 방법으로 알루미늄 산화막(Al2O3)을 형성하게 되면 막질을 향상시킬 수 있고, 거의 100%에 가까운 우수한 스텝 커버리지를 획득할 수 있다.
도 1d를 참조하면, 제1 절연막(108) 상에 제2 질소 함유 절연막(110)을 형성한다. 제2 질소 함유 절연막(110)은 제1 절연막(108)의 표면에 고유전절연막이 직접 대면함으로써 계면에서 반응하여 고유전절연막의 유전율이 저하되는 것을 방지하기 위하여 형성하며, 질소를 포함한 절연막이면 모두 적용 가능하다.
이러한, 제2 질소 함유 절연막(110)은 제1 절연막(108)의 표면을 질화 처리하여 형성할 수 있으며, 이 경우 플라즈마 질화 처리(PN) 공정을 실시하여 형성한다. 구체적으로, 플라즈마 질화 처리는 0kW보다 높고, 5kW 이하의 파워, 0.1 내지 1torr의 압력, 300 내지 600℃의 온도 및 Ar 가스와 N2 가스를 혼합한 혼합 가스 분위기에서 실시한다. 제1 절연막(108)이 DCS-HTO막으로 형성될 경우 제2 질소 함유 절연막(110)은 실리콘 산화질화막(SiON) 또는 실리콘 질화막(Si3N4)으로 형성될 수 있다.
반면, 제2 질소 함유 절연막(110)은 ALD 방법을 이용하여 200 내지 500℃의 온도에서 실리콘 질화막(Si3N4)으로 형성할 수도 있다. 그러나, ALD 방법으로 제2 질소 함유 절연막(110)을 형성할 경우 플라즈마 질화 처리를 실시할 때보다 막질을 향상시킬 수 있고, 거의 100%에 가까운 우수한 스텝 커버리지를 획득할 수 있다는 측면에서 더 유리하다.
도 1e를 참조하면, 제2 질소 함유 절연막(110) 상에 고유전 물질(high-k)을 증착하여 고유전절연막(112)을 형성한다. 고유전 물질(high-k)이란 SiO2의 유전 상수인 3.9보다 큰 유전 상수를 갖는 물질을 말하며, Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 및 PZT 등을 포함한다.
본 발명의 일 실시예에 따른 고유전절연막(112)은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 및 PZT 중에서 선택되는 어느 하나의 고유전 물질로 형성된 단일 물질막, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 및 PZT 중에서 선택되는 어느 하나의 물질과 Al2O3 물질이 혼합되어 형성된 혼합 물질막 및 HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 및 PZT 중에서 선택되는 어느 하나의 물질과 Al2O3 물질이 교대로 적층되어 레이어 바이 레이어(layer by layer) 개념으로 적층된 라미네이트(laminate) 구조막 중 선택되는 어느 하나로 형성할 수 있다. 이때, 고유전절연막(112)은 원자층 증착(ALD) 방법을 이용하여 200 내지 500℃의 온도에서 20 내지 150Å의 두께로 형성한다.
구체적으로, 고유전절연막(112)은 고유전 물질(high-k)의 금속 전구체로 금 속 유기 소스(metal organic source) 또는 할라이드 소스(halide source)를 사용하고, O2, H2O 또는 O3 를 반응 가스로 사용하여 형성한다. 따라서, 고유전 물질(high-k)로 이루어지는 고유전절연막(112) 형성을 위한 ALD 방법은, 200 내지 500℃의 온도에서 금속 전구체로서 금속 유기 소스(metal organic source) 또는 할라이드 소스(halide source)를 공급하고, N2 가스나 Ar 가스를 공급하여 퍼지를 실시한 후, O2, H2O 또는 O3 등과 같은 반응 가스를 공급한 다음 퍼지를 실시한다. 여기서, N2 가스 또는 Ar 가스를 이용하여 퍼지를 실시함으로써 CVD 반응을 막아 막질이 우수한 고유전절연막(112)을 형성한다.
특히, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 및 PZT 중에서 선택되는 어느 하나의 물질과 Al2O3 물질이 혼합되어 형성된 혼합 물질막은 ALD 방법을 통해 HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 및 PZT 중에서 선택되는 어느 하나의 물질과 Al2O3 물질을 교대로 적층하되, 각각의 막을 단위 사이클(cycle)당 10Å미만(0.1 내지 9.9Å)의 얇은 두께로 증착한다. 이 경우, 각 막들이 불연속으로 형성되어 혼합 물질막으로 형성된다. 예를들어, 혼합 물질막으로는 HfO2 물질과 Al2O3 물질이 혼합되어 형성된 하프늄-알루미늄 산화막(HfAlO) 또는 ZrO2 물질과 Al2O3 물질이 혼합되어 형성된 지르코늄-알루미늄 산화막(ZrAlO) 등이 있다.
한편, 라미네이트 구조막은 각각의 막을 10Å 이상의 두께로 증착하여 각각의 막이 연속적인 막 형태의 독립적인 구조를 가져 레이어 바이 레이어 형태로 적층되는 구조가 되도록 한다.
상기한 바와 같이, 본 발명의 일 실시예에서는 고유전 물질(high-k)을 이용하여 고유전절연막(112)을 형성함으로써, 커패시턴스(Capacitance)를 증가시켜 커플링 비(coupling ratio)를 증가시키고 누설 전류(leakage current)를 감소시킬 수 있는 장점이 있다. 또한, 고유전절연막(112)이 얇게 형성되므로 비정질 상태의 고유전절연막(112)을 형성함으로써 고유전절연막(112)의 유전율을 더 향상시킬 수 있다.
특히, 고유전절연막(112)을 ALD 방법으로 증착하여 사이클 횟수 조절을 통해 다양한 조성을 얻을 수 있어 유전율, 누설 전류(leakage current), 절연파괴 전압(breakdown voltage), 평탄대역 전압(flatband voltage), 싸이클링(cycling) 등과 같은 소자의 전기적인 특성을 향상시킬 수 있다. 또한, 막질이 우수할 뿐만 아니라 스텝 커버리지도 향상되며, 셀 간 간섭 현상 감소 등의 개선효과도 얻을 수 있다.
더욱이, 고유전절연막(112)을 200 내지 500℃의 저온에서 형성하므로 하부에 위치한 터널 절연막(102)에 대한 써멀 버짓(Thermal budget)을 줄일 수 있어 소자의 신뢰성을 향상시킬 수 있다.
도 1f를 참조하면, 고유전절연막(112) 상에 제3 질소 함유 절연막(114)을 형성한다. 제3 질소 함유 절연막(114)은 고유전절연막(112)의 표면에 산화막이 직접 대면함으로써 계면에서 반응하여 고유전절연막(112)의 유전율이 저하되는 것을 방지하기 위하여 형성하며, 질소를 포함한 절연막이면 모두 적용 가능하다.
이러한 제3 질소 함유 절연막(114)은 고유전절연막(112)의 표면을 질화 처리하여 형성할 수 있으며, 이 경우 플라즈마 질화 처리(PN) 공정을 실시하여 형성한다. 구체적으로, 플라즈마 질화 처리는 0kW보다 높고, 5kW 이하의 파워, 0.1 내지 1torr의 압력, 300 내지 600℃의 온도 및 Ar 가스와 N2 가스를 혼합한 혼합 가스 분위기에서 실시한다.
반면, 제3 질소 함유 절연막(114)은 ALD 방법을 이용하여 200 내지 500℃의 온도에서 실리콘 질화막(Si3N4)으로 형성할 수도 있다. 그러나, ALD 방법으로 제3 질소 함유 절연막(114)을 형성할 경우 플라즈마 질화 처리를 실시할 때보다 막질을 향상시킬 수 있고, 거의 100%에 가까운 우수한 스텝 커버리지를 획득할 수 있다는 측면에서 더 유리하다.
도 1g를 참조하면, 제3 질소 함유 절연막(114) 상에 제2 절연막(116)을 형성한다. 제2 절연막(116)은 고유전체막의 상부막으로 사용하기 위한 것으로, 스텝 커버리지 특성이 우수한 DCS-HTO막으로 형성하거나 컨트롤 게이트용 폴리실리콘막이나 고유전 물질과 대면하는 경우 계면에서의 반응성을 억제하기 위하여 알루미늄 산화막(Al2O3)으로 형성할 수 있다.
이때, 제2 절연막(116)을 DCS-HTO막으로 형성할 경우에는 LPCVD 방법을 이용하여 600 내지 900℃의 온도에서 20Å 내지 100Å의 두께로 형성할 수 있다. 반면, 제2 절연막(116)을 알루미늄 산화막(Al2O3)으로 형성할 경우에는 ALD 방법으로 형성한다. 이를 위하여, ALD 방법은 300 내지 500℃의 온도에서 알루미늄 전구체로서 트리메틸 알루미늄(Trimethyl Aluminum, Al(CH3)3; TMA) 등의 금속 유기 소스(metal organic source) 또는 할라이드 소스(halide source)를 공급하고, N2 가스나 Ar 가스를 공급하여 퍼지를 실시한 후, O2, H2O 또는 O3 등과 같은 반응 가스를 공급한 다음 퍼지를 실시한다. 이때, 제2 절연막(116)은 20 내지 100Å의 두께로 형성한다.
이렇게, 제2 절연막(116)을 알루미늄 산화막(Al2O3)으로 형성할 경우 고유전체막의 상부막으로 이용되는 제2 절연막(116)과 고유전절연막(112)이 직접 대면하더라도 고유전절연막(112)의 금속 소스가 제2 절연막(116)의 실리콘(Si) 소스 및 산소(O2) 소스와 반응하여 계면에서 박막 특성이 떨어지는 금속 실리케이트(metal-silicate)막을 생성하는 것을 억제하여 고유전절연막(112)의 유전율이 저하되는 것을 방지할 수 있다.
또한, 제2 절연막(116)을 알루미늄 산화막(Al2O3)으로 형성할 경우 이후에 형성될 컨트롤 게이트용 폴리실리콘막(미도시)과 제2 절연막(116)이 직접 대면하더라도 폴리실리콘막과 제2 절연막(116)의 계면에서의 반응이 억제됨에 따라 후속한 공정에서 게이트 측벽에 산화 공정을 실시하더라도 컨트롤 게이트용 폴리실리콘막의 양쪽 끝부분(edge)에서 산화막의 두께가 증가하는 버즈 빅(bird's beak) 현상을 방지할 수 있다. 따라서, 제2 절연막(116)을 알루미늄 산화막(Al2O3)으로 형성하는 것이 DCS-HTO막으로 형성하는 것보다 고유전절연막(112)의 자체 박막 특성을 유지하고, 폴리실리콘막의 버즈 빅 현상을 억제하는데 있어서 더 유리하다. 더욱이, ALD 방법으로 알루미늄 산화막(Al2O3)을 형성하게 되면 막질을 향상시킬 수 있고 거의 100%에 가까운 우수한 스텝 커버리지(step coverage)를 가질 수 있다.
도 1h를 참조하면, 제2 절연막(116) 상에 제4 질소 함유 절연막(118)을 형성한다. 제4 질소 함유 절연막(118)은 질소를 함유한 절연막이면 모두 적용 가능하다. 이러한 제4 질소 함유 절연막(118)은 제2 절연막(116)의 표면을 질화 처리하여 형성할 수 있으며, 이 경우 플라즈마 질화 처리(PN) 공정을 실시하여 형성한다. 구체적으로, 플라즈마 질화 처리는 0kW보다 높고, 5kW 이하의 파워, 0.1 내지 1torr의 압력, 300 내지 600℃의 온도 및 Ar 가스와 N2 가스를 혼합한 혼합 가스 분위기에서 실시한다. 이로써, 실리콘 산화질화막(SiON) 또는 실리콘 질화막(Si3N4) 등의 제4 질소 함유 절연막(118)이 형성될 수 있다.
반면, 제4 질소 함유 절연막(118)은 ALD 방법을 이용하여 200 내지 500℃의 온도에서 실리콘 질화막(Si3N4)으로 형성할 수도 있다. 그러나, ALD 방법으로 제4 질소 함유 절연막(118)을 형성할 경우 플라즈마 질화 처리를 실시할 때보다 막질을 향상시킬 수 있고, 거의 100%에 가까운 우수한 스텝 커버리지를 획득할 수 있다는 측면에서 더 유리하다.
한편, 제4 질소 함유 절연막(118)을 형성한 후에는 급속 열처리(Rapid Thermal Process; RTP) 공정을 더 실시하여 막을 더욱 치밀하게 형성할 수 있다. 이때, RTP 공정은 700 내지 1000℃의 온도로, N2 또는 O2 분위기에서 실시할 수 있다.
이처럼, 제2 절연막(116) 상에 제4 질소 함유 절연막(118)이 형성될 경우 이후에 형성될 컨트롤 게이트용 폴리실리콘막과 제2 절연막(116)이 직접 대면하지 않게 된다. 따라서, 제2 절연막(116)과 컨트롤 게이트용 폴리실리콘막의 계면에서의 반응이 억제됨에 따라 후속한 공정에서 게이트 측벽에 산화 공정을 실시하더라도 컨트롤 게이트용 폴리실리콘막의 양쪽 끝부분(edge)에서 산화막의 두께가 증가하는 버즈 빅(bird's beak) 현상을 방지할 수 있다.
여기서, 제1 절연막(108), 고유전절연막(112) 및 제2 절연막(116)과 더불어 이들 사이, 상부 또는 하부에 형성된 제1 내지 제4 질소 함유 절연막(106, 110, 114, 118)은 고유전체막(120)으로 형성된다.
상기한 바와 같이, 본 발명의 일 실시예에 따르면 고유전체막(120)이 고유전 물질(high-k)을 이용하여 ALD 방법으로 형성된 고유전절연막(112)을 포함함으로써, 고유전체막(120)의 두께는 감소시키면서 커패시턴스(Capacitance)는 증가시켜 커플링 비(coupling ratio)를 증가시키고 누설 전류를 감소시킬 수 있는 장점이 있다.
또한, ALD 방법으로 고유전절연막(112)을 형성하여 유전율, 누설 전류, 절연파괴 전압 등의 막 특성을 향상시켜 막질이 우수할 뿐만 아니라 스텝 커버리지도 향상되며, 셀 간 간섭 현상 감소 등의 개선효과를 얻어 고성능 및 고신뢰성의 소자를 제작할 수 있다.
그리고, 고유전체막(120)의 제1 및 제2 절연막(108, 116)을 알루미늄 산화막(Al2O3)으로 형성함으로써, 제1 절연막(108)과 고유전절연막(112) 또는 플로팅 게이트용 폴리실리콘막(104)이 직접 대면하거나 제2 절연막(116)과 고유전절연막(112) 또는 이후에 형성될 컨트롤 게이트(Control Gate)용 폴리실리콘막이 직접 대면하더라도 각각의 계면에서의 반응성을 억제하여 후속한 공정에서 게이트 측벽에 산화 공정을 실시하더라도 플로팅 게이트용 폴리실리콘막 또는 컨트롤 게이트용 폴리실리콘막의 양쪽 끝부분에서 산화막의 두께가 증가하는 버즈 빅(bird's beak) 현상을 방지할 수 있다.
뿐만 아니라, 제1 내지 제4 질소 함유 절연막(106, 110, 114, 118)을 각각의 막(104, 108, 112, 116) 사이에 형성하여 각각의 계면에서의 반응성을 억제하여 유전율 저하가 방지된 고유전체막(120)을 형성할 수 있다. 특히, ALD 방법으로 제1 내지 제4 질소 함유 절연막(106, 110, 114, 118)과 제1 및 제2 절연막(108, 116) 및 고유전절연막(112)을 형성할 경우에는 각각의 막을 인-시튜(in-situ)로 실시함으로써, TAT(Turn Around Time)를 단축하여 생산성을 향상시키고 타 장비 투자 비용을 절감할 수 있다.
본 발명에서는 설명의 편의를 위하여, 각각의 막(104, 108, 112, 116) 사이 또는 상부에 제1 내지 제4 질소 함유 절연막(106, 110, 114, 118)을 형성하였으나, 형성된 제1 및 제2 절연막(108, 116)의 특성에 따라 제2 및 제3 질소 함유 절연막(110, 114)을 생략하거나 제1 및 제4 질소 함유 절연막(106, 118)을 생략할 수도 있다.
도 1i를 참조하면, 제4 질소 함유 절연막(118) 상에 제2 도전막(122)을 형성한다. 제2 도전막(122)은 플래시 메모리 소자의 컨트롤 게이트로 사용하기 위한 것으로, 폴리실리콘막으로 형성하거나 일함수(workfunction)가 높은 금속 물질로 이루어진 금속막으로 형성할 수 있다. 이때, 금속막은 Ti, TiN, TaN, Ta, HfN, ZrN, Mo, Pt, Ni, Au, Al, Cu, RuO2, Ir 또는 IrO2로 형성할 수 있다.
이렇듯, 제2 도전막(122)이 일함수가 높은 금속 물질로 이루어진 금속막으로 형성될 경우에는 제2 도전막(122)이 제2 절연막(116)과 직접대면하더라도 계면에서의 반응을 억제하고 누설 전류를 줄일 수 있다.
한편, 제2 도전막(122)을 일함수가 높은 금속 물질로 이루어진 금속막으로 형성할 경우에는 제2 도전막(122)의 저항을 낮추기 위하여 금속막 상에 텅스텐 질화막(WN) 및 텅스텐막(W)을 더 형성할 수 있다. 여기서, 텅스텐 질화막(WN)은 텅스텐(W)이 확산되는 것을 방지하기 위한 확산 장벽층(diffusion barrier)으로서 사용된다. 여기서, 금속막, 텅스텐 질화막(WN) 및 텅스텐막(W) 각각은 화학기상증착(CVD) 방법, 물리기상증착(PVD) 방법 또는 원자층 증착(ALD) 방법으로 형성할 수 있으며, ALD 방법을 이용할 경우 ALD 방법을 이용하여 형성되는 고유전체막(120)과 인-시튜(in-situ) 공정으로 실시할 수 있고, 이를 통해 생산성을 향상시킬 수 있 다.
또한, 텅스텐 질화막(WN)을 형성한 후에는 급속열처리(Rapid Thermal Process; RTP) 공정을 더 실시할 수 있다. 이때, RTP 공정은 500 내지 900℃의 온도로, N2 분위기에서 실시할 수 있다.
도 1j를 참조하면, 마스크(미도시)를 이용한 통상적인 식각 공정을 실시하여 제2 도전막(122), 고유전체막(120), 제1 도전막(104) 및 터널 절연막(102)을 패터닝한다. 이때, 패터닝은 일 방향으로 패터닝된 제1 도전막(104)과 교차하는 방향(워드라인 방향)으로 실시한다. 이로써, 제1 도전막(104)으로 이루어지는 플로팅 게이트(104a) 및 제2 도전막(122)으로 이루어지는 컨트롤 게이트(122a)가 형성되고, 이때, 터널 절연막(102), 플로팅 게이트(104a), 고유전체막(120) 및 컨트롤 게이트(122a)는 게이트 패턴(124)을 형성한다.
도 1k를 참조하면, 게이트 패턴(124)을 형성하기 위한 식각 공정에 의해 게이트 패턴(124)에 발생된 손상(damage)을 치유하기 위하여 측벽 산화(sidewall oxidation) 공정을 실시한다. 이로써, 측벽 산화 공정을 통해 게이트 패턴(124)의 측벽이 산화되어 식각 손상층이 측벽 산화막(126)으로 형성된다. 본 발명에서는 플로팅 게이트(104a)와 제1 절연막(108) 사이에 제1 질소 함유 절연막(106)이 형성되고, 컨트롤 게이트(122)와 제2 절연막(116) 사이에 제4 질소 함유 절연막(118)이 형성되거나 혹은 제1 및 제2 절연막(108, 116)이 알루미늄 산화막(Al2O3)으로 형성되어 각각의 계면에서의 반응성이 억제됨으로써 측벽 산화 공정을 실시하더라도 플 로팅 게이트(104a)와 컨트롤 게이트(126)의 양쪽 끝부분에서 버즈 빅 현상이 방지된다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1k는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 공정단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 106 : 제1 질소 함유 절연막
108 : 제1 절연막 110 : 제2 질소 함유 절연막
112 : 고유전절연막 114 : 제3 질소 함유 절연막
116 : 제2 절연막 118 : 제4 질소 함유 절연막
120 : 고유전체막 122 : 제2 도전막
124 : 게이트 패턴 126 : 측벽 산화막
Claims (55)
- 반도체 기판 상에 형성된 터널 절연막;상기 터널 절연막 상에 형성된 플로팅 게이트;상기 플로팅 게이트 상에 형성된 제1 질소 함유 절연막;상기 제1 질소 함유 절연막 상에 형성된 제1 절연막;상기 제1 절연막 상에 형성된 고유전절연막;상기 고유전절연막 상에 형성된 제2 절연막;상기 제2 절연막 상에 형성된 제2 질소 함유 절연막; 및상기 제2 질소 함유 절연막 상에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 소자.
- 반도체 기판 상에 형성된 터널 절연막;상기 터널 절연막 상에 형성된 플로팅 게이트;상기 플로팅 게이트 상에 형성된 제1 절연막;상기 제1 절연막 상에 형성된 제1 질소 함유 절연막;상기 제1 질소 함유 절연막 상에 형성된 고유전절연막;상기 고유전절연막 상에 형성된 제2 질소 함유 절연막;상기 제2 질소 함유 절연막 상에 형성된 제2 절연막; 및상기 제2 절연막 상에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 소 자.
- 제 1 항 또는 제 2 항에 있어서,상기 플로팅 게이트는 폴리실리콘막으로 형성되는 비휘발성 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 및 제2 질소 함유 절연막 각각은 실리콘 산화질화막(SiON) 또는 실리콘 질화막(Si3N4)을 포함하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 제1 및 제2 절연막 각각은 알루미늄 산화막(Al2O3)으로 형성되는 비휘발성 메모리 소자.
- 제 2 항에 있어서,상기 제1 및 제2 절연막 각각은 DCS-HTO(dichlorosilane-High Temperature Oxide)막으로 형성되는 비휘발성 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 및 제2 절연막 각각은 20 내지 100Å의 두께로 형성되는 비휘발성 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 고유전절연막은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 및 PZT 중에서 선택되는 어느 하나의 고유전 물질로 형성된 단일 물질막, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 및 PZT 중에서 선택되는 어느 하나의 물질과 Al2O3 물질이 혼합되어 형성된 혼합 물질막 및 HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 및 PZT 중에서 선택되는 어느 하나의 물질과 Al2O3 물질이 교대로 적층된 라미네이트 구조막 중 선택되는 어느 하나로 형성되는 비휘발성 메모리 소자.
- 제 8 항에 있어서,상기 혼합 물질막은 HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 및 PZT 중에서 선택되는 어느 하나의 물질과 Al2O3 물질이 0.1 내지 9.9Å의 두께로 교대로 적층된 후 혼합되어 형성된 비휘발성 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 고유전절연막은 20 내지 150Å의 두께로 형성되는 비휘발성 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 컨트롤 게이트는 폴리실리콘막 또는 일함수가 높은 금속 물질로 이루어진 금속막으로 형성되는 비휘발성 메모리 소자.
- 제 11 항에 있어서,상기 금속막은 Ti, TiN, TaN, Ta, HfN, ZrN, Mo, Pt, Ni, Au, Al, Cu, RuO2, Ir 또는 IrO2로 형성되는 비휘발성 메모리 소자.
- 제 11 항에 있어서,상기 컨트롤 게이트는 상기 금속막 상에 텅스텐 질화막(WN) 및 텅스텐막(W)을 더 포함하여 형성되는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 고유전절연막과 상기 제1 및 제2 절연막 사이에 각각 제3 및 제4 질소 함유 절연막을 더 포함하는 비휘발성 메모리 소자.
- 제 2 항에 있어서,상기 플로팅 게이트와 상기 제1 절연막 사이 및 상기 컨트롤 게이트와 상기 제2 절연막 사이에 각각 제3 및 제4 질소 함유 절연막을 더 포함하는 비휘발성 메모리 소자.
- 제 14 항 또는 제 15 항에 있어서,상기 제3 및 제4 질소 함유 절연막 각각은 실리콘 산화질화막(SiON) 또는 실리콘 질화막(Si3N4)을 포함하는 비휘발성 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 터널 절연막, 상기 플로팅 게이트, 상기 제1 및 제2 질소 함유 절연막, 상기 제1 및 제2 절연막, 상기 고유전절연막 및 상기 컨트롤 게이트를 포함하는 게이트 패턴의 측벽에 측벽 산화막을 더 포함하는 비휘발성 메모리 소자.
- 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계;상기 제1 도전막 상에 제1 질소 함유 절연막을 형성하는 단계;상기 제1 질소 함유 절연막 상에 제1 절연막을 형성하는 단계;상기 제1 절연막 상에 고유전절연막을 형성하는 단계;상기 고유전절연막 상에 제2 절연막을 형성하는 단계;상기 제2 절연막 상에 제2 질소 함유 절연막을 형성하는 단계; 및상기 제2 질소 함유 절연막 상에 제2 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계;상기 제1 도전막 상에 제1 절연막을 형성하는 단계;상기 제1 절연막 상에 제1 질소 함유 절연막을 형성하는 단계;상기 제1 질소 함유 절연막 상에 고유전절연막을 형성하는 단계;상기 고유전절연막 상에 제2 질소 함유 절연막을 형성하는 단계;상기 제2 질소 함유 절연막 상에 제2 절연막을 형성하는 단계; 및상기 제2 절연막 상에 제2 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항에 있어서,상기 고유전절연막 형성 전·후로 제3 및 제4 질소 함유 절연막을 형성하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 19 항에 있어서,상기 제1 절연막 및 상기 제2 도전막 형성 전 제3 및 제4 질소 함유 절연막을 형성하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항 또는 제 19 항에 있어서,상기 플로팅 게이트는 폴리실리콘막으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항 또는 제 19 항에 있어서,상기 제1 및 제2 질소 함유 절연막 각각은 플라즈마 질화 처리(Plasma Nitridation; PN) 공정으로 형성되거나 혹은 원자층 증착(Atomic Layer Deposition; ALD) 방법으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 20 항 또는 제 21 항에 있어서,상기 제3 및 제4 질소 함유 절연막 각각은 플라즈마 질화 처리 공정으로 형성되거나 혹은 원자층 증착 방법으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 23 항 또는 제 24 항에 있어서,상기 플라즈마 질화 처리 공정은 0kW보다 높고, 5kW 이하의 파워, 0.1 내지 1torr의 압력 및 300 내지 600℃의 온도에서 실시되는 비휘발성 메모리 소자의 제조 방법.
- 제 23 항 또는 제 24 항에 있어서,상기 플라즈마 질화 처리 공정은 Ar 가스와 N2 가스를 혼합한 혼합 가스 분위기에서 실시되는 비휘발성 메모리 소자의 제조 방법.
- 제 23 항 또는 제 24 항에 있어서,상기 원자층 증착 방법은 200 내지 500℃의 온도에서 실시되는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항에 있어서,상기 제1 및 제2 절연막 각각은 알루미늄 산화막(Al2O3)으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 28 항에 있어서,상기 알루미늄 산화막(Al2O3)은 원자층 증착 방법으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 29 항에 있어서,상기 원자층 증착 방법은 300 내지 500℃의 온도에서 실시되는 비휘발성 메모리 소자의 제조 방법.
- 제 29 항에 있어서,상기 원자층 증착 방법은 금속 유기 소스(metal organic source) 또는 할라이드 소스(halide source)를 알루미늄 전구체로 사용하는 비휘발성 메모리 소자의 제조 방법.
- 제 29 항에 있어서,상기 원자층 증착 방법은 O2, H2O 또는 O3를 반응 가스로 사용하는 비휘발성 메모리 소자의 제조 방법.
- 제 29 항에 있어서,상기 원자층 증착 방법은 N2 가스 또는 Ar 가스를 퍼지(purge) 가스로 사용하는 비휘발성 메모리 소자의 제조 방법.
- 제 19 항에 있어서,상기 제1 및 제2 절연막 각각은 DCS-HTO(dichlorosilane-High Temperature Oxide)막으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 34 항에 있어서,상기 DCS-HTO막은 저압화학기상증착(LPCVD) 방법으로 형성되는 비휘발성 메 모리 소자의 제조 방법.
- 제 35 항에 있어서,상기 저압화학기상증착 방법은 600 내지 900℃의 온도에서 실시되는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항 또는 제 19 항에 있어서,상기 제1 및 제2 절연막 각각은 20 내지 100Å의 두께로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항 또는 제 19 항에 있어서,상기 고유전절연막은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 및 PZT 중에서 선택되는 어느 하나의 고유전 물질로 형성된 단일 물질막, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 및 PZT 중에서 선택되는 어느 하나의 물질과 Al2O3 물질이 혼합되어 형성된 혼합 물질막 및 HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 및 PZT 중에서 선택되는 어느 하나의 물질과 Al2O3 물질이 교대로 적층된 라미네이트(laminate) 구조막 중 선택되는 어느 하나로 형성되는 비휘발 성 메모리 소자의 제조 방법.
- 제 38 항에 있어서,상기 혼합 물질막은 HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 및 PZT 중에서 선택되는 어느 하나의 물질과 Al2O3 물질이 0.1 내지 9.9Å의 두께로 교대로 적층된 후 혼합되어 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항 또는 제 19 항에 있어서,상기 고유전절연막은 원자층 증착 방법으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 40 항에 있어서,상기 원자층 증착 방법은 200 내지 500℃의 온도에서 실시되는 비휘발성 메모리 소자의 제조 방법.
- 제 40 항에 있어서,상기 원자층 증착 방법은 금속 유기 소스(metal organic source) 또는 할라이드 소스(halide source)를 금속 전구체로 사용하는 비휘발성 메모리 소자의 제조 방법.
- 제 40 항에 있어서,상기 원자층 증착 방법은 O2, H2O 또는 O3를 반응 가스로 사용하는 비휘발성 메모리 소자의 제조 방법.
- 제 40 항에 있어서,상기 원자층 증착 방법은 N2 가스 또는 Ar 가스를 퍼지 가스로 사용하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항 또는 제 19 항에 있어서,상기 고유전절연막은 20 내지 150Å의 두께로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항 또는 제 19 항에 있어서,상기 제2 도전막은 폴리실리콘막 또는 일함수가 높은 금속 물질로 이루어진 금속막으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 46 항에 있어서,상기 금속막은 Ti, TiN, TaN, Ta, HfN, ZrN, Mo, Pt, Ni, Au, Al, Cu, RuO2, Ir 또는 IrO2로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 47 항에 있어서,상기 제2 도전막은 상기 금속막 상에 텅스텐 질화막(WN) 및 텅스텐막(W)을 더 포함하여 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 48 항에 있어서,상기 금속막, 상기 텅스텐 질화막(WN) 및 상기 텅스텐막(W) 각각은 화학기상증착(CVD) 방법, 물리기상증착(PVD) 방법 또는 원자층 증착(ALD) 방법으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 48 항에 있어서,상기 텅스텐 질화막(WN)을 형성한 후에 열처리 공정을 더욱 수행하는 비휘발성 메모리 소자의 제조 방법.
- 제 50 항에 있어서,상기 열처리 공정은 급속열처리(Rapid Thermal Process; RTP) 공정을 이용하여 500 내지 900℃의 온도로, N2 분위기에서 실시되는 비휘발성 메모리 소자의 제조 방법.
- 제 19 항에 있어서,상기 제2 질소 함유 절연막 형성 후 열처리 공정을 더욱 수행하는 비휘발성 메모리 소자의 제조 방법.
- 제 21 항에 있어서,상기 제2 도전막 형성 전에 상기 제4 질소 함유 절연막을 형성한 후 열처리 공정을 더욱 수행하는 비휘발성 메모리 소자의 제조 방법.
- 제 52 항 또는 제 53 항에 있어서,상기 열처리 공정은 급속열처리(RTP) 공정을 이용하여 700 내지 1000℃의 온도로, N2 또는 O2 분위기에서 실시되는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항 또는 제 19 항에 있어서, 상기 제2 도전막 형성 후,상기 제2 도전막, 상기 제1 및 제2 질소 함유 절연막, 상기 제1 및 제2 절연막, 상기 고유전절연막, 상기 제1 도전막 및 상기 터널 절연막을 패터닝하여 게이트 패턴을 형성하는 단계; 및측벽 산화 공정을 실시하여 상기 게이트 패턴의 측벽에 측벽 산화막을 형성 하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
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