JPWO2015083281A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JPWO2015083281A1
JPWO2015083281A1 JP2014539938A JP2014539938A JPWO2015083281A1 JP WO2015083281 A1 JPWO2015083281 A1 JP WO2015083281A1 JP 2014539938 A JP2014539938 A JP 2014539938A JP 2014539938 A JP2014539938 A JP 2014539938A JP WO2015083281 A1 JPWO2015083281 A1 JP WO2015083281A1
Authority
JP
Japan
Prior art keywords
power supply
supply voltage
wiring
semiconductor device
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014539938A
Other languages
English (en)
Inventor
勝 岩渕
勝 岩渕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of JPWO2015083281A1 publication Critical patent/JPWO2015083281A1/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/60—Peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

ノイズの低減が実現可能な半導体装置を提供する。そこで、例えば、コア回路部ＣＲＢＫを形成するための第１領域と、第１領域内の電源電圧配線ＬＮＶＤ１と、第１領域外の電源電圧配線ＬＮＶＤ２と、オンチップコンデンサＣＣとを備える。ＣＣは、ＬＮＶＤ２の一部の区間よりなる上部電極ＵＰＮと、基準電源電圧ＶＳＳが供給される下部電極ＬＷＮとを持ち、単位セルで構成される。電源供給元ノードからの内部電源電圧ＶＤＤは、ＵＰＮを経由してＣＲＢＫに供給される。

Description

本発明は、半導体装置に関し、例えば、マイクロコンピュータ等の半導体装置に適用して有効な技術に関する。
例えば、特許文献１には、各単位セルの周辺に電源電位配線と接地電位配線とを配置し、電源電位配線と接地電位配線とその間の絶縁膜とで構成されるデカップリングキャパシタによって電源ノイズを低減する技術が記載されている。また、特許文献２には、電源端子パッドに接続される外周電源配線と、内部回路と外周電源配線との間に設けられる内部回路用の電源配線（電源電位用、接地電位用）とを備え、外周電源配線と内部回路用の電源配線が１箇所のみで接続される構成が示されている。この内部回路用の電源配線（電源電位用）と電源配線（接地電位用）は、近接して配置されることでＲＣフィルタを構成し、内部回路が発生したＥＭＩノイズを減衰する。
特開２００８−３００７６５号公報 特開２００９−２８３７９２号公報
近年、マイクロコンピュータ等を代表とする半導体装置では、プロセスの微細化に伴い高速化および内部電源電圧の低電圧化が進んでおり、電源ノイズの対策やＥＭＣ（Electro Magnetic Compatibility）ノイズの対策がより重要性を増してきている。そこで、例えば、特許文献１や特許文献２の技術を用いることが考えられる。
特許文献１の技術は、半導体装置内の内部回路（コア回路）において、その内部回路に存在する電源電位配線と接地電位配線によって電源ノイズを低減する技術である。しかしながら、このような内部回路における配線間容量のみでは、必要な容量値を十分に確保できない場合がある。また、電源端子から内部回路に到るまでの電源配線上で、ＩＲドロップ等によって生じる電源ノイズを十分に低減できない恐れがある。
特許文献２の技術は、電源端子と内部回路（コア回路）を接続する電源配線の全ての区間をＲＣフィルタとして機能させる技術である。しかしながら、ＲＣフィルタの特性を十分に確保するためには、電源端子と内部回路との間に長い電源配線が必要となる場合がある。この場合、内部回路から電源端子に向けたＥＭＩノイズ（エミッションノイズ）は低減できるが、逆に、電源端子から内部回路に向けて供給される電源電圧にＩＲドロップが生じ易くなり、これに伴う電源ノイズによって内部回路が誤動作する恐れがある。
後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態による半導体装置は、一つの半導体基板で構成され、第１領域と、第１電源電圧配線と、電源供給元ノードと、第２電源電圧配線と、オンチップコンデンサとを有する。第１領域は、所定の処理を実行するコア回路部を形成するための領域である。第１電源電圧配線は、第１領域内に配置され、コア回路部に電源電圧を供給する。電源供給元ノードは、第１領域外に配置され、電源電圧の供給元となる。第２電源電圧配線は、電源供給元ノードと第１電源電圧配線とを接続する。オンチップコンデンサは、第２電源電圧配線の一部の区間よりなる第１電極と、基準電源電圧が供給される第２電極とを持ち、単位セルで構成される。電源供給元ノードからの電源電圧は、当該第１電極を経由してコア回路部に供給される。
前記一実施の形態によれば、ノイズの低減が実現可能になる。
本発明の実施の形態１による半導体装置において、その全体の概略構成例を示す平面図である。 図１とは異なる概略構成例を示す平面図である。 （ａ）は、図１の半導体装置を搭載した配線基板の概略構成例を示す平面図であり、（ｂ）は、図２の半導体装置を搭載した配線基板の概略構成例を示す平面図である。 図１の半導体装置において、その電源レギュレータ回路およびその周辺を含めた等価回路の一例を示す回路図である。 図１の半導体装置において、その電源レギュレータ回路周りの実際の構成例を示す回路ブロック図である。 図１の半導体装置において、その主要部の概略構成例を示す模式図である。 図２の半導体装置において、その主要部の概略構成例を示す模式図である。 （ａ）は、図６および図７におけるオンチップコンデンサを模式的に表す回路記号であり、（ｂ）は、（ａ）の比較例となる回路記号である。 図６および図７の半導体装置において、そのオンチップコンデンサの概略的な配置例を示す平面図である。 図６および図７の半導体装置において、そのオンチップコンデンサの各種構造例を示す概略図である。 （ａ）は、本発明の実施の形態２による半導体装置において、半導体チップ内でのオンチップコンデンサの概略的な配置例を示す平面図であり、（ｂ）は、（ａ）における一部の領域の詳細なレイアウト構成例を示す平面図である。 （ａ）は、図１１（ｂ）におけるＡ−Ａ’間の構造例を示す断面図であり、（ｂ）は、図１１（ｂ）におけるＢ−Ｂ’間の構造例を示す断面図である。 （ａ）は、図１２（ａ）を簡略的に表す断面構造およびその等価回路の一例を示す図であり、（ｂ）は、図１３（ａ）の比較例となる断面構造およびその等価回路の一例を示す図である。 図１２（ａ）および図１２（ｂ）のオンチップコンデンサにおいて、そのゲート配線として用いられるメタルゲートの構造例を示す断面図である。 （ａ）は、本発明の実施の形態３による半導体装置において、半導体チップ内でのオンチップコンデンサおよび電源レギュレータ回路の概略的な配置例を示す平面図であり、（ｂ）は、（ａ）における一部の領域の詳細なレイアウト構成例を示す平面図である。 （ａ）は、本発明の実施の形態３による半導体装置において、半導体チップ内でのオンチップコンデンサの概略的な配置例を示す平面図であり、（ｂ）は、（ａ）における一部の領域の詳細なレイアウト構成例を示す平面図である。 （ａ）は、図１６（ｂ）における各オンチップコンデンサの詳細なレイアウト構成例を示す平面図であり、（ｂ）は、（ａ）におけるＣ−Ｃ’間の構造例を示す断面図である。 図１７（ａ）および図１７（ｂ）のオンチップコンデンサにおける一部の構造例を模式的に示す立体図である。 （ａ）〜（ｄ）は、本発明の実施の形態５による半導体装置において、その主要部のそれぞれ異なる構成例を示す概略図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
《半導体装置全体の概略構成》
図１は、本発明の実施の形態１による半導体装置において、その全体の概略構成例を示す平面図である。図１には、半導体装置の一例として、一つの半導体基板で構成される半導体チップＣＨＰ１が示される。ＣＨＰ１は、例えば、マイクロコンピュータ等である。ＣＨＰ１は、外周部に外部入出力領域（ＩＯ領域）ＩＯＢＫを備え、その内部にコア回路部ＣＲＢＫと、アナログ回路部ＡＮＧＢＫと、電源レギュレータ回路ＶＲＥＧと、クロック生成回路部ＣＫＢＫを備える。ＩＯＢＫには、複数のパッドＰＤが配置される。ＰＤの中には、電源電圧ＶＣＣ用のパッドＰＤｖｃｃ、基準電源電圧ＶＳＳ（接地電源電圧ＧＮＤ）用のパッドＰＤｖｓｓ、内部電源電圧ＶＤＤ用のパッドＰＤｖｃｌが含まれる。
アナログ回路部ＡＮＧＢＫは、例えば、アナログ・ディジタル変換回路やディジタル・アナログ変換回路を代表とする各種アナログ回路が含まれる。図示は省略するが、例えば、ＡＮＧＢＫには、パッドＰＤから電源が直接供給される。電源レギュレータ回路ＶＲＥＧは、パッドＰＤｖｃｃからの電源電圧ＶＣＣとパッドＰＤｖｓｓからの基準電源電圧ＶＳＳを受けて、内部電源電圧ＶＤＤを生成する。特に限定はされないが、ＶＣＣは２．７Ｖ〜５．５Ｖ等であり、ＶＤＤは１．１Ｖ〜１．８Ｖ等である。クロック生成回路部ＣＫＢＫは、例えば、水晶発振回路やＰＬＬ（phase locked loop）回路等を含み、半導体チップＣＨＰ１内で用いる各種クロック信号を生成する。
コア回路部ＣＲＢＫは、電源レギュレータ回路ＶＲＥＧから供給される内部電源電圧ＶＤＤによって所定の処理を実行し、プロセスの微細化が適用される回路部である。ＣＲＢＫは、フラッシュメモリ等の不揮発性メモリＲＯＭと、ＳＲＡＭ（Static Random Access Memory）等の揮発性メモリＲＡＭと、プロセッサ回路ＣＰＵと、タイマ回路やシリアル通信回路等の各種周辺回路ＰＥＲＩを備える。また、ＣＲＢＫは、外周部に沿って配置されるメイン電源電圧配線ＭＬＶＤＭと、ＭＬＶＤＭから分岐して網目状に配置されるサブ電源電圧配線ＭＬＶＤＳを備える。ＭＬＶＤＳは、通常、ＭＬＶＤＭよりも細い配線で形成される。
メイン電源電圧配線ＭＬＶＤＭは、電源レギュレータ回路ＶＲＥＧの出力に接続され、内部電源電圧ＶＤＤが供給される。ＣＲＢＫ内の各回路は、ＭＬＶＤＳに適宜接続され、ＶＲＥＧからＭＬＶＤＭおよびＭＬＶＤＳを介してＶＤＤが供給される。また、ＭＬＶＤＭは、内部電源電圧ＶＤＤ用のパッドＰＤｖｃｌに接続される。ＰＤｖｃｌは、ＶＤＤの安定化を図るためのパッドであり、ＰＤｖｃｌと基準電源電圧ＶＳＳ用のパッドＰＤｖｓｓとの間には、半導体チップＣＨＰ１の外部に設けられる外付けコンデンサＣＥが接続される。ＣＥは、例えば、０．１μＦ〜１μＦ等の容量値を持つ積層セラミックコンデンサ等である。なお、図示は省略するが、ＣＨＰ１は、実際には、ＶＤＤ用の電源電圧配線（ＭＬＶＤＭ，ＭＬＶＤＳ）と同様に、メイン基準電源電圧配線とサブ基準電源電圧配線を含むＶＳＳ用の基準電源電圧配線も備える。メイン基準電源電圧配線は、ＰＤｖｓｓに接続される。
図２は、図１とは異なる概略構成例を示す平面図である。図２に示す半導体チップＣＨＰ２は、図１の半導体チップＣＨＰ１と比較して、電源レギュレータ回路ＶＲＥＧを備えない点が異なっている。このため、図２のＣＨＰ２では、図１における内部電源電圧ＶＤＤの安定化用のパッドＰＤｖｃｌがＶＤＤの供給用のパッドＰＤｖｄｄに変更されている。ＰＤｖｄｄには、ＣＨＰ２の外部で生成されたＶＤＤが供給される。
図３（ａ）は、図１の半導体装置を搭載した配線基板の概略構成例を示す平面図であり、図３（ｂ）は、図２の半導体装置を搭載した配線基板の概略構成例を示す平面図である。図３（ａ）に示す配線基板ＢＤ１上には、半導体装置の一例となる半導体パッケージＩＣ１が実装される。ＩＣ１は、図１の半導体チップＣＨＰ１をパッケージングしたものである。ＩＣ１は、ＣＨＰ１のパッドＰＤｖｃｃ，ＰＤｖｓｓ，ＰＤｖｃｌにそれぞれ接続される外部端子ＰＮｖｃｃ，ＰＮｖｓｓ，ＰＮｖｃｌを備える。ＢＤ１は、ＰＮｖｃｃ，ＰＮｖｓｓ，ＰＮｖｃｌにそれぞれ接続される各配線パターンに加えて、ＰＮｖｃｌの配線パターンとＰＮｖｓｓの配線パターンの間に実装される外付けコンデンサＣＥを備える。
図３（ｂ）に示す配線基板ＢＤ２上には、半導体装置の一例となる半導体パッケージＩＣ２が実装される。ＩＣ２は、図２の半導体チップＣＨＰ２をパッケージングしたものである。ＩＣ２は、ＣＨＰ２のパッドＰＤｖｃｃ，ＰＤｖｓｓ，ＰＤｖｄｄにそれぞれ接続される外部端子ＰＮｖｃｃ，ＰＮｖｓｓ，ＰＮｖｄｄを備える。ＢＤ２は、ＰＮｖｃｃ，ＰＮｖｓｓ，ＰＮｖｄｄにそれぞれ接続される各配線パターンを備える。
例えば、コア回路部ＣＲＢＫにおけるプロセスの微細化に伴い、内部電源電圧ＶＤＤの低電圧化が進んでいるため、図１および図３（ａ）のように、半導体チップＣＨＰ１（半導体パッケージＩＣ１）内に電源レギュレータ回路ＶＲＥＧを備える場合が多い。ただし、ＣＲＢＫの消費電力が増大してくると、ＶＲＥＧを備えた半導体パッケージではパッケージの熱抵抗等によって自己発熱量が増大し、問題が生じる場合がある。例えば、このような場合には、図２および図３（ｂ）のように、ＶＤＤを外部から直接供給する方式が用いられる。
《電源レギュレータ回路周りの概略構成》
図４は、図１の半導体装置において、その電源レギュレータ回路およびその周辺を含めた等価回路の一例を示す回路図である。図４に示す電源レギュレータ回路ＶＲＥＧは、リニアレギュレータであり、アンプ回路ＡＭＰｖとＰＭＯＳトランジスタＭＰｖを備えている。ＭＰｖは、ソースに電源電圧ＶＣＣが供給され、ドレインから内部電圧電圧ＶＤＤを出力する。ＡＭＰｖは、２入力の一方に参照電圧Ｖｒｅｆが印加され、２入力の他方にＶＤＤ（ＭＰｖのドレイン）が帰還され、ＶＤＤがＶｒｅｆに一致するようにＭＰｖのゲート電圧を制御する。
参照電圧Ｖｒｅｆは、参照電圧生成回路ＶＲＥＦＧによって生成される。ＶＲＥＦＧは、バンドギャップリファレンス回路ＢＧＲと、アンプ回路ＡＭＰｒと、ＰＭＯＳトランジスタＭＰｒと、可変抵抗ＲＶを備えている。ＭＰｒは、ソースに電源電圧ＶＣＣが供給され、ドレインからＶｒｅｆを出力する。ＲＶは、ＭＰｒのドレインの電圧（Ｖｒｅｆ）と基準電源電圧ＶＳＳ（接地電源電圧ＧＮＤ）の間を所定の比率で抵抗分圧し、プロセスの製造ばらつき等を補正する所謂トリミング抵抗として機能する。抵抗分圧の比率は、例えば図１の不揮発性メモリＲＯＭ内に予め格納されている。ＡＭＰｒは、２入力の一方にＢＧＲの出力電圧が印加され、２入力の他方にＲＶ内の抵抗分圧ノードの電圧が帰還され、抵抗分圧ノードの電圧がＢＧＲの出力電圧に一致するようにＭＰｒのゲート電圧を制御する。
図５は、図１の半導体装置において、その電源レギュレータ回路周りの実際の構成例を示す回路ブロック図である。図４のような電源レギュレータ回路ＶＲＥＧは、図５に示すように、実際には、半導体チップＣＨＰ１内に適宜分散して複数配置される。すなわち、複数のＶＲＥＧは、電源電圧ＶＣＣと１個の参照電圧生成回路ＶＲＥＦＧからの参照電圧Ｖｒｅｆとを受けてそれぞれ内部電源ＶＤＤを生成し、当該ＶＤＤを共通の電源電圧配線ＬＮＶＤに出力する。ＶＲＥＧの数は、各ＶＲＥＧの電流供給能力とコア回路部ＣＲＢＫの消費電流に応じて定められる。また、各ＶＲＥＧは、例えば、図１におけるＣＲＢＫの外周部に沿って、適宜分散して配置される。
ここで、図４において、電源レギュレータ回路ＶＲＥＧによって生成された内部電源電圧ＶＤＤは、コア回路部ＣＲＢＫに供給されると共に、パッドＰＤｖｃｌにも出力される。ＣＲＢＫは、等価的に、ＶＤＤが供給される電源電圧配線ＬＮＶＤと基準電源電圧ＶＳＳが供給される基準電源電圧配線ＬＮＶＳとの間に接続された電流源ＣＳとして表すことができる。ＣＳの電流値は、ＣＲＢＫの処理内容に応じて頻繁に変動する。ＬＶｖｄｄおよびＬＮＶＳは、実際には寄生抵抗成分を持っている。このため、ＶＤＤおよびＶＳＳにおいては、このＣＳの電流値の変動に応じて電源ノイズが発生する。
このような電源ノイズが発生すると、例えば、コア回路部ＣＲＢＫ内の各回路に誤動作が生じる恐れや、電源レギュレータ回路ＶＲＥＧの動作が不安定となる恐れや、パッドＰＤｖｃｌに過大なＥＭＩノイズ（エミッションノイズ）が生じる恐れなどがある。このようなノイズは、電源電圧配線ＬＮＶＤと基準電源電圧配線ＬＮＶＳとの間に存在する寄生容量ＣＰや、外付けコンデンサＣＥによってある程度低減することが可能である。ＣＰは、主に、図１に示した網目状のサブ電源電圧配線ＭＬＶＤＳと図示しないサブ基準電源電圧配線と間の配線容量や、ＣＲＢＫを構成する各トランジスタの拡散層の容量等に該当する。ただし、ＣＰだけでは、例えば、ｎＦオーダ程度の容量値しか得られず、容量値が不足する場合がある。また、ＣＥは、ＣＲＢＫに対してある程度の距離を持つ配線を介して接続されるため、当該配線の寄生抵抗成分等によって、ＣＲＢＫのバイパスコンデンサとして効果的に機能することができない場合がある。
《半導体装置（本実施の形態の主要部）の概略》
図６は、図１の半導体装置において、その主要部の概略構成例を示す模式図である。図６に示す半導体チップＣＨＰ１は、電源レギュレータ回路ＶＲＥＧとコア回路部ＣＲＢＫに加えてオンチップコンデンサＣＣを備える。ＣＲＢＫは、ＣＲＢＫ内に配置され、ＣＲＢＫ内の各回路に内部電圧ＶＤＤを供給するための電源電圧配線（第１電源電圧配線）ＬＮＶＤ１を備える。電源電圧配線（第１電源電圧配線）ＬＮＶＤ１は、図１におけるメイン電源電圧配線ＭＬＶＤＭおよびサブ電源電圧配線ＭＬＶＤＳに該当する。
電源レギュレータ回路ＶＲＥＧの出力ノードは、電源供給元ノードＮｖｄｄとなる。Ｎｖｄｄと電源電圧配線（第１電源電圧配線）ＬＮＶＤ１とは、コア回路部ＣＲＢＫの外部に配置される電源電圧配線（第２電源電圧配線）ＬＮＶＤ２を介して接続される。オンチップコンデンサＣＣは、基準電源電圧ＶＳＳ（接地電源電圧ＧＮＤ）が供給される下部電極（第２電極）ＬＷＮと、上部電極（第１電極）ＵＰＮとを持つ。ＬＷＮとＵＰＮの間には絶縁膜ＩＳが設けられる。ここで、ＣＣは、ＬＮＶＤ２の一部の区間をＵＰＮとしている。
図７は、図２の半導体装置において、その主要部の概略構成例を示す模式図である。図７に示す半導体チップＣＨＰ２は、図６の半導体チップＣＨＰ１と比べて、電源レギュレータ回路ＶＲＥＧが削除された構成となっている。このため、パッドＰＤｖｄｄが電源供給元ノードとなる。これ以外の構成に関しては、図６の場合と同様である。すなわち、図７のＣＨＰ２も、図６のＣＨＰ１の場合と同様に、オンチップコンデンサＣＣは、電源電圧配線（第２電源電圧配線）ＬＮＶＤ２の一部の区間を上部電極（第１電極）ＵＰＮとしている。
図８（ａ）は、図６および図７におけるオンチップコンデンサを模式的に表す回路記号であり、図８（ｂ）は、図８（ａ）の比較例となる回路記号である。図６および図７の構造を持つオンチップコンデンサＣＣを用いることで、電源供給元ノードＮｖｄｄからの内部電源電圧ＶＤＤは、必ず上部電極（第１電極）ＵＰＮを経由してコア回路部ＣＲＢＫに供給されることになる。これは、例えば図８（ａ）に示すような回路記号で表すことができる。図８（ａ）に示すＣＣは、３個のノードＮ１〜Ｎ３を持ち、例えば、Ｎ３を基準電源電圧ＶＳＳ（接地電源電圧ＧＮＤ）として、Ｎ１から入力されたＶＤＤをＮ２から出力する。この際に、ＵＰＮは、このＮ１からＮ２に向けたＶＤＤの電源電圧配線であると共に、コンデンサの電極でもある。
これに対して、図８（ｂ）に示す比較例となるオンチップコンデンサＣＣ’は、２個のノードＮ３，Ｎ４を持ち、Ｎ３を基準電源電圧ＶＳＳ（接地電源電圧ＧＮＤ）として、Ｎ４を内部電源電圧ＶＤＤの電源電圧配線に並列に接続する構成となっている。図示は省略しているが、Ｎ４において、厳密には、抵抗成分が存在する。そうすると、図８（ｂ）のオンチップコンデンサＣＣ’では、ＶＤＤは、インピーダンスが低い電源電圧配線を素通りするため、ＣＣ’がバイパスコンデンサとして効果的に機能しない事態が起こり得る。言い換えれば、実効的にバイパスコンデンサとして機能する容量値は、ＣＣ’が持つ容量値の一部となる恐れがある。ＣＣ’を効果的に機能させるためには、ＣＣ’が持つ容量値をより大きくする（例えばＣＣ’の回路面積を大きくする）必要がある。
一方、図８（ａ）のオンチップコンデンサＣＣを用いると、内部電源電圧ＶＤＤは、必然的に上部電極（第１電極）ＵＰＮを通過することになるため、ＣＣがバイパスコンデンサとして効果的に機能する。言い換えれば、ＣＣが持つ容量値と、バイパスコンデンサとして機能する実効的な容量値が同等となる。これにより、ＣＣを用いることで、例えば、オンチップコンデンサＣＣ’と同じ効果をＣＣ’が持つ容量値よりも小さい容量値で得ることが可能になる。
このように、図６および図７に示すオンチップコンデンサＣＣは、バイパスコンデンサとして機能する。バイパスコンデンサは、例えば、内部電源電圧ＶＤＤに生じている所定の周波数成分を持つ電源ノイズをコンデンサのインピーダンス特性（１／（周波数×容量値））を利用して基準電源電圧ＶＳＳ側にバイパスすることで電源ノイズを低減する機能を持つ。バイパスコンデンサとしての効果を高めるためには、その容量値をある程度大きくすることと、バイパスコンデンサの電極をノイズ発生源に対して低インピーダンスで接続することが有益となる。
図６および図７に示すオンチップコンデンサＣＣを用いると、前述したように、バイパスコンデンサとしての容量値を十分に確保することが可能になる。これによって、図６において、コア回路部ＣＲＢＫで発生した電源ノイズを低減することができる。その結果、ＣＲＢＫの誤動作の防止や、電源レギュレータ回路ＶＲＥＧの動作の安定化や、パッドＰＤｖｃｌから放出されるＥＭＩノイズ（エミッションノイズ）の低減などが図れる。また、図７においては、ＣＲＢＫで発生した電源ノイズの低減に加えて、パッドＰＤｖｄｄから供給される内部電源電圧ＶＤＤに含まれる電源ノイズを低減することも可能になる。
図９は、図６および図７の半導体装置において、そのオンチップコンデンサの概略的な配置例を示す平面図である。図９において、半導体チップＣＨＰ内には、コア回路部ＣＲＢＫの形成領域（第１領域）が配置される。また、当該第１領域（ＣＲＢＫ）の外周部に沿って、メイン電源電圧配線ＭＬＶＤＭが配置される。ＭＬＶＤＭは、ここではリング状の形状を持ち、ＣＲＢＫを囲むように配置されている。ＭＬＶＤＭで囲まれる領域の内側には、図１等で述べたように、ＭＬＶＤＭから分岐して網目状に配置されるサブ電源電圧配線ＭＬＶＤＳが配置される。オンチップコンデンサＣＣは、ＭＬＶＤＭに沿って複数配置され、ここでは、ＣＲＢＫを囲むように複数配置されている。各ＣＣは、例えば単位セルで構成される。
メイン電源電圧配線ＭＬＶＤＭで囲まれる領域の外側には、図示しない電源供給元ノード（すなわち図６のノードＮｖｄｄ又は図７のパッドＰＤｖｄｄ）に接続されるソース電源電圧配線ＭＬＶＤＰが配置される。ＭＬＶＤＰは、ここではＭＬＶＤＭを囲むリング状の形状を持ち、ＭＬＶＤＭと並んで延伸するように配置される。複数のオンチップコンデンサＣＣは、このＭＬＶＤＰとＭＬＶＤＭの間の領域に配置される。各ＣＣは、上部電極（第１電極）ＵＰＮの一端（図８（ａ）のノードＮ１）がＭＬＶＤＰに接続され、ＵＰＮの他端（図８（ａ）のノードＮ２）がＭＬＶＤＭに接続される。
このような配置例を用いると、電源供給元ノードからコア回路部ＣＲＢＫに向けた内部電源電圧ＶＤＤの供給は、全てオンチップコンデンサＣＣの上部電極（第１電極）ＵＰＮを介して行われることになる。すなわち、図８（ｂ）に示したような内部電源電圧ＶＤＤが素通りするような電源供給経路を排除できる。さらに、ここでは、複数のＣＣがメイン電源電圧配線ＭＬＶＤＭに沿ってＣＲＢＫを囲むように配置されているため、ＣＣのＣＲＢＫに対するバイパスコンデンサとしての効果をより高めることが可能になる。
具体的に説明すると、前述したように、バイパスコンデンサとしての効果を高めるためには、電源ノイズの発生源に対してより低インピーダンス（すなわちより短い配線長）でバイパスコンデンサの電極を接続することが望ましい。図９の配置例を用いることで、コア回路部ＣＲＢＫ内のどの箇所で電源ノイズが発生しても、それを低インピーダンスでバイパスコンデンサの電極に接続し、十分に容量値が確保されたバイパスコンデンサを用いて当該電源ノイズをバイパスすることが可能になる。
また、ここでは、特許文献２に示されるように、通常の電源電圧配線をそのまま流用して容量を形成するのではなく、単位セルを用いてオンチップコンデンサＣＣを形成している。このため、電源電圧配線（例えば図６のＬＮＶＤ２）を不必要に長くせずに必要な容量値を十分に確保することが可能になる。すなわち、電源電圧配線を長くすると、ＩＲドロップによって電源ノイズが増大する恐れがあるが、単位セルを用いることで、このような事態を防止することができる。さらに、単位セルを用いることで、レイアウト設計を自動で行うことができ、設計を容易化することも可能になる。
《オンチップコンデンサの種類》
図１０は、図６および図７の半導体装置において、そのオンチップコンデンサの各種構造例を示す概略図である。図１０において、まず、メタル配線間の容量を用いたオンチップコンデンサＣＣとして、ＭＯＭ型とＭＩＭ型が挙げられる。ＭＯＭ型は、同一メタル配線層内においてメタル配線ＭＬを近接して配置することで、そのメタル配線間絶縁膜ＩＳＬｍを容量として利用し、更に、異なるメタル配線層においてＭＬを重ねて配置することで、その間の層間絶縁膜ＩＳＬｙを容量として利用する構造となる。ＭＩＭ型は、メタル配線ＭＬを薄い絶縁膜ＩＳＬを介して重ねる構造となる。
これらは、電極としてメタル配線ＭＬを用いるため、電極の寄生抵抗（ＥＳＲ（Equivalent Series Resistance））が小さく、バイパスコンデンサとしてのメリットを持つ。さらに、本実施の形態によるオンチップコンデンサＣＣでは、電極が電源電圧配線の一部となっており、電源電圧配線のＩＲドロップを低減するため、または、コア回路部ＣＲＢＫに向けた電流の供給能力を十分に確保するため、電極は可能な限り低抵抗であることが望ましい。この点からもＭＯＭ型およびＭＩＭ型はメリットを持つ。ただし、ＭＩＭ型は、ＭＯＭ型に比べて単位面積当たりの容量値を大きくすることが可能であるが、通常のＣＭＯＳプロセスでは実現できず、特殊なプロセスが必要とされるため、製造コストの面からＭＯＭ型を用いる方が望ましい。
次ぎに、ポリシリコン間の容量を用いたオンチップコンデンサＣＣとして、ＰＩＰ型が挙げられる。ＰＩＰ型は、下層のポリシリコン層ＰＳＬｌの上に絶縁膜ＩＳＬを搭載し、更にその上に上層のポリシリコン層ＰＳＬｕを搭載した構造となる。ＰＳＬｕの上にはシリサイド層ＳＣが形成される。ＰＩＰ型は、プロセス構造が複雑であり、また、電極となるポリシリコン（特に下層側）の寄生抵抗が大きくなる。このため、前述したＭＯＭ型の方が望ましい。
続いて、ＭＯＳ容量を用いたオンチップコンデンサＣＣとして、ＰＭＯＳ型とＮＭＯＳ型が挙げられる。ＰＭＯＳ型は、ｎ型のウエルＷＥＬ（ｎ−）内にソースおよびドレインとなるｐ型の拡散層ＤＦ（ｐ＋）を形成し、更に、ＷＥＬ（ｎ−）上にゲート絶縁膜ＧＯＸを介してゲート配線ＧＬを搭載した構造となる。ＮＭＯＳ型は、ｐ型のウエルＷＥＬ（ｐ−）内にソースおよびドレインとなるｎ型の拡散層ＤＦ（ｎ＋）を形成し、更に、ＷＥＬ（ｐ−）上にゲート絶縁膜ＧＯＸを介してゲート配線ＧＬを搭載した構造となる。なお、ＰＭＯＳ型およびＮＭＯＳ型共に、ＧＬは、例えばポリシリコンによって形成され、ＧＬの上にはシリサイド層ＳＣが形成される。
ＰＭＯＳ型およびＮＭＯＳ型は、単位面積当たりの容量値を大きくすることが可能であるが、電極の寄生抵抗が大きいというデメリットがある。すなわち、電極の一方は、ゲート配線ＧＬ（すなわちポリシリコン）であるため寄生抵抗が大きくなるが、当該寄生抵抗は、シリサイド層ＳＣによってある程度下げることが可能である。ただし、電極の他方は、ウエルＷＥＬ内のチャネル部分となるため、当該部分の寄生抵抗を下げることは容易ではない。このため、前述したＭＯＭ型の方が望ましい。
最後に、アキミュレーション容量を用いたオンチップコンデンサＣＣとして、ｐウエル型およびｎウエル型と、これらにメタルゲートを組み合わせた型とが挙げられる。ｐウエル型は、ｐ型のウエルＷＥＬ（ｐ−）内にそれよりも不純物濃度が高いｐ型の拡散層ＤＦ（ｐ＋）を形成し、更に、ＷＥＬ（ｐ−）上にゲート絶縁膜ＧＯＸを介してゲート配線ＧＬを搭載した構造となる。ｎウエル型は、ｎ型のウエルＷＥＬ（ｎ−）内にそれよりも不純物濃度が高いｎ型の拡散層ＤＦ（ｎ＋）を形成し、更に、ＷＥＬ（ｎ−）上にゲート絶縁膜ＧＯＸを介してゲート配線ＧＬを搭載した構造となる。なお、ｐウエル型およびｎウエル型共に、ＧＬは、例えばポリシリコンによって形成され、ＧＬの上にはシリサイド層ＳＣが形成される。ｐウエル型およびｎウエル型は、前述したＮＭＯＳ型およびＰＭＯＳ型における拡散層の極性が変更されたような構造となっている。このような構造を、本明細書では、アキミュレーション容量と呼ぶ。
アキミュレーション容量は、ＰＭＯＳ型およびＮＭＯＳ型の場合と異なり、電極の他方（例えば、図６における下部電極ＬＷＮ）がウエルＷＥＬとなるため、例えばＷＥＬの面積を大きくすることで寄生抵抗を低減することが可能になる。したがって、オンチップコンデンサＣＣとして、前述したＭＯＭ型の他に当該アキミュレーション容量を用いることも有益である。ただし、アキミュレーション容量は、前述したＰＭＯＳ型およびＮＭＯＳ型の場合と同様に、電極の一方（例えば、図６における上部電極ＵＰＮ）における寄生抵抗もある程度懸念される。そこで、ｐウエル型およびｎウエル型におけるゲート配線ＧＬをメタルゲート配線ＭＧＬに置き換えた構造を用いることがより望ましい。ＭＧＬは、例えばチタン（Ｔｉ）等の金属材料を用いて形成される。
以上、本実施の形態１の半導体装置を用いることで、代表的には、ノイズ（電源ノイズ、ＥＭＩノイズ（エミッションノイズ））の低減が実現可能になる。
（実施の形態２）
本実施の形態２では、実施の形態１で述べたオンチップコンデンサＣＣとしてアキミュレーション容量を用い、また、外部から内部電源電圧ＶＤＤが供給される場合を例として、その詳細について説明する。
《半導体装置（本実施の形態の主要部）の詳細［１］》
図１１（ａ）は、本発明の実施の形態２による半導体装置において、半導体チップ内でのオンチップコンデンサの概略的な配置例を示す平面図であり、図１１（ｂ）は、図１１（ａ）における一部の領域の詳細なレイアウト構成例を示す平面図である。図１１（ａ）には、例えば、前述した図７の半導体チップＣＨＰ２を用いた場合での、オンチップコンデンサＣＣａの概略的な配置例が示されている。
図１１（ａ）に示す半導体チップＣＨＰ２内には、コア回路部ＣＲＢＫの形成領域（第１領域）が配置される。また、当該第１領域（ＣＲＢＫ）の外周部に沿って、メイン電源電圧配線ＭＬＶＤＭが配置される。ＭＬＶＤＭは、ここではリング状の形状を持ち、ＣＲＢＫを囲むように配置されている。ＭＬＶＤＭで囲まれる領域の内側には、図１等で述べたように、ＭＬＶＤＭから分岐して網目状に配置されるサブ電源電圧配線ＭＬＶＤＳが配置される。オンチップコンデンサＣＣａは、ＭＬＶＤＭに沿って複数配置され、ここでは、ＣＲＢＫを囲むように複数配置されている。各ＣＣａは、例えば単位セルで構成される。
メイン電源電圧配線ＭＬＶＤＭで囲まれる領域の外側には、ソース電源電圧配線ＭＬＶＤＰが配置される。ＭＬＶＤＰは、電源供給元ノードとなるパッドＰＤｖｄｄに接続される。ＭＬＶＤＰは、ここではＭＬＶＤＭを囲むリング状の形状を持ち、ＭＬＶＤＭと並んで延伸するように配置される。なお、ＰＤｖｄｄは、外部入出力用のセルＣＬ内に配置され、ＣＬ内には、更にＥＳＤ（Electro Static Discharge）保護素子等が形成される。複数のオンチップコンデンサＣＣａは、このＭＬＶＤＰとＭＬＶＤＭの間の領域に配置される。また、このオンチップコンデンサＣＣａの配置領域を含むようにウエルＷＥＬの領域が形成される。ウエルＷＥＬの領域は、ここでは、川状の領域となっている。
図１１（ｂ）には、図１１（ａ）における、オンチップコンデンサＣＣａを含んだ領域ＡＲ１の詳細が示されている。図１１（ｂ）では、並んで延伸する二辺によって川状の領域を形成するｎ型のウエルＷＥＬ（ｎ−）が配置される。ＷＥＬ（ｎ−）の領域内には、当該領域の延伸方向に沿って、ここでは、２個のＣＣａが所定の間隔で配置される。各ＣＣａは、矩形状のゲート配線ＧＬと、ＷＥＬ（ｎ−）よりも不純物濃度が高い２個のｎ型の拡散層（第１半導体領域）ＤＦ１（ｎ＋）と、ＷＥＬ（ｎ−）よりも不純物濃度が高い２個のｎ型の拡散層（第１半導体領域）ＤＦ２（ｎ＋）とを備える。ＧＬは、ＷＥＬ（ｎ−）の領域の二辺と並んで延伸する第１辺および第２辺と、ＷＥＬ（ｎ−）の領域の二辺と交差する方向に並んで延伸する第３辺および第４辺とを持つ。
２個の拡散層ＤＦ１（ｎ＋）は、ウエルＷＥＬ（ｎ−）内において、ゲート配線ＧＬにおける第１辺および第２辺と、ＷＥＬ（ｎ−）の領域の二辺との間にそれぞれ形成される。２個の拡散層ＤＦ２（ｎ＋）は、ＧＬにおける第３辺および第４辺にそれぞれ近接して形成される。２個のＤＦ１（ｎ＋）および２個のＤＦ２（ｎ＋）には、それぞれ複数のコンタクト層ＣＴが配置される。また、ＧＬには、第１辺〜第４辺の近傍にそれぞれ複数のコンタクト層ＣＴが配置される。
さらに、図１１（ｂ）では、２本の基準電源電圧配線ＭＬＧと、１本のソース電源電圧配線ＭＬＶＤＰと、１本のメイン電源電圧配線ＭＬＶＤＭが配置される。２本のＭＬＧ、ＭＬＶＤＰおよびＭＬＶＤＭのそれぞれは、ウエルＷＥＬ（ｎ−）の領域の延伸方向と同一方向に延伸し、２本のＭＬＧは、ＭＬＶＤＰ，ＭＬＶＤＭを挟むように配置される。２本のＭＬＧは、それぞれ、２個の拡散層ＤＦ１（ｎ＋）に配置されたコンタクト層ＣＴに接続される。ＭＬＶＤＰおよびＭＬＶＤＭは、それぞれ、ゲート配線ＧＬにおいて第１辺および第２辺の近傍に配置されたコンタクト層ＣＴに接続される。なお、図示は省略するが、２個の拡散層ＤＦ２（ｎ＋）に配置されたコンタクト層ＣＴには、例えば、ＭＬＧから分岐した基準電源電圧配線が接続される。
図１２（ａ）は、図１１（ｂ）におけるＡ−Ａ’間の構造例を示す断面図であり、図１２（ｂ）は、図１１（ｂ）におけるＢ−Ｂ’間の構造例を示す断面図である。図１２（ａ）において、半導体基板ＳＵＢ内には、ｎ型のウエルＷＥＬ（ｎ−）が形成される。ＷＥＬ（ｎ−）内には、ＷＥＬ（ｎ−）よりも不純物濃度が高い２個のｎ型の拡散層ＤＦ１（ｎ＋）が形成される。２個のＤＦ１（ｎ＋）によって挟まれる領域には、２個のＤＦ１（ｎ＋）にそれぞれ隣接して２個の素子分離用絶縁膜ＳＴＩ１が配置される。
ウエルＷＥＬ（ｎ−）内において２個の素子分離用絶縁膜ＳＴＩ１で挟まれる領域の上部には、ゲート絶縁膜ＧＯＸを介してゲート配線ＧＬが形成される。ＧＬは、ゲート層ＧＴに位置し、例えばポリシリコン層とシリサイド層の積層構造等で形成される。ＧＯＸは、例えば、二酸化ケイ素（ＳｉＯ２）で形成される。シリサイド層は、例えば、タングステン（Ｗ）や、モリブデン（Ｍｏ）や、チタン（Ｔｉ）等を用いて形成される。
ゲート配線ＧＬの両端部は、それぞれ、コンタクト層ＣＴｇを介して第１メタル配線層Ｍ１内の２個のメタル配線に接続され、当該２個のメタル配線は、それぞれ、コンタクト層ＣＴ１を介して第２メタル配線層Ｍ２内の２個のメタル配線に接続される。当該Ｍ２における２個のメタル配線の一方はソース電源電圧配線ＭＬＶＤＰとなり、他方はメイン電源電圧配線ＭＬＶＤＭとなる。また、２個の拡散層ＤＦ１（ｎ＋）は、それぞれ、コンタクト層ＣＴｄを介してＭ１内の２個のメタル配線に接続される。当該Ｍ１における２個のメタル配線は、共に基準電源電圧配線ＭＬＧとなる。なお、メタル配線は、例えば銅（Ｃｕ）等を用いて形成される。
図１２（ｂ）において、半導体基板ＳＵＢ内には、ｎ型のウエルＷＥＬ（ｎ−）が形成される。ＷＥＬ（ｎ−）内には、ＷＥＬ（ｎ−）よりも不純物濃度が高い２個のｎ型の拡散層ＤＦ２（ｎ＋）が形成される。また、ＷＥＬ（ｎ−）内には、この２個のＤＦ２（ｎ＋）を挟むように、２個のＤＦ２（ｎ＋）にそれぞれ隣接して２個の素子分離用絶縁膜ＳＴＩ２が配置される。ＷＥＬ（ｎ−）内において２個のＤＦ２（ｎ＋）で挟まれる領域の上部には、ゲート絶縁膜ＧＯＸを介してゲート配線ＧＬが形成される。２個のＤＦ２（ｎ＋）は、それぞれ、コンタクト層ＣＴｄを介してＭ１内の２個のメタル配線に接続される。当該Ｍ１における２個のメタル配線は、図１１（ｂ）では省略しているが、共に基準電源電圧配線ＭＬＧとなる。
《オンチップコンデンサの等価回路》
図１３（ａ）は、図１２（ａ）を簡略的に表す断面構造およびその等価回路の一例を示す図であり、図１３（ｂ）は、図１３（ａ）の比較例となる断面構造およびその等価回路の一例を示す図である。図１２（ａ）および図１２（ｂ）に示したように、ウエルＷＥＬ（ｎ−）には、基準電源電圧配線ＭＬＧおよび拡散層ＤＦ１（ｎ＋），ＤＦ２（ｎ＋）を介して基準電源電圧ＶＳＳ（接地電源電圧ＧＮＤ）が供給される。そこで、図１３（ａ）のオンチップコンデンサＣＣａでは、ウエルＷＥＬをＶＳＳに接続している。例えば、図８（ａ）を参照して、図１３（ａ）におけるＷＥＬは、ＣＣａの下部電極（第２電極）ＬＷＮとなり、図１３（ａ）におけるゲート配線ＧＬは、ＣＣａの上部電極（第１電極）ＵＰＮとなる。
図１３（ａ）に示すように、ソース電源電圧配線ＭＬＶＤＰから供給される内部電源電圧ＶＤＤは、コンタクト層ＣＴ１，ＣＴｇを介してゲート配線ＧＬの一端に到達し、ＧＬを経由したのち、ＧＬの他端からＣＴｇ，ＣＴ１を介してメイン電源電圧配線ＭＬＶＤＭに到達する。この際に、ＣＴｇ，ＣＴ１は、ある程度の寄生抵抗成分および寄生インダクタ成分を持っているため、等価回路ではインダクタと抵抗の直列回路で表される。また、ＧＬは、ある程度の寄生抵抗成分を持っており、等価回路では抵抗で表される。ただし、このような寄生成分が存在するものの、内部電源電圧ＶＤＤの供給経路はＧＬしか存在しないため、ＶＤＤは、オンチップコンデンサＣＣａの上部電極となるＧＬを必ず経由する。このため、ＣＣａは、バイパスコンデンサとして効果的に作用する。
一方、比較例となる図１３（ｂ）のオンチップコンデンサＣＣａ’は、図１３（ａ）における第１メタル配線層Ｍ１内の２個のメタル配線がＭ１内のメタル配線ＭＬ１を介して共通に接続されたような構造を備えている。このような構造は、図８（ｂ）に示したような回路記号に対応する。この場合、ソース電源電圧配線ＭＬＶＤＰから供給される内部電源電圧ＶＤＤは、その大部分が当該ＭＬ１を介する供給経路でメイン電源電圧配線ＭＬＶＤＭに到達することになる。このため、ＣＣａ’は、ＣＣａに比べてバイパスコンデンサとしての作用が弱まる。
《メタルゲートの構造》
図１４は、図１２（ａ）および図１２（ｂ）のオンチップコンデンサにおいて、そのゲート配線として用いられるメタルゲートの構造例を示す断面図である。図１３（ａ）等で述べたように、ゲート配線ＧＬは、コンデンサの電極であると共に、内部電源電圧ＶＤＤの電源電圧配線でもあるため、寄生抵抗成分がより小さい方が望ましい。そこで、ゲート配線ＧＬは、例えば、ポリシリコン層とシリサイド層の積層構造よりも、図１４に示すようなメタルゲートの構造で形成される方がより望ましい。
図１４に示すゲート配線ＧＬ（メタルゲート配線ＭＧＬ）は、ゲート絶縁膜ＧＯＸ側から順に３個の層（Ｇ１，Ｇ２，ＳＣ）が積層された構造を備える。例えば、層Ｇ１は窒化チタン（ＴｉＮ）で形成され、層Ｇ２はポリシリコンで形成され、シリサイド層ＳＣはニッケルプラチナを用いて形成される。ＳＣは、その他にも、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、プラチナ（Ｐｔ）のいずれか一つを用いて形成されてもよい。また、ＧＯＸは、高誘電率ゲート絶縁膜（所謂Ｈｉｇｈ−ｋ）で形成される。具体的には、例えば、酸化ランタン（Ｌａ２Ｏ３）を導入した酸化ハフニウム（ＨｆＯ２）や、酸化ハフニウムシリケートや、酸窒化ハフニウムシリケート等が挙げられる。
なお、コア回路部ＣＲＢＫ内の各トランジスタでは、プロセスの微細化や動作速度の高速化が進むにつれて、このようなメタルゲートが用いられる傾向にある。また、プロセスの微細化や動作速度の高速化が進むと、ノイズ（電源ノイズ、ＥＭＩノイズ）の影響もより顕在化する傾向にある。したがって、ＣＲＢＫ内の各トランジスタとオンチップコンデンサＣＣａの両方でメタルゲートを適用することがより望ましい。この際には、ＣＲＢＫ内の各トランジスタにおいてメタルゲートを形成する際に、それと同一のプロセス工程内で併せてＣＣａ内のメタルゲートを形成することで、製造コストの低減等が図れる。
以上、本実施の形態２の半導体装置を用いることで、実施の形態１で述べたような効果に加えて、バイパスコンデンサとして効率的に作用するオンチップコンデンサを実現することが可能になる。特に、メタルゲートを用いた場合には、電極の寄生抵抗値が小さいことに加えて絶縁膜の容量値も大きいため、バイパスコンデンサとしての作用をより高めることができる。また、当該オンチップコンデンサは、単位セルで構成されるため、所謂自動配置配線によって、コア回路部ＣＲＢＫの周りに当該オンチップコンデンサを効率的に配置することが可能である。
なお、図１１（ｂ）において、ゲート配線ＧＬの形状は、ＧＬの寄生抵抗成分を低減する観点からは、例えば、正方形のような形状を用いるよりも縦長の形状を用いる方が望ましい。すなわち、ＧＬ内で内部電源電圧ＶＤＤを流す距離（図１１（ｂ）の例では横方向）を短くし、ＶＤＤを流す幅（図１１（ｂ）の例では縦方向）を広くする。また、例えば、図１１（ｂ）の例では、ウエルとしてｎ型のウエルを用いたが、場合によってはｐ型のウエルを用いることも可能である。すなわち、図１０に示したｐウエル型の構造を用いることも可能である。ただし、ｎ型のウエルの方がｐ型のウエルよりも寄生抵抗値が小さいため、電極の低抵抗化を図る観点からはｎ型のウエルを用いる方が望ましい。また、このウエルの低抵抗化を図る観点から、例えば、図１１（ａ）において、ウエルＷＥＬを構成する川状の領域の川幅を広げることも有益である。すなわち、ＷＥＬにおける半導体チップＣＨＰ２の外周側の辺をよりＣＨＰ２の外周側に近づける。
（実施の形態３）
本実施の形態３では、実施の形態１で述べたオンチップコンデンサＣＣとしてアキミュレーション容量を用い、また、内部の電源レギュレータ回路ＶＲＥＧで内部電源電圧ＶＤＤを生成する場合を例として、その詳細について説明する。以下では、実施の形態２との相違点となるＶＲＥＧに着目した説明を行うが、実施の形態２で述べたオンチップコンデンサに関する説明は、本実施の形態３にも当てはまる。
《半導体装置（本実施の形態の主要部）の詳細［２］》
図１５（ａ）は、本発明の実施の形態３による半導体装置において、半導体チップ内でのオンチップコンデンサおよび電源レギュレータ回路の概略的な配置例を示す平面図であり、図１５（ｂ）は、図１５（ａ）における一部の領域の詳細なレイアウト構成例を示す平面図である。図１５（ａ）には、例えば、前述した図６の半導体チップＣＨＰ１を用いた場合での、オンチップコンデンサＣＣａおよび電源レギュレータ回路ＶＲＥＧの概略的な配置例が示されている。
図１５（ａ）に示す半導体チップＣＨＰ１は、図１１（ａ）に示した半導体チップＣＨＰ２とほぼ同様の配置構成を備えている。図１５（ａ）のＣＨＰ１と図１１（ａ）のＣＨＰ２の違いは、図１５（ａ）において、図１１（ａ）におけるパッドＰＤｖｄｄからソース電源電圧配線ＭＬＶＤＰに向けた電源供給経路が削除された点と、その代わりに、電源レギュレータ回路ＶＲＥＧを備える点にある。このＶＲＥＧは、ウエルＷＥＬの領域の延伸方向に沿って配置された複数のオンチップコンデンサＣＣａの合間に適宜配置される。
図１５（ｂ）には、図１５（ａ）における、オンチップコンデンサＣＣａおよび電源レギュレータ回路ＶＲＥＧを含んだ領域ＡＲ２の詳細が示されている。図１５（ｂ）において、ＣＣａのレイアウト構成は、図１１（ｂ）の場合と同様である。ただし、図１５（ｂ）では、隣り合うＣＣａの間にＶＲＥＧが配置されており、このＶＲＥＧを起点として、ソース電源電圧配線ＭＬＶＤＰが延伸している。
ここでは、電源レギュレータ回路ＶＲＥＧの形成領域上に、電源電圧ＶＣＣが供給されるコンタクト層ＣＴｖｃｃと、隣接する一方のＣＣａに向けて内部電源電圧ＶＤＤを供給するためのコンタクト層ＣＴｖｄｄ１と、隣接する他方のＣＣａに向けてＶＤＤを供給するためのコンタクト層ＣＴｖｄｄ２とが配置される。ＣＴｖｃｃには、ウエルＷＥＬの領域の延伸方向と交差する方向に延伸する外部電源電圧配線ＭＬＶＣを介してＶＣＣが供給される。ＣＴｖｄｄ１，ＣＴｖｄｄ２から出力されたＶＤＤは、ＷＥＬの領域の延伸方向と同一方向に延伸するソース電源電圧配線ＭＬＶＤＰを介してＣＣａに供給される。
なお、この例では、ソース電源電圧配線ＭＬＶＤＰは、電源レギュレータ回路ＶＲＥＧの箇所で分断されているが、コンタクト層ＣＴｖｄｄ１，ＣＴｖｄｄ２を介してＶＲＥＧの内部で接続されている。また、勿論、このようなレイアウト構成例に限定されるものではなく、外部電源電圧配線ＭＬＶＣのメタル配線層を適宜調整することで、ＭＬＶＤＰが分断されないようなレイアウトにすることも可能である。また、ＶＲＥＧは、図５で述べたように、設置する数が適宜設定される。したがって、その数に応じてコア回路部ＣＲＢＫの周りでほぼ均等にＶＲＥＧが配置されるように、ＶＲＥＧの間に挟むＣＣａの数が定められる。
このような構成例を用いることで、効率的なレイアウトを実現することが可能になる。具体的に説明すると、例えば、オンチップコンデンサＣＣａの配置領域と異なる箇所に電源レギュレータ回路ＶＲＥＧを配置した場合、ＶＲＥＧからソース電源電圧配線ＭＬＶＤＰまでの距離が伸びる恐れや、半導体チップの面積が増大する恐れがある。図１５（ａ）および図１５（ｂ）のようなレイアウトを用いると、このような問題は特に生じない。
また、電源レギュレータ回路ＶＲＥＧは、例えば、複数のオンチップコンデンサＣＣａに対して１個の割合で配置される。１個のＶＲＥＧは、通常、１個のＣＣａよりも十分に回路面積が小さくなる。そうすると、ＣＣａの配置領域と異なる箇所にＶＲＥＧを配置した場合、更に、ＶＲＥＧの配置領域で大きな段差が生じる恐れがある。一方、複数のＣＣａの合間にＶＲＥＧを配置した場合、当該ＶＲＥＧは、ＣＣａに比べて十分に回路面積が小さいため、ＶＲＥＧに隣接する２個のＣＣａが近い距離で配置され、これによって、ＶＲＥＧの配置領域で生じる段差は緩和される。
なお、実際には、図１５（ｂ）に示した電源レギュレータ回路ＶＲＥＧの配置領域には、図４に示したＰＭＯＳトランジスタＭＰｖが形成される。ＭＰｖは、ＶＲＥＧの中でほぼ全ての面積を占める。図６のアンプ回路ＡＭＰｖに関しては、通常、ｎ型のウエルに加えてｐ型のウエルも必要とされるため、例えば、図１５（ｂ）のＶＲＥＧの配置領域に近い箇所に別途形成すればよい。ＡＭＰｖの面積は、ＭＰｖに比べて無視できる程度に小さいため、レイアウトの効率には特に関連しない。
（実施の形態４）
本実施の形態４では、実施の形態１で述べたオンチップコンデンサＣＣとしてＭＯＭ型のメタル間容量を用いる場合を例として、その詳細について説明する。
《半導体装置（本実施の形態の主要部）の詳細［３］》
図１６（ａ）は、本発明の実施の形態３による半導体装置において、半導体チップ内でのオンチップコンデンサの概略的な配置例を示す平面図であり、図１６（ｂ）は、図１６（ａ）における一部の領域の詳細なレイアウト構成例を示す平面図である。図１６（ａ）に示す半導体チップＣＨＰ３は、実施の形態１の図９に示した半導体チップＣＨＰと同様の配置構成を備えている。すなわち、ソース電源電圧配線ＭＬＶＤＰとメイン電源電圧配線ＭＬＶＤＭの間の領域に、ＭＬＶＤＰ，ＭＬＶＤＭの延伸方向に沿って複数のオンチップコンデンサＣＣｂが配置される。
図１６（ｂ）には、図１６（ａ）における、オンチップコンデンサＣＣｂを含んだ領域ＡＲ３の詳細が示されている。図１６（ｂ）に示すように、ＣＣｂは、ＭＬＶＤＰ，ＭＬＶＤＭの延伸方向に沿って、所定の領域ＳＰを挟んで配置される。領域ＳＰには、例えば、コア回路部ＣＲＢＫから半導体チップＣＨＰ３のパッド（図示せず）に向けた各種信号配線等が形成される。ＣＣｂは、詳細は後述するが、例えば、メタル配線層の大部分の層を用いて形成されるため、この例では、各種信号配線等の通過領域をＳＰによって確保している。
なお、図１６（ｂ）では、ソース電源電圧配線ＭＬＶＤＰおよびメイン電源電圧配線ＭＬＶＤＭのそれぞれは、各オンチップコンデンサＣＣｂ間で分断されているが、実際には、メタル配線層を適宜用いて接続される。また、図１６（ａ）では、電源供給元ノードに関する記載は省略されている。電源供給元ノードがパッドの場合には、図１１（ａ）に示したようにＭＬＶＤＰがパッドＰＤｖｄｄに接続されるような構成となり、電源供給元ノードが電源レギュレータ回路の場合には、図１５（ａ）に示したように電源レギュレータ回路ＶＲＥＧが適宜配置され、その出力がＭＬＶＤＰに接続されるような構成となる。この際に、ＶＲＥＧの配置領域は、図１６（ｂ）における領域ＳＰであってもよく、また、ＳＰ以外でのＣＣｂの近傍の領域であってもよい。
図１７（ａ）は、図１６（ｂ）における各オンチップコンデンサの詳細なレイアウト構成例を示す平面図であり、図１７（ｂ）は、図１７（ａ）におけるＣ−Ｃ’間の構造例を示す断面図である。図１７（ａ）に示すように、オンチップコンデンサＣＣｂは、ソース電源電圧配線ＭＬＶＤＰと、メイン電源電圧配線ＭＬＶＤＭと、基準電源電圧配線ＭＬＧと、複数の分岐用電源電圧配線ＭＬＶＢと、複数の分岐用基準電源電圧配線ＭＬＧＢを備える。ＭＬＶＤＰ，ＭＬＶＤＭ，ＭＬＧは、同一方向に並んで延伸する。複数のＭＬＶＢ，ＭＬＧＢは、ＭＬＶＤＰ，ＭＬＶＤＭ，ＭＬＧの延伸方向と交差する方向（第１方向）に並んで延伸する。
複数の分岐用電源電圧配線（第１メタル配線）ＭＬＶＢは、一端がソース電源電圧配線（第１ノード）ＭＬＶＤＰに共通に接続され、他端がメイン電源電圧配線（第２ノード）ＭＬＶＤＭに共通に接続される。複数の分岐用基準電源電圧配線（第２メタル配線）ＭＬＧＢは、一端が基準電源電圧配線ＭＬＧに共通に接続され、複数のＭＬＶＢに対して絶縁膜（図示せず）を挟んで所定の間隔で配置される。なお、ここでは、ＭＬＧＢの一端側にＭＬＧが配置されているが、ＭＬＶＢの場合と同様に、ＭＬＧＢの他端側にもＭＬＧが配置されていてもよい。複数のＭＬＶＢ，ＭＬＧＢのそれぞれは、例えば、ＭＬＶＤＰ，ＭＬＶＤＭ，ＭＬＧよりも細い配線で形成れる。
図１７（ａ）のオンチップコンデンサＣＣｂは、図１７（ｂ）に示すように、半導体基板（図示せず）上の複数層のメタル配線層と、同一のメタル配線層内で各メタル配線間を分離するメタル配線間絶縁膜と、異なるメタル配線層間を分離する層間絶縁膜とを用いて形成される。この例では、上層に向けて順に配置される第１メタル配線層Ｍ１〜第５メタル配線層Ｍ５に同一のレイアウトルール（すなわち最小配線幅や最小配線間ピッチのルールが同じ）が適用されるものとして、ＣＣｂは、当該Ｍ１〜Ｍ５と、メタル配線間絶縁膜ＩＳＬｍと、層間絶縁膜ＩＳＬｙとを用いて形成される。
図１７（ｂ）において、複数層のメタル配線層（Ｍ１〜Ｍ５）の同じ層内では、各分岐用電源電圧配線（第１メタル配線）ＭＬＶＢと、各分岐用基準電源電圧配線（第２メタル配線）ＭＬＧＢは、メタル配線間絶縁膜ＩＳＬｍを挟んで交互に配置される。さらに、複数層のメタル配線層（Ｍ１〜Ｍ５）の層方向においても、各ＭＬＶＢと各ＭＬＧＢは、層間絶縁膜ＩＳＬｙを挟んで交互に配置される。前述した図６および図７を参照して、複数のＭＬＶＢは上部電極（第１電極）ＵＰＮを構成し、複数のＭＬＧＢは下部電極（第２電極）ＬＷＮを構成する。特に、限定はされないが、ＭＬＶＢとＭＬＧＢは、同一のメタル配線層内において、レイアウトルール上の最小配線間ピッチで形成される。
図１８は、図１７（ａ）および図１７（ｂ）のオンチップコンデンサにおける一部の構造例を模式的に示す立体図である。図１８の例では、まず、電源電圧配線に関し、第１メタル配線層Ｍ１内に、コア回路部側のメイン電源電圧配線ＭＬＶＤＭを櫛、複数の分岐用電源電圧配線ＭＬＶＢｍ１を歯とし、櫛から複数の歯が分岐するような櫛歯状の電源電圧配線が配置される。一方、第２メタル配線層Ｍ２内には、ソース電源電圧配線ＭＬＶＤＰを櫛、複数の分岐用電源電圧配線ＭＬＶＢｍ２を歯とする櫛歯状の電源電圧配線が配置される。更に、Ｍ２内には、Ｍ１内のＭＬＶＤＭと同じＸＹ座標を備えた層間接続用の電源電圧配線が配置される。
当該第２メタル配線層Ｍ２内の櫛歯状の電源電圧配線は、第１メタル配線層Ｍ１内の櫛歯状の電源電圧配線をＹ軸対称に折り返し、更に、歯のＸＹ座標をＹ軸方向に所定のピッチだけシフトさせ、加えて、歯のＸ軸方向の長さをＭ１内の歯と比べて短くしたような形状を持つ。ここでは、当該所定のピッチを、同一メタル配線層内で互いに隣接する分岐用電源電圧配線ＭＬＶＢと分岐用基準電源電圧配線ＭＬＧＢとの間隔としている。
第１メタル配線層Ｍ１内の櫛歯状の電源電圧配線では、櫛から分岐した複数の歯の先端部分にコンタクト層ＣＴｖｄ２の一端が接続され、第２メタル配線層Ｍ２内の櫛歯状の電源電圧配線では、歯の櫛からの分岐点と、これに隣接する歯の当該櫛からの分岐点との間の中間位置にＣＴｖｄ２の他端が接続される。さらに、Ｍ１内の櫛歯状の電源電圧配線では、櫛上の所定の位置（ここでは複数の歯の分岐点）にコンタクト層ＣＴｖｄ１の一端が接続され、Ｍ２内では、層間接続用の電源電圧配線にＣＴｖｄ１の他端が接続される。
以降同様にして、奇数のメタル配線層には、第１メタル配線層Ｍ１内の櫛歯状の電源電圧配線と同じＸＹ座標を持つ櫛歯状の電源電圧配線が配置される。偶数のメタル配線層には、第２メタル配線層Ｍ２内の櫛歯状の電源電圧配線および層間接続用の電源電圧配線と同じＸＹ座標を持つ櫛歯状の電源電圧配線および層間接続用の電源電圧配線が配置される。そして、これらの各電源電圧配線は、前述した各コンタクト層ＣＴｖｄ１，ＣＴｖｄ２と同じＸＹ座標を持つＣＴｖｄ１，ＣＴｖｄ２で適宜接続される。
次に、基準電源電圧配線に関し、奇数のメタル配線層内には、前述した奇数のメタル配線層内の櫛歯状の電源電圧配線をＹ軸対称に折り返し、更に、歯のＸＹ座標をＹ軸方向に所定のピッチだけシフトさせたようなＸＹ座標を持つ櫛歯状の基準電源電圧配線が配置される。当該櫛歯状の基準電源電圧配線は、前述したメイン電源電圧配線ＭＬＶＤＭおよびソース電源電圧配線ＭＬＶＤＰに対応する基準電源電圧配線ＭＬＧと、分岐用電源電圧配線ＭＬＶＢに対応する分岐用基準電源電圧配線ＭＬＧＢで構成される。
同様に、偶数のメタル配線層内にも、前述した偶数のメタル配線層内の櫛歯状および層間接続用の電源電圧配線をＹ軸対称に折り返し、更に、歯のＸＹ座標をＹ軸方向に所定のピッチだけシフトさせたようなＸＹ座標を持つ櫛歯状および層間接続用の基準電源電圧配線が配置される。そして、これらの各基準電源電圧配線は、前述したコンタクト層ＣＴｖｄ１，ＣＴｖｄ２の場合と同様にして、偶数と奇数のメタル配線層で接続箇所が異なるコンタクト層ＣＴｖｓ１，ＣＴｖｓ２を介して適宜接続される。この例ように、コンタクト層（又はビア）の打ち変えを適宜行うことで、図１７（ａ）および図１７（ｂ）に示したようなオンチップコンデンサＣＣｂが実現可能になる。
以上、本実施の形態４の半導体装置を用いることで、実施の形態１で述べたような効果に加えて、バイパスコンデンサとして効率的に作用するオンチップコンデンサを実現することが可能になる。すなわち、オンチップコンデンサの電極を低抵抗となるメタル配線で形成でき、また、同一のメタル配線層内のメタル配線間絶縁膜ＩＳＬｍと、異なるメタル配線層間の層間絶縁膜ＩＳＬｙを用いることである程度大きな容量値を得ることが可能になる。さらに、当該オンチップコンデンサは単位セルで構成されるため、所謂自動配置配線によって、コア回路部ＣＲＢＫの周りに当該オンチップコンデンサを効率的に配置することが可能である。
（実施の形態５）
本実施の形態５では、これまでに述べたオンチップコンデンサＣＣを電源電圧および基準電源電圧以外の箇所に適用する例について説明する。図１９（ａ）〜図１９（ｄ）は、本発明の実施の形態５による半導体装置において、その主要部のそれぞれ異なる構成例を示す概略図である。図１９（ａ）は、前述した図６等で述べたオンチップコンデンサＣＣを、リセット信号等の制御信号ＣＴＬＳＩＧに適用した例である。同様に、図１９（ｂ）は、ＣＣを入力データ信号Ｄｉｎやクロック信号ＣＬＫに適用した例であり、図１９（ｃ）は、ＣＣを出力データ信号Ｄｏｕｔに適用した例であり、図１９（ｄ）は、ＣＣをアナログ入力信号Ａｉｎに適用した例である。
特に限定はされないが、オンチップコンデンサＣＣは、例えば、各信号のパッドＰＤの近傍に設けられ、いずれの場合にも、各信号の周波数帯域よりも十分に高い周波数帯域を持つノイズ成分をバイパスするために使用される。これによって、例えば、ＰＤで発生するＥＭＩノイズ（エミッションノイズ）の低減や、ＰＤから入力される信号に含まれるノイズ成分の低減等を実現できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
例えば、ここでは、半導体装置として、マイクロコンピュータを例に説明したが、勿論、マイクロコンピュータに限定されるものではなく、ノイズ対策が必要な各種半導体製品に対して同様に適用可能である。また、図１１（ｂ）に示したオンチップコンデンサＣＣａや図１７（ａ）および図１７（ｂ）に示したオンチップコンデンサＣＣｂは、場合によっては、ディスクリートのコンデンサ部品として実現することも可能である。
ＡＭＰ アンプ回路
ＡＮＧＢＫ アナログ回路部
Ａｉｎ アナログ入力信号
ＢＤ 配線基板
ＢＧＲ バンドギャップリファレンス回路
ＣＣ，ＣＣ’ オンチップコンデンサ
ＣＥ 外付けコンデンサ
ＣＨＰ 半導体チップ
ＣＫＢＫ クロック生成回路部
ＣＬ セル
ＣＬＫ クロック信号
ＣＰ 寄生容量
ＣＰＵ プロセッサ回路
ＣＲＢＫ コア回路部
ＣＳ 電流源
ＣＴ コンタクト層
ＣＴＬＳＩＧ 制御信号
ＤＦ 拡散層
Ｄｉｎ 入力データ信号
Ｄｏｕｔ 出力データ信号
Ｇ 層
ＧＬ ゲート配線
ＧＯＸ ゲート絶縁膜
ＧＴ ゲート層
ＩＣ 半導体パッケージ
ＩＯＢＫ 外部入出力領域（ＩＯ領域）
ＩＳ 絶縁膜
ＩＳＬ 絶縁膜
ＬＮＶＤ 電源電圧配線
ＬＮＶＳ 基準電源電圧配線
ＬＷＮ 下部電極
Ｍ メタル配線層
ＭＧＬ メタルゲート配線
ＭＬ メタル配線
ＭＬＧ 基準電源電圧配線
ＭＬＧＢ 分岐用基準電源電圧配線
ＭＬＶＣ 外部電源電圧配線
ＭＬＶＢ 分岐用電源電圧配線
ＭＬＶＤＭ メイン電源電圧配線
ＭＬＶＤＰ ソース電源電圧配線
ＭＬＶＤＳ サブ電源電圧配線
ＭＰ ＰＭＯＳトランジスタ
Ｎ ノード
Ｎｖｄｄ 電源供給元ノード
ＰＤ パッド
ＰＥＲＩ 各種周辺回路
ＰＮ 外部端子
ＰＳＬ ポリシリコン層
ＲＡＭ 揮発性メモリ
ＲＯＭ 不揮発性メモリ
ＲＶ 可変抵抗
ＳＣ シリサイド層
ＳＰ 領域
ＳＴＩ 素子分離用絶縁膜
ＵＰＮ 上部電極
ＶＣＣ 電源電圧
ＶＤＤ 内部電源電圧
ＶＲＥＦＧ 参照電圧生成回路
ＶＲＥＧ 電源レギュレータ回路
ＶＳＳ 基準電源電圧
Ｖｒｅｆ 参照電圧
ＷＥＬ ウエル

Claims (20)

  1. 一つの半導体基板で構成される半導体装置であって、
    所定の処理を実行するコア回路部を形成するための第１領域と、
    前記第１領域内に配置され、前記コア回路部に電源電圧を供給するための第１電源電圧配線と、
    前記第１領域外に配置され、前記電源電圧の供給元となる電源供給元ノードと、
    前記電源供給元ノードと前記第１電源電圧配線とを接続する第２電源電圧配線と、
    前記第２電源電圧配線の一部の区間よりなる第１電極と、基準電源電圧が供給される第２電極とを持ち、単位セルで構成されるオンチップコンデンサと、を有し、
    前記電源供給元ノードからの前記電源電圧は、前記第１電極を経由して前記コア回路部に供給される半導体装置。
  2. 請求項１記載の半導体装置において、
    前記オンチップコンデンサは、前記コア回路部のバイパスコンデンサとして機能する半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１電源電圧配線は、
    前記第１領域の外周部に沿って配置されるメイン電源電圧配線と、
    前記メイン電源電圧配線から分岐して網目状に配置されるサブ電源電圧配線と、を備え、
    前記オンチップコンデンサは、前記第１電極の一端が前記メイン電源電圧配線に接続され、前記第１電極の他端が前記電源供給元ノードに接続される半導体装置。
  4. 請求項３記載の半導体装置において、
    前記電源供給元ノードから前記コア回路部に向けた前記電源電圧の供給は、全て前記第１電極を経由して行われる半導体装置。
  5. 請求項４記載の半導体装置において、
    前記オンチップコンデンサは、前記メイン電源電圧配線に沿って複数配置される半導体装置。
  6. 請求項５記載の半導体装置において、
    更に、前記電源供給元ノードに前記電源電圧を生成する電源レギュレータ回路を備え、
    前記電源レギュレータ回路は、前記複数のオンチップコンデンサの合間に配置される半導体装置。
  7. 請求項５記載の半導体装置において、
    前記電源供給元ノードは、外部端子である半導体装置。
  8. 請求項２記載の半導体装置において、
    前記オンチップコンデンサは、
    前記半導体基板内に形成され、前記第２電極となるウエルと、
    前記ウエル上に形成される絶縁膜と、
    前記絶縁膜上に形成され、前記第１電極となるゲート配線と、を備える半導体装置。
  9. 請求項２記載の半導体装置において、
    前記オンチップコンデンサは、前記半導体基板上の複数層のメタル配線層と、同一のメタル配線層内で各メタル配線間を分離するメタル配線間絶縁膜と、異なるメタル配線層間を分離する層間絶縁膜とを用いて形成される半導体装置。
  10. 一つの半導体基板で構成される半導体装置であって、
    所定の処理を実行するコア回路部を形成するための第１領域と、
    前記第１領域内に配置され、前記コア回路部に電源電圧を供給するための第１電源電圧配線と、
    前記第１領域外に配置され、前記電源電圧の供給元となる電源供給元ノードと、
    前記電源供給元ノードと前記第１電源電圧配線とを接続する第２電源電圧配線と、
    前記第２電源電圧配線の一部の区間よりなる第１電極と、基準電源電圧が供給される第２電極とを持ち、単位セルで構成されるオンチップコンデンサと、を有し、
    前記オンチップコンデンサは、
    前記半導体基板内に形成される第１導電型のウエルと、
    前記ウエル内に形成され、前記ウエルよりも高い不純物濃度を持つ前記第１導電型の第１半導体領域と、
    前記ウエル上に形成される絶縁膜と、
    前記絶縁膜上に形成されるゲート配線と、
    前記ゲート配線の両端部の上にそれぞれ形成される第１および第２コンタクト層と、を備え、
    前記ゲート配線は、前記第１電極を構成し、
    前記ウエルは、前記第１半導体領域に前記基準電源電圧が供給されることで前記第２電極を構成する半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記ゲート配線は、メタルゲートで形成される半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第１電源電圧配線は、
    前記第１領域の外周部に沿って配置されるメイン電源電圧配線と、
    前記メイン電源電圧配線から分岐して網目状に配置されるサブ電源電圧配線と、を備え、
    前記第１コンタクト層は、前記メイン電源電圧配線に接続され、
    前記第２コンタクト層は、前記電源供給元ノードに接続される半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記電源供給元ノードから前記コア回路部に向けた前記電源電圧の供給は、全て前記ゲート配線を経由して行われる半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記オンチップコンデンサは、前記メイン電源電圧配線に沿って複数配置される半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記第１導電型は、ｎ型である半導体装置。
  16. 一つの半導体基板で構成される半導体装置であって、
    所定の処理を実行するコア回路部を形成するための第１領域と、
    前記第１領域内に配置され、前記コア回路部に電源電圧を供給するための第１電源電圧配線と、
    前記第１領域外に配置され、前記電源電圧の供給元となる電源供給元ノードと、
    前記電源供給元ノードと前記第１電源電圧配線とを接続する第２電源電圧配線と、
    前記第２電源電圧配線の一部の区間よりなる第１電極と、基準電源電圧が供給される第２電極とを持ち、単位セルで構成されるオンチップコンデンサと、を備え、
    前記第１および第２電極は、前記半導体基板上のメタル配線層で形成され、
    前記第１電極は、前記第２電源電圧配線の一部の区間の両端となる第１および第２ノードの間で、並んで第１方向に延伸する複数の第１メタル配線を有し、
    前記第２電極は、並んで前記第１方向に延伸し、前記複数の第１メタル配線に対して絶縁膜を挟んで所定の間隔で配置される複数の第２メタル配線を有する半導体装置。
  17. 請求項１６記載の半導体装置において、
    前記複数の第１および第２メタル配線は、前記半導体基板上の複数層のメタル配線層で形成され、
    前記複数の第１および第２メタル配線を前記第１方向と直交する第２方向の断面で見た場合に、前記第１メタル配線と前記第２メタル配線は、前記複数層のメタル配線層の同じ層内において交互に配置され、前記複数層のメタル配線層の層方向において交互に配置される半導体装置。
  18. 請求項１７記載の半導体装置において、
    前記第１電源電圧配線は、
    前記第１領域の外周部に沿って配置されるメイン電源電圧配線と、
    前記メイン電源電圧配線から分岐して網目状に配置されるサブ電源電圧配線と、を備え、
    前記第１ノードは、前記メイン電源電圧配線に接続され、
    前記第２ノードは、前記電源供給元ノードに接続される半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記電源供給元ノードから前記コア回路部に向けた前記電源電圧の供給は、全て前記複数の第１メタル配線を経由して行われる半導体装置。
  20. 請求項１９記載の半導体装置において、
    前記オンチップコンデンサは、前記メイン電源電圧配線に沿って複数配置される半導体装置。
JP2014539938A 2013-12-06 2013-12-06 半導体装置 Pending JPWO2015083281A1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/082793 WO2015083281A1 (ja) 2013-12-06 2013-12-06 半導体装置

Publications (1)

Publication Number Publication Date
JPWO2015083281A1 true JPWO2015083281A1 (ja) 2017-03-16

Family

ID=53273073

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014539938A Pending JPWO2015083281A1 (ja) 2013-12-06 2013-12-06 半導体装置

Country Status (3)

Country Link
US (1) US20160276287A1 (ja)
JP (1) JPWO2015083281A1 (ja)
WO (1) WO2015083281A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016040814A (ja) * 2014-08-13 2016-03-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11189569B2 (en) * 2016-09-23 2021-11-30 Advanced Micro Devices, Inc. Power grid layout designs for integrated circuits
US10747931B2 (en) 2017-07-28 2020-08-18 Advanced Micro Devices, Inc. Shift of circuit periphery layout to leverage optimal use of available metal tracks in periphery logic
US11120190B2 (en) 2017-11-21 2021-09-14 Advanced Micro Devices, Inc. Metal zero power ground stub route to reduce cell area and improve cell placement at the chip level
US10438937B1 (en) 2018-04-27 2019-10-08 Advanced Micro Devices, Inc. Metal zero contact via redundancy on output nodes and inset power rail architecture
US10818762B2 (en) 2018-05-25 2020-10-27 Advanced Micro Devices, Inc. Gate contact over active region in cell
KR102048319B1 (ko) * 2018-07-20 2019-11-25 삼성전자주식회사 반도체 패키지
US10796061B1 (en) 2019-08-29 2020-10-06 Advanced Micro Devices, Inc. Standard cell and power grid architectures with EUV lithography
JP2021043786A (ja) * 2019-09-12 2021-03-18 キオクシア株式会社 半導体装置および電圧供給方法
CN112530933B (zh) * 2019-09-18 2024-03-22 铠侠股份有限公司 半导体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3251401B2 (ja) * 1993-10-27 2002-01-28 シャープ株式会社 半導体装置
JP3967108B2 (ja) * 2001-10-26 2007-08-29 富士通株式会社 半導体装置およびその製造方法
JP3924471B2 (ja) * 2002-01-30 2007-06-06 株式会社リコー スタンダードセルまたはマクロセルを含む半導体集積回路、およびその配置配線方法
JP2004031785A (ja) * 2002-06-27 2004-01-29 Fujitsu Ltd 半導体装置及び半導体装置の設計方法
JP2007180087A (ja) * 2005-12-27 2007-07-12 Seiko Epson Corp 集積回路装置
JP2007288028A (ja) * 2006-04-19 2007-11-01 Sony Corp 信号遅延構造
JP5396746B2 (ja) * 2008-05-23 2014-01-22 ミツミ電機株式会社 半導体装置及び半導体集積回路装置

Also Published As

Publication number Publication date
WO2015083281A1 (ja) 2015-06-11
US20160276287A1 (en) 2016-09-22

Similar Documents

Publication Publication Date Title
WO2015083281A1 (ja) 半導体装置
WO2015083289A1 (ja) 半導体装置
JP5685457B2 (ja) 半導体集積回路装置
KR100788222B1 (ko) 전원 및 접지배선 아래에 디커플링 캐패시터를 구비하는집적 회로
JP2006303377A (ja) 半導体装置
US9685433B2 (en) Capacitor device
US20080173899A1 (en) Semiconductor device
US6124625A (en) Chip decoupling capacitor
JP2012222065A (ja) 半導体集積回路装置
JPWO2016110905A1 (ja) 半導体装置及びその設計方法
US8399919B2 (en) Unit block circuit of semiconductor device
JP5077343B2 (ja) 容量セル、集積回路、集積回路設計方法および集積回路製造方法
JP4552073B2 (ja) 半導体集積回路
JP4015276B2 (ja) Ｄ／ａコンバータ
JP2008028282A (ja) 半導体装置
JP2007012694A (ja) スタンダードセル方式の半導体集積回路装置
JP2015088652A (ja) 半導体装置
KR20030078748A (ko) 반도체 집적 회로 장치
JP5657264B2 (ja) 半導体集積回路装置
JP5655086B2 (ja) 半導体装置
JP2019079950A (ja) 半導体装置
JP2005072233A (ja) 半導体装置
JP2011114014A (ja) 半導体装置
US7317238B2 (en) Intrinsic decoupling capacitor
JP2011108878A (ja) 半導体装置