CN101179082A - 薄膜晶体管基板及其制造方法 - Google Patents

薄膜晶体管基板及其制造方法 Download PDF

Info

Publication number
CN101179082A
CN101179082A CNA2007101596483A CN200710159648A CN101179082A CN 101179082 A CN101179082 A CN 101179082A CN A2007101596483 A CNA2007101596483 A CN A2007101596483A CN 200710159648 A CN200710159648 A CN 200710159648A CN 101179082 A CN101179082 A CN 101179082A
Authority
CN
China
Prior art keywords
mask pattern
drain electrode
pattern
source
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101596483A
Other languages
English (en)
Other versions
CN101179082B (zh
Inventor
李永旭
李禹根
朴正仁
车连希
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101179082A publication Critical patent/CN101179082A/zh
Application granted granted Critical
Publication of CN101179082B publication Critical patent/CN101179082B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Abstract

本发明涉及一种具有改进的电学特性的薄膜晶体管(TFT)及其制造方法。该制造方法使用了一种掩模，该掩模包括漏极掩模图案、源极掩模图案和光调节图案。漏极掩模图案阻挡形成漏电极的光。源极掩模图案阻挡形成源电极的光，并和漏极掩模图案相对，漏极和源极掩模图案之间的距离不大于曝光装置的分辨率。光调节图案形成于源极掩模图案的每个端部和漏极掩模图案之间，以阻挡进入源极和漏极掩模图案之间的间隔的至少一些光。

Description

薄膜晶体管基板及其制造方法
技术领域
本发明涉及一种薄膜晶体管(TFT)基板以及使用掩模制造TFT基板的方法。更具体的说，本发明涉及一种形成TFT的掩模、使用该掩模制造的TFT基板、以及使用该掩模制造TFT基板的方法。
背景技术
通常，液晶显示(LCD)装置利用液晶的透光性来显示图像。LCD装置包括LCD面板和背光组件。LCD面板使用光显示图像。背光组件为LCD面板提供光。
LCD面板包括阵列基板、彩色滤光片基板和液晶层。阵列基板包括薄膜晶体管(TFT)和像素电极。彩色滤光片基板包括彩色滤光片和公共电极。液晶层插入在阵列基板和彩色滤光片基板之间。
TFT包括栅电极、半导体图案、源电极和漏电极。半导体图案形成于栅电极上。源电极形成于半导体图案上。漏电极形成于半导体图案上，与源电极相间隔开。此外，由于形成在半导体图案中的沟道的长度短，电子易于在源电极和漏电极之间传输。
阵列基板使用多个掩模形成。通常，阵列基板使用4个掩模形成。最近，发展了一种使用更少掩模制造阵列基板的方法。例如，用于形成半导体图案、源电极和漏电极的掩模数量减少。
但是，当掩模数量减少时，沟道的长度受到限制，制造成本增加。
发明内容
本发明提供了一种形成薄膜晶体管(TFT)的掩模。
本发明还提供了一种使用上述掩模制造的TFT基板。
本发明还提供了一种制造上述TFT基板的方法。
根据本发明的一方面，形成TFT的掩模包括漏极掩模图案、源极掩模图案和光调节图案。漏极掩模图案阻挡形成漏电极的光。源极掩模图案阻挡形成源电极的光，与漏极掩模图案相对，并与漏极掩模图案相间隔一定距离，该距离不大于曝光装置的分辨率。光调节图案形成于源极掩模图案的每个端部和漏极掩模图案之间，以阻挡从外部进入源极掩模图案和漏极掩模图案之间的间隔的至少一部分光。
根据本发明的另一方面，形成TFT的掩模包括漏极掩模图案、源极掩模图案、光调节图案和半透明层。漏极掩模图案阻挡形成漏电极的光。源极掩模图案阻挡形成源电极的光，并与漏极掩模图案相对。光调节图案形成于源极掩模图案的每个端部和漏极掩模图案之间，以阻挡进入源极掩模图案和漏极掩模图案之间的间隔的至少一部分光。半透明层覆盖漏极和源极掩模图案之间的间隔，使光部分地透过。
根据本发明的另一方面，TFT基板包括基体板、栅极线、栅极绝缘层、有源图案、数据线和漏电极。栅极线形成于基体板上，和栅电极电连接。栅极绝缘层形成于基体板上，从而覆盖栅极线和栅电极。有源图案与栅电极相对应地形成于栅极绝缘层上。数据线沿与栅极线不同的方向延伸，并与和有源图案交叠的源电极电连接。源电极两侧定义假想线，有源图案的一侧交叠该假想线或延伸到该假想线之外。漏电极与源电极相对并与有源图案交叠。除了源电极和漏电极之间的间隔以外，有源图案具有与数据线和漏电极基本相同的轮廓。
根据本发明的另一方面，还提供了一种制造TFT基板的方法。该方法要求在具有栅电极的基板上形成栅极绝缘层、有源层、数据金属层和光刻胶膜，以覆盖栅电极。光刻胶膜使用掩模曝光，该掩模包括漏极掩模图案、与漏极掩模图案相间隔并与漏极掩模图案相对的源极掩模图案、和插入于源极掩模图案的两个端部和漏极掩模图案之间以形成在源极和漏极掩模图案之间具有沟道槽的光刻胶图案的光调节图案。将光刻胶图案作为刻蚀掩模，部分地刻蚀数据金属层和有源层，以形成数据金属图案和有源图案。由于减小了光刻胶图案的厚度，数据金属图案通过沟道槽曝露。通过沟道槽，部分地刻蚀数据金属图案，以形成具有源电极的数据线和漏电极。
根据本发明，该掩模具有单缝，从而减小沟道长度。同样的，该光调节图案可阻挡进入源极掩模图案和漏极掩模图案之间的区域的至少一些光，从而减小沟道宽度。因此，改进了TFT的电学特性。
附图说明
通过结合附图详细描述本发明的示范性实施例，本发明的上述和其他优点将会变得显而易见，其中：
图1是示出根据本发明第一实施例的形成薄膜晶体管(TFT)的掩模的平面图；
图2是沿图1所示的I-I’线的截面图；
图3是示出根据本发明另一实施例的形成TFT的掩模的截面图；
图4是示出根据本发明第二实施例的形成TFT的掩模的平面图；
图5是示出根据本发明另一实施例的形成TFT的掩模的平面图；
图6是示出根据本发明第三实施例的形成TFT的掩模的平面图；
图7是示出根据本发明另外一实施例的形成TFT的掩模的平面图；
图8是示出根据本发明第四实施例的形成TFT的掩模的平面图；
图9是示出根据本发明第五实施例的形成TFT的掩模的平面图；
图10是示出根据本发明第六实施例的形成TFT的掩模的平面图；
图11是示出根据本发明一实施例的TFT基板的平面图；
图12是示出图11所示的TFT基板的平面放大图；
图13是沿图11所示的II-II’线的截面图；和
图14至19是示出制造图11所示的TFT基板的方法的截面图。
具体实施方式
下面参考附图对本发明做详细描述，附图示出本发明的实施例。然而，本发明可以以多种不同形式实现，不限制于本文阐述的实施例。更确切的，这些实施例提供来使得本发明透彻而完整，并向本领域技术人员充分传达本发明的范围。在附图中，为了清楚，层和区域的尺寸和相对尺寸可能被放大。
应理解，当一元件或层被提及在另一元件或层“上”以及和另一元件或层“连接”或“耦合”时，该元件或层可以直接在另一元件或层上以及直接和另一元件或层连接或耦合，或存在中间元件或层。相同的附图标记表示相同的元件。在本文中，术语“和/或”包括一个或多个相关所列元素的任何和所有组合
应理解，尽管本文中术语第一、第二、第三等可用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不仅限于上述术语。上述术语只是用于区分一个元件、组件、区域、层或部分和另一个元件、组件、区域、层或部分。因此，在不背离本发明的教导的情况下，下文讨论的第一元件、组件、区域、层或部分也可称为第二元件、组件、区域、层或部分。
本文使用的和空间相关的术语，如“之下”、“下面”、“较低的”、“上面”、“之上”等，是为了易于描述附图所示的一个元件或特征与另一元件或特征之间的关系。可以理解空间相对术语旨在包含除了在图中所绘的方向之外的装置在使用或操作中的不同方向。例如，如果将附图中的装置倒置，则在其他元件或特征“下面”或“之下”的元件将变为在其他元件或特征“上面”。因此，代表性的术语“下面”可包含上面和下面两个方向。装置为其他方向时(旋转90度或其他方向)，本文使用的和空间相关的描述将有相应的解释。
本文使用术语的目的只是为了描述具体的实施方式，而非意于限制本发明。例如，除了上下文明确指出以外，本文使用单数形式的“一”、“一个”、“该”也意于包含复数形式。还应理解，在说明中，所使用的术语“包括”和/或“包含”表明存在所描述的特征、整体、步骤、操作、元件和/或组分，但是不排除存在或加入一个或多个其他特征、整体、步骤、操作、元件、组分和/或它们的组合。
本文参考截面示意图对本发明的实施方式做描述，这些截面示意性地示出本发明的理想实施方式(和中间结构)。因而，例如由于制造技术和/或公差造成的形状的改变是可以预期的。因此，本发明的实施例不限于本文所示区域的特定形状，而是包括例如由于制造造成的形状偏差。例如，所示的矩形注入区域，在其边缘不是从注入区到非注入区的二元改变，通常可以具有圆或曲线的特征和/或注入浓度的梯度。同样，注入形成的埋入区可导致埋入区和进行注入所通过的表面之间的区域中的某些注入。因此，附图所示的区域实际上示意性的，其形状往往不能示出装置区域的真实形状，也不是对本发明范围的限制。
除非另外说明，本文使用的所有术语(包括技术和科学术语)具有和本发明所属技术领域的普通技术人员所通常理解的一样的相同含义。还应理解，除非本文明确定义以外，术语如常用字典所定义的术语应依据相关领域的上下文来解释，而不是被理想化或过于形式化来解释。
在下文中，将结合附图对本发明进行详细描述。
图1是示出根据本发明第一实施例的形成薄膜晶体管(TFT)的掩模的平面图。图2是沿图1所示的I-I’线的截面图。
参考图1和图2，掩模100包括透明基板110、漏极掩模图案120、源极掩模图案130和数据掩模图案140。掩模100用于形成TFT。
透明基板110为板状。能用于形成透明基板110的透明材料的例子包括玻璃、石英、合成树脂等。
漏极掩模图案120形成于透明基板110的表面上。在图1和图2中，漏极掩模图案120沿第一方向延伸。漏极掩模图案120包括光阻材料，如铬(Cr)。漏极掩模图案120与TFT的漏电极相对应。
源极掩模图案130与漏极掩模图案120相间隔，设置于透明基板110的表面上。源极掩模图案130包括光阻材料，如铬(Cr)。源极掩模图案130与TFT的源电极相对应。在图1和图2中，源极掩模图案130具有围绕漏极掩模图案120的一部分的U-形。
具有围绕漏极掩模图案120的一部分的U-形的源极掩模图案130与漏极掩模图案120相间隔以形成缝隙125，该缝隙125在漏极掩模图案120和源极掩模图案130之间。缝隙125为U-形。例如，缝隙125的宽度T可以不大于曝光装置的分辨率。缝隙125的宽度T为漏极掩模图案120和源极掩模图案130之间的距离。例如，曝光装置的分辨率约为3.5μm，缝隙125的宽度T为大约2μm至大约3μm。在图1和图2中，缝隙125的宽度T约为2.5μm。曝光装置的分辨率是使用该曝光装置图案化的掩模图案的最小尺寸。
数据掩模图案140形成于透明基板110的表面上，沿基本垂直于第一方向的第二方向从源极掩模图案130延伸。数据掩模图案140包括光阻材料，如铬(Cr)。数据掩模图案140与电连接到源电极的数据线相对应。
根据图1和图2所示的掩模100，由于形成在漏极掩模图案120和源极掩模图案130之间的缝隙125的宽度T不大于曝光装置的分辨率，所以入射到掩模100上的光在掩模的缝隙125中产生衍射。因此，在缝隙125下面的光的曝光量减少。
可替换的，具有双缝隙的缝隙掩模图案(未示出)可以形成在漏极掩模图案120和源极掩模图案130之间。然而，当缝隙掩模图案具有双缝隙时，形成于TFT的有源图案上的沟道的长度增加。例如，中心缝隙掩模图案的宽度可以为约1μm，中心缝隙掩模图案和漏极掩模图案120之间的距离可以为约1μm。同样，中心缝隙掩模图案和源极掩模图案130之间的距离可以为约1μm。因此，如果考虑到光的衍射的余量，则具有双缝隙的沟道的总长度可以至少不小于大约3.5μm。
然而，在图1和图2中，由于用具有单个缝隙的掩模100形成TFT，从而与具有两个缝隙的掩模相比，其沟道更短。因此，可以改进TFT的电学特性。例如，沟道长度不大于大约3.5μm。沟道长度是TFT的源电极和漏电极之间的距离。
图3是示出根据本发明另一实施例的形成TFT的掩模的截面图。
参考图3，掩模还包括半透明层150以减小通过该掩模的光的量。
半透明层150形成于透明基板110的表面上，以覆盖漏极掩模图案120和源极掩模图案130之间的间隔。例如，半透明层150可以插入于透明基板110与漏极掩模图案120和源极掩模图案130之间。可替换的，半透明层150可以形成于透明基板110上，以覆盖漏极掩模图案120和源极掩模图案130。半透明层150还可形成于透明基板110的另一表面上。
半透明层150使入射到掩模的缝隙125上的部分光透过，从而减少通过缝隙125的光的量。
根据图3所示的掩模，通过缝隙125和半透明层150，通过掩模的光的量将易于控制。
图4是示出根据本发明第二实施例的形成TFT的掩模的平面图。
参考图2和图4，掩模101包括透明基板110、漏极掩模图案120、源极掩模图案130、数据掩模图案140和光调节图案160。
图4中的透明基板110、漏极掩模图案120、源极掩模图案130和数据掩模图案140与图1和图2中的基本一样。因此，相同的附图标记将用于表示与图1和图2所示的相同或相似的部分，关于上述元件任何冗余的解释将在此省略。
光调节图案160插入于源极掩模图案130的两个端部中的每个端部和漏极掩模图案120之间，以阻挡入射到源极掩模图案130和漏极掩模图案120之间间隔上的光。
例如，光调节图案160可以形成于透明基板110的表面上，并与源极掩模图案130的每个端部连接。在图4中，光调节图案160从源极掩模图案130的每个端部突出。
光调节图案160的尺寸不大于曝光装置的分辨率。例如，光调节图案160的宽度为大约1μm至大约2μm。优选的，光调解图案160的宽度为大约1μm至大约1.5μm。
在图4中，光调节图案160基本上是矩形的。可替换的，光调节图案160为椭圆形、多边形等。
根据图4所示的掩模101，光调节图案160插入于源极掩模图案130的端部和漏极掩模图案120之间，以阻挡入射到缝隙125的光。
当掩模101不包括光调节图案160时，辐射到掩模101的部分“A”上的一部分光可入射到图4中的部分“B”上。当辐射到部分“A”上的那部分光入射到部分“B”上时，沟道的有效宽度可被减小，TFT的电学特性退化。
在图4中，光调节图案160置于源极掩模图案130的每个端部和漏极掩模图案120之间，以防止照射到部分“A”上的光入射到部分“B”上。从而，增加沟道宽度。
图5是示出根据本发明另一实施例的形成TFT的掩模的平面图。
参考图5，光调节图案161可以与漏极掩模图案120连接。
例如，光调节图案161插入于源极掩模图案130的两个端部中的每个端部和漏极掩模图案120之间，并从漏极掩模图案120向源极掩模图案130突出。
图6是示出根据本发明第三实施例的形成TFT的掩模的平面图。
参考图2和图6，掩模102包括透明基板110、漏极掩模图案120、源极掩模图案130、数据掩模图案140和光调节图案162。
图6中的透明基板110、漏极掩模图案120、源极掩模图案130和数据掩模图案140与图1和图2中的基本一样。因此，相同的附图标记将用于表示与图1和图2所示的相同或相似的部分，关于上述元件任何冗余的解释将在此省略。
光调节图案162形成于透明基板110的表面上，插入于源极掩模图案130的两个端部中的每个端部和漏极掩模图案120之间。光调节图案162的尺寸不大于曝光装置的分辨率。例如，光调节图案162的宽度为大约1μm至大约2μm。优选的，光调节图案162的宽度为大约1μm至大约1.5μm。
例如，光调节图案162可以大约1μm至大于2μm的距离与每个漏极掩模图案120和源极掩模图案130相间隔。在图6中，光调节图案162以大约1μm至大约1.5μm的距离与每个漏极掩模图案120和源极掩模图案130相间隔。
根据图6所示的掩模102，光调节图案162插入于源极掩模图案130的每个端部和漏极掩模图案120之间，以阻挡从外部入射到源极掩模图案130和漏极掩模图案120之间的间隔上的光。
图7是示出根据本发明另一实施例的形成TFT的掩模的平面图。
参考图7，多个光调节图案162’插入于源极掩模图案130的两个端部中的每个端部和漏极掩模图案120之间。相邻的光调节图案162’相互之间以不小于1μm的距离相间隔。
在图7中，光调节图案162’沿着通过源极掩模图案130和漏极掩模图案120之间的中间点延伸的假想中心线排列。可替换的，光调节图案162’可以以各种形状排列。
图8是示出根据本发明第四实施例的形成TFT的掩模的平面图。
参考图2和图8，掩模103包括透明基板110、漏极掩模图案120、源极掩模图案130、数据掩模图案140和光调节图案163。
图8中的透明基板110、漏极掩模图案120、源极掩模图案130和数据掩模图案140与图1和图2中的基本一样。因此，相同的附图标记将用于表示与图1和图2所示的相同或相似的部分，关于上述元件任何冗余的解释将在此省略。
光调节图案163形成于透明基板110的表面上，插入于源极掩模图案130的两个端部中的每个端部和漏极掩模图案120之间。光调节图案163围绕源极掩模图案130的每个端部的一部分。例如，光调节图案163为L-形。光调节图案163的宽度不大于曝光装置的分辨率。例如，光调节图案163的宽度可以为大约1μm至大约2μm。在图8中，光调节图案163的宽度可以为大约1μm至大约1.5μm。
例如，光调节图案163可以以大约1μm至大于2μm的距离与漏极掩模图案120和源极掩模图案130相间隔。在图8中，光调节图案163以大约1μm至大于1.5μm的距离与漏极掩模图案120和源极掩模图案130相间隔。
根据图8所示的掩模，光调节图案163插入于源极掩模图案130和漏极掩模图案120之间，并围绕每个源极掩模图案130的一部分，以阻挡从外部入射到源极掩模图案130和漏极掩模图案120之间的间隔上的光。
图9是示出根据本发明第五实施例的形成TFT的掩模的平面图。
参考图2和图9，掩模104包括透明基板110、漏极掩模图案120、源极掩模图案130、数据掩模图案140和光调节图案164。
透明基板110为板状。漏极掩模图案120形成于透明基板110的表面上。在图2和图9中，漏极掩模图案120沿第一方向延伸。
源极掩模图案130形成于透明基板110的表面上，与漏极掩模图案120相间隔。例如，从平面方向观察，源极掩模图案130可以具有围绕漏极掩模图案120的一部分的J-形。
由于与漏极掩模图案120相间隔的源极掩模图案130为J-形，使得J-形的缝隙125形成在漏极掩模图案120和源极掩模图案130之间。在图2和图9中，缝隙125的宽度不大于曝光装置的分辨率。
数据掩模图案140形成于透明基板110的表面上，沿基本垂直于第一方向的第二方向从源极掩模图案130延伸。
光调节图案164插入于源极掩模图案130的两个端部中的每个端部和漏极掩模图案120之间，以阻挡入射到源极掩模图案130和漏极掩模图案120之间的间隔的任何光。
在图9中，光调节图案164插入于源极掩模图案130的每个端部和漏极掩模图案120之间。可替换的，光调节图案164可以与源极掩模图案130或漏极掩模图案120连接。多个光调节图案164可以插入于源极掩模图案130和漏极掩模图案120之间。
图10是示出根据本发明第六实施例的形成TFT的掩模的平面图。
参考图2和图10，掩模包括透明基板110、漏极掩模图案120、源极掩模图案130、数据掩模图案140和光调节图案165。
透明基板110为板状。漏极掩模图案120形成于透明基板110的表面上。源极掩模图案130形成于透明基板110的表面上，与漏极掩模图案120相间隔。
在图2和图10中，源极掩模图案130平行于漏极掩模图案120延伸。由于与漏极掩模图案120相间隔的源极掩模图案130为I-形，所以I-形的缝隙125形成在漏极掩模图案120和源极掩模图案130之间。在图2和图10中，缝隙125的宽度不大于曝光装置的分辨率。
数据掩模图案140形成于透明基板110的表面上，沿基本垂直于第一方向的第二方向延伸。数据掩模图案140与源极掩模图案130连接。
光调节图案165正好插入在源极掩模图案130的两个端部中的每个端部和漏极掩模图案120的两个端部中的每个端部之间的区域的外部，以阻挡从外部入射到源极掩模图案130和漏极掩模图案120之间的间隔的光。
在图10中，光调节图案165正好插入于源极掩模图案130的每个端部和漏极掩模图案120的每个端部之间的区域的外部。可替换的，光调节图案165可以与源极掩模图案130或漏极掩模图案120连接。多个光调节图案165可以插入于源极掩模图案130的每个端部和漏极掩模图案120的每个端部之间。
图11是示出根据本发明一实施方式的TFT基板的平面图。图12示出图11所示的TFT基板的平面放大图。图13是沿图11所示的II-II’线的截面图。
参考图11至图13，TFT基板200使用图1至图10所示的掩模100形成。TFT基板200包括基体板210、栅极线GL、栅电极GE、栅极绝缘层220、半导体图案235、数据线DL、漏电极DE、源电极SE、钝化层250和像素电极260。
基体板210为板状。可以用于形成基体板210的透明材料的例子包括玻璃、石英、合成树脂等。
栅极线GL沿基体板210的第一方向延伸。栅电极GE形成于基体板210上，沿基本垂直于第一方向的第二方向从栅极线GL突出。
栅极绝缘层220形成于基体板210上以覆盖栅极线GL和栅电极GE。可以用于形成栅极绝缘层220的绝缘材料的例子包括氧化硅(SiOx)、氮化硅(SiNx)等。上述材料可单独使用或组合使用。
半导体图案235与栅电极GE相对应地形成于栅极绝缘层220上。半导体图案235包括有源图案AP和欧姆接触图案OP。
有源图案AP与栅电极GE相对应地形成于栅极绝缘层220上。可以用于形成有源图案AP的半导体材料的例子包括非晶硅(a-Si)、多晶硅(poly-Si)等。欧姆接触图案OP通过高浓度掺杂离子形成于有源图案AP上。
数据线DL形成于半导体图案235上，沿基本垂直于栅极线GL的第二方向延伸。
漏电极DE形成于半导体图案235上。漏电极DE可以以第一方向延伸。
源电极SE形成于半导体图案235上。例如，源电极SE可以具有围绕漏电极DE的一部分的U-形。可替换的，源电极SE可以具有围绕漏电极DE的一部分的J-形。源电极SE与数据线DL电连接，以接收数据线DL的数据信号。
在另一实施例中，源电极SE和漏电极DE可以形成于半导体图案235上，可以彼此相对而形成I-形(如图10)。
钝化层250形成于栅极绝缘层220上，以覆盖数据线DL、漏电极DE和源电极SE。可以用于形成钝化层250的绝缘材料的例子包括有机绝缘材料、无机绝缘材料等。接触孔穿过钝化层250形成，通过该接触孔部分地暴露漏电极DE。
像素电极260通过接触孔252与漏电极DE电连接，接触孔252穿过钝化层250形成。像素电极260包括透明导电材料。可以用于形成像素电极260的透明导电材料的例子包括氧化铟锡(ITO)、氧化铟锌(IZO)、非晶氧化铟锡(a-ITO)等。上述材料可单独使用或组合使用。
参考图12和图13，下文将描述漏电极DE、源电极SE和半导体图案235。
漏电极DE形成于半导体图案235上，与源极SE相间隔。源电极SE和漏电极DE之间的距离L不大于大约3.5μm。例如，源电极SE和漏电极DE之间的距离L可以为大约2.4μm至大约3μm。
源电极SE与漏电极DE相间隔以形成源电极SE和漏电极DE之间的间隔SP。在图12中，源电极SE和漏电极DE之间的间隔SP为U-形。可替换的，源电极SE和漏电极DE之间的间隔SP为J-形或I-形。
源电极SE和漏电极DE之间的间隔SP的宽度W1为在第一方向上的间隔SP的右侧和左侧之间的距离。源电极SE和漏电极DE之间的间隔SP的左端部在第二方向上和源电极SE的端部对齐。
半导体图案235插入于栅极绝缘层220与源电极SE和漏电极DE之间，并与栅电极GE重叠。半导体图案235包括形成于栅极绝缘层220上的有源图案AP和形成于有源图案AP上的欧姆接触图案OP。
欧姆接触图案OP形成在数据线DL、漏电极DE和源电极SE下面，以具有与数据线DL、漏电极DE和源电极SE基本相同的形状。欧姆接触图案OP不形成在漏电极DE和源电极SE之间的间隔SP中。
有源图案AP形成在数据线DL、漏电极DE和源电极SE下面，并且在漏电极DE和源电极和SE之间的间隔SP中，具有与数据线DL、漏电极DE和源电极SE基本相同的轮廓。
在图11至图13中，有源图案AP沿形成在源电极SE的端部之间的假想线IL(参见图12)排列。可替换的，有源图案AP可以延伸到假想线IL之外。有源图案AP的宽度W2不小于漏电极DE和源电极SE之间的间隔SP的宽度W1。
根据图11至图13所示的TFT基板，由于半导体图案235的有源图案AP沿假想线IL延伸或延伸到假想线IL之外，从而形成在有源图案AP中的沟道宽度增加。因此，改进了TFT的电学特性。
当对栅电极GE施加栅极电压时，沟道形成在有源图案AP中，从而源电极SE与漏电极DE电连接。因此，施加到源电极SE的数据信号通过沟道施加于漏电极DE上。沟道的长度与漏电极DE和源电极SE之间的间隔SP的长度L相对应，沟道的宽度与有源图案AP的宽度W2相对应。
TFT的电学特性通过沟道长度和宽度改变。当沟道长度增加时，由于源电极SE和漏电极DE之间电子流动的路径增长，从而通过沟道施加于漏电极DE上的数据信号可能失真。当沟道宽度减小时，电子流过的通道的宽度可能减小，有可能仍然引起通过沟道施加于漏电极DE上的数据信号失真。但是，在图11至图13中，沟道长度减小、沟道宽度增加，从而失真机会最小化，TFT的电学特性得以改进。
根据图11至图13所示的TFT基板，源电极SE和漏电极DE之间的距离L为大约2μm至大约3μm。源电极SE和漏电极DE之间的距离L为源电极SE和漏电极DE之间的间隔SP之间的距离。沟道长度减小，有源图案AP的宽度W2不小于源电极SE和漏电极DE之间的间隔SP的宽度W1。同样，沟道宽度极大增加。因此，TFT基板200具有改进了电学特性的TFT。
图14至19是示出制造图11所示的TFT基板的方法的截面图。下文将描述制造TFT基板的方法。
图14是示出在基体板上形成栅电极、栅极绝缘层和半导体层的工艺的截面图。
参考图11至图14，栅极线GL和栅电极GE形成于基体板210上。例如，栅极金属层(未示出)可以形成于基体板210上，可以图案化该栅极金属层以形成栅极线GL和栅电极GE。
栅极绝缘层220形成于基体板210上，以覆盖栅极线GL和栅电极GE。
形成栅极绝缘层220后，半导体层230(之后将被图案化以形成半导体图案235)形成于栅极绝缘层220上。半导体层230包括形成于栅极绝缘层220上的有源层231和形成于有源层231上的欧姆接触层232。可以用于形成有源层231的半导体材料的例子包括a-Si、poly-Si等。欧姆接触层232通过高浓度对硅掺杂形成。
图15是示出在图14所示的基板上形成金属层和光刻胶膜的过程的截面图。
参考图15，数据金属层240形成于半导体层230的整个表面上。例如，数据金属层240形成于半导体层230的欧姆接触层232的整个表面上。
光刻胶膜10形成于数据金属层240的整个表面上。
图16是示出图15所示的光刻胶膜的曝光过程的截面图。
参考图1至图10和图16，光刻胶膜10使用图1至图10所示的掩模进行曝光，曝光的光刻胶膜10被显影以形成具有沟道槽22的初始光刻胶图案20’。
掩模100包括透明基板110、漏极掩模图案120、源极掩模图案130和数据掩模图案140。掩模100还包括半透明层150或光调节图案160。
漏极掩模图案120形成于透明基板110的表面上。例如，漏极掩模图案120可以以第一方向延伸。源极掩模图案130形成于透明基板110的表面上，与漏极掩模图案120相间隔。例如，源极掩模图案130可以围绕漏极掩模图案120的一部分以具有U形。数据掩模图案140形成于透明基板110的表面上，沿基本垂直于第一方向的第二方向从源极掩模图案130延伸。
可替换的，源极掩模图案130可以具有围绕漏极掩模图案120的一部分的J形。源极掩模图案130可以和漏极掩模图案120相对而形成I-形。
半透明层150(参见图3)形成于透明基板110的表面上，以覆盖漏极掩模图案120和源极掩模图案130。半透明层150使入射到掩模100上的部分光透过，以减小通过掩模100的光的量。光调节图案160插入于源极掩模图案130的每个端部和漏极掩模图案120之间。
具有U-形、J-形或I-形的缝隙125形成在漏极掩模图案120和源极掩模图案130之间。缝隙125的宽度T不大于曝光装置的分辨率。例如，当曝光装置的分辨率约为3.5μm时，缝隙125的宽度T可以为大约2μm至大约3μm。在图16中，缝隙125的宽度T可以为约2.5μm。
掩模100的缝隙125的宽度T不大于曝光装置的分辨率，从而光被掩模100的缝隙125衍射。因此，由掩模100的缝隙125衍射的光量少于没有衍射的直射光的量。暴露于穿透掩模100的直射光的光刻胶膜10的完全曝光部分被除去。另外，暴露于被掩模100的缝隙125衍射的光的光刻胶膜10的部分曝光部分形成沟道槽22。
初始光刻胶图案20’的沟道槽22具有与掩模100的缝隙125相对应的形状。例如，沟道槽22的宽度和深度由掩模100和光刻胶膜10之间的距离、辐射到光刻胶膜10上的光的量、掩模100的缝隙125的宽度T等决定。当从平面方向观察时，沟道槽22可以为U-形、J-形、I-形等。沟道槽22可以具有与掩模100的缝隙125基本相同的形状。沟道槽22的宽度和掩模100的缝隙125的宽度T可以基本相同。可替换的，沟道槽22的宽度可以稍微大于掩模100的缝隙125的宽度T。例如，沟道槽22的宽度可以不大于大约3.5μm。
再参考图4，辐射到部分“A”上的部分光可传播到部分“ B”上。当辐射到部分“A”上的那部分光入射到部分“B”上时，与部分“B”相对应的光刻胶膜10被完全曝光以被除去。当除去与部分“B”相对应的光刻胶膜10时，沟道槽22的长度减小。
在图16中，光调节图案160(图4所示)形成在源极掩模图案130的每个端部和漏极掩模图案120之间，以防止外部光传播到源极掩模图案130和漏极掩模图案120之间的间隔中。因此，沟道槽22的长度增加。
图17是示出部分地刻蚀图16所示的数据金属层和半导体层的过程的截面图。
参考图17，将初始光刻胶图案20’作为刻蚀掩模刻蚀数据金属层240，以形成数据金属层图案245。例如，可以通过湿刻蚀过程刻蚀数据金属层240。
将初始光刻胶图案20’作为刻蚀掩模部分地刻蚀半导体层230(图16所示)，以形成半导体图案235。例如，可以通过干刻蚀过程刻蚀半导体层230。半导体图案235包括有源图案AP和欧姆接触图案OP。
图18是示出图17所示的初始光刻胶图案的回刻蚀工艺的截面图。
参考图18，初始光刻胶图案20’的厚度被减小一固定厚度，使得数据金属图案245通过沟道槽22部分曝露。这样，形成光刻胶图案20。减小初始光刻胶图案20’厚度的过程为回刻蚀工艺。
图19是示出部分地刻蚀图18所示的数据金属图案和半导体图案的过程的截面图。
参考图19，在回刻蚀初始光刻胶图案20’的回刻蚀工艺后，数据金属图案245通过沟道槽22部分地刻蚀。因此，形成源电极SE和漏电极DE，以在源电极SE和漏电极DE之间定义间隔SP。源电极SE和漏电极DE之间的间隔SP可以为U-形、J-形、I-形等。源电极SE和漏电极DE之间的间隔SP可以具有与沟道槽22基本上相同的形状。
采用具有沟道槽22的光刻胶图案20作为刻蚀掩模部分地刻蚀半导体图案235。沉积在源电极SE和漏电极DE之间的间隔SP中的半导体图案235的欧姆接触图案OP通过该刻蚀工艺除去。因此，有源图案AP通过源电极SE和漏电极DE之间的间隔SP部分曝露。
再次参考图12，源电极SE和漏电极DE之间的距离L可以和沟道槽22的宽度基本相同。可替换的，源电极SE和漏电极DE之间的距离L可以小于沟道槽22的宽度。例如，源电极SE和漏电极DE之间的距离L可以不大于大约3.5μm。有源图案AP的一侧可以沿源电极SE的两侧与假想线IL交叠。可替换的，有源图案AP可以从假想线IL突出。例如，有源图案AP可以具有与源电极SE和漏电极DE之间的间隔SP基本相同的形状。可替换的，有源图案AP可以从源电极SE和漏电极DE之间的间隔SP突出。
由于光调节图案160阻挡光从外部传播到源电极SE和漏电极DE之间的间隔SP中，沟道槽22的长度没有减小。因此，有源图案AP与假想线IL交叠或延伸到假想线IL之外。沟道槽22的长度可以和有源图案AP的宽度W2基本相同，这与沟道的宽度相对应。
参考图11和图13，从源电极SE、漏电极DE和数据线DL除去光刻胶图案20。
钝化层250(参见图13)形成于栅极绝缘层220上，以覆盖源电极SE、漏电极DE和数据线DL。部分除去钝化层250以形成接触孔252(参见图11)，漏电极DE的一部分通过接触孔252曝露。
像素电极260形成于钝化层250上。像素电极260通过接触孔252与漏电极DE电连接。像素电极260包括透明导电材料。
根据图14至图19所示的制造TFT基板的方法，单个U-形缝隙形成在源极掩模图案130和漏极掩模图案120之间，缝隙125的宽度T不大于曝光装置的分辨率。因此，源电极SE和漏电极DE之间的距离可以减小。因而，形成在有源图案AP中的沟道的长度可以减小，可以改进TFT的电学特性。
此外，光调节图案160形成在源极掩模图案130的每个端部和漏极掩模图案120之间，以阻挡可能传播到源极掩模图案130和漏极掩模图案120之间的间隔的外部光。因此，有源图案AP的侧边与沿源电极SE两侧形成的假想线IL交叠或延伸到假想线IL之外。因而，形成在有源图案AP中的沟道的宽度增加，改进了TFT的电学特性。
根据本发明，掩模的单个缝隙的宽度小于曝光装置的分辨率，从而源电极和漏电极之间的距离可以减小。
此外，光调节图案形成在源极掩模图案的两个端部中的每个端部和漏极掩模图案之间，以防止外部光进入源极掩模图案和漏极掩模图案之间的间隔。因此，尽管有源图案与源电极和漏电极使用一个掩模进行图案化，但是形成在有源图案中的沟道的宽度没有减小。因而，改进了TFT的电学特性。
参考典型实施例对本发明进行了描述。然而，很显然，对于本领域技术人员而言，根据前文的描述作出许多可替换的修正和变化是现而易见的。因此，本发明包含所有落入权利要求的精神和范围的可替换修正和变化。

Claims (20)

1.一种薄膜晶体管基板，包括：
基体板；
栅极线，形成于所述基体板上并与栅电极电连接；
栅极绝缘层，形成于所述基体板上以覆盖所述栅极线和栅电极；
有源图案，与所述栅电极相对应地形成于所述栅极绝缘层上；
数据线，沿与所述栅极线不同的方向延伸，并与交叠于所述有源图案的源电极电连接，漏电极与所述源电极相对，所述漏电极与所述有源图案交叠，除了所述源电极和所述漏电极之间的间隔以外，所述有源图案具有与所述数据线和所述漏电极基本相同的轮廓，
其中，所述源电极以大约3.5μm的距离与所述漏电极相间隔。
2.根据权利要求1所述的薄膜晶体管基板，其中，所述源电极具有围绕所述漏电极的一部分的U-形。
3.根据权利要求2所述的薄膜晶体管基板，其中，所述有源图案的一侧与连接所述源电极的两个侧端的假想线交叠或延伸到所述假想线之外。
4.根据权利要求1所述的薄膜晶体管基板，其中，所述源电极具有围绕所述漏电极的一部分的J-形。
5.根据权利要求1所述的薄膜晶体管基板，其中，所述源电极沿基本平行于所述漏电极的方向延伸。
6.根据权利要求5所述的薄膜晶体管基板，其中，所述有源图案的一侧与连接所述源电极的侧端与所述漏电极的假想线交叠或延伸到所述假想线之外。
7.一种制造薄膜晶体管基板的方法，包括：
在具有栅电极的基体板上形成栅极绝缘层、有源层、数据金属层和光刻胶膜，以覆盖所述栅电极；
使用掩模曝光所述光刻胶膜，其中，所述掩模包括：
漏极掩模图案，
源极掩模图案，与所述漏极掩模图案相间隔并和所述漏极掩模图案相面对，和
光调节图案，插入于所述源极掩模图案的两个端部和所述漏极掩模图案之间以形成具有在所述漏极掩模图案和所述源极掩模图案之间的沟道槽的光刻胶图案；
使用所述光刻胶图案作为刻蚀掩模，部分地刻蚀所述数据金属层和所述有源层，以形成数据金属图案和有源图案；
减小所述光刻胶图案的厚度，使得所述数据金属图案通过所述沟道槽曝露；和
通过所述沟道槽部分地刻蚀所述数据金属图案，以形成具有源电极的数据线和漏电极。
8.根据权利要求7所述的方法，还包括形成与所述漏电极电连接的像素电极。
9.根据权利要求7所述的方法，其中，除了所述源电极和所述漏电极之间的间隔以外，所述有源图案具有与所述数据线和所述漏电极基本相同的轮廓，和
所述有源图案的一侧与由所述源电极的两侧定义的假想线交叠或延伸到所述假想线之外。
10.根据权利要求7所述的方法，其中，所述漏极掩模图案和所述源极掩模图案之间的距离为大约2μm至大约3μm。
11.根据权利要求7所述的方法，其中，所述光调节图案以大约1μm至大约2μm的距离与所述漏极掩模图案和所述源极掩模图案中每个相间隔。
12.根据权利要求7所述的方法，其中，所述光调节图案的宽度为大约1μm至大约2μm。
13.根据权利要求7所述的方法，其中，所述源极掩模图案具有围绕所述漏极掩模图案的一部分的U-形。
14.根据权利要求7所述的方法，其中，所述源极掩模图案具有围绕所述漏极掩模图案的一部分的J-形。
15.根据权利要求7所述的方法，其中，所述源极掩模图案沿基本平行于所述漏极掩模图案延伸。
16.根据权利要求7所述的方法，其中，所述光调节图案与所述源极掩模图案的每个端部连接。
17.根据权利要求7所述的方法，其中，所述光调节图案与所述漏极掩模图案连接。
18.根据权利要求7所述的方法，其中，所述光调节图案插入于所述源极掩模图案的每个端部和所述漏极掩模图案之间。
19.根据权利要求7所述的方法，其中，所述光调节图案围绕所述源极掩模图案的每个端部的一部分。
20.根据权利要求19所述的方法，其中，所述光调节图案为L-形。
CN2007101596483A 2006-09-27 2007-09-27 薄膜晶体管基板及其制造方法 Active CN101179082B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR94197/06 2006-09-27
KR1020060094197A KR20080028640A (ko) 2006-09-27 2006-09-27 박막 트랜지스터 제조용 마스크, 이에 의해 제조된 박막트랜지스터 기판 및 이를 이용한 박막 트랜지스터 기판의제조방법

Publications (2)

Publication Number Publication Date
CN101179082A true CN101179082A (zh) 2008-05-14
CN101179082B CN101179082B (zh) 2011-06-08

Family

ID=39224022

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101596483A Active CN101179082B (zh) 2006-09-27 2007-09-27 薄膜晶体管基板及其制造方法

Country Status (4)

Country Link
US (1) US7790523B2 (zh)
KR (1) KR20080028640A (zh)
CN (1) CN101179082B (zh)
TW (1) TWI418930B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101598894B (zh) * 2009-07-07 2011-07-27 友达光电股份有限公司 光掩膜、薄膜晶体管元件及制作薄膜晶体管元件的方法
CN102655156A (zh) * 2012-03-19 2012-09-05 京东方科技集团股份有限公司 一种阵列基板及其制造方法
CN103969940A (zh) * 2014-04-22 2014-08-06 京东方科技集团股份有限公司 相移掩模板和源漏掩模板
CN104076596A (zh) * 2014-03-21 2014-10-01 友达光电股份有限公司 灰度式光掩模、薄膜晶体管及主动元件阵列基板
CN104538409A (zh) * 2014-10-27 2015-04-22 友达光电股份有限公司 阵列基板
WO2015096268A1 (zh) * 2013-12-26 2015-07-02 深圳市华星光电技术有限公司 光掩膜、薄膜晶体管元件及制作薄膜晶体管元件的方法
CN107195672A (zh) * 2017-05-27 2017-09-22 京东方科技集团股份有限公司 一种薄膜晶体管及其控制方法
CN107331619A (zh) * 2017-06-28 2017-11-07 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示装置、曝光装置
CN109541829A (zh) * 2018-12-19 2019-03-29 惠科股份有限公司 掩膜版、液晶面板和液晶显示装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101315517A (zh) * 2007-05-30 2008-12-03 北京京东方光电科技有限公司 像素沟道区的掩模版及用该掩模版形成的薄膜晶体管
CN101387825B (zh) * 2007-09-10 2011-04-06 北京京东方光电科技有限公司 补偿型灰阶掩膜版结构
US7910267B1 (en) * 2008-12-12 2011-03-22 Western Digital (Fremont), Llc Method and system for providing optical proximity correction for structures such as a PMR nose
TWI444758B (zh) * 2009-06-19 2014-07-11 Au Optronics Corp 薄膜電晶體元件與用於定義薄膜電晶體元件之光罩及薄膜電晶體元件之製作方法
CN102723307A (zh) * 2011-03-30 2012-10-10 京东方科技集团股份有限公司 一种制备阵列基板的方法及tft结构
CN102655095B (zh) * 2011-06-01 2014-10-15 京东方科技集团股份有限公司 薄膜晶体管及阵列基板的制造方法
CN102655175B (zh) * 2012-04-06 2014-07-02 京东方科技集团股份有限公司 Tft、阵列基板及显示装置、制备该tft的掩模板
KR102378211B1 (ko) * 2015-06-23 2022-03-25 삼성디스플레이 주식회사 마스크 및 이를 이용한 표시장치의 제조방법
CN110620154A (zh) * 2019-08-22 2019-12-27 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板、显示面板及装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100208441B1 (ko) 1995-06-15 1999-07-15 김영환 포토마스크의 패턴 구조
KR20020057229A (ko) 2000-12-30 2002-07-11 주식회사 현대 디스플레이 테크놀로지 하프톤 마스크 설계방법
KR100379684B1 (ko) * 2001-04-20 2003-04-10 엘지.필립스 엘시디 주식회사 박막 트랜지스터 액정표시소자 제조방법
KR100391157B1 (ko) * 2001-10-25 2003-07-16 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판 및 그의 제조 방법
JP4593094B2 (ja) 2003-08-21 2010-12-08 日本電気株式会社 液晶表示装置及びその製造方法
KR101086477B1 (ko) 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 제조 방법

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101598894B (zh) * 2009-07-07 2011-07-27 友达光电股份有限公司 光掩膜、薄膜晶体管元件及制作薄膜晶体管元件的方法
CN102655156A (zh) * 2012-03-19 2012-09-05 京东方科技集团股份有限公司 一种阵列基板及其制造方法
WO2013139148A1 (zh) * 2012-03-19 2013-09-26 京东方科技集团股份有限公司 阵列基板及其制造方法和显示装置
CN102655156B (zh) * 2012-03-19 2015-01-07 京东方科技集团股份有限公司 一种阵列基板及其制造方法
WO2015096268A1 (zh) * 2013-12-26 2015-07-02 深圳市华星光电技术有限公司 光掩膜、薄膜晶体管元件及制作薄膜晶体管元件的方法
CN104076596A (zh) * 2014-03-21 2014-10-01 友达光电股份有限公司 灰度式光掩模、薄膜晶体管及主动元件阵列基板
US9638993B2 (en) 2014-04-22 2017-05-02 Boe Technology Group Co., Ltd. Phase-shift mask
CN103969940A (zh) * 2014-04-22 2014-08-06 京东方科技集团股份有限公司 相移掩模板和源漏掩模板
CN104538409A (zh) * 2014-10-27 2015-04-22 友达光电股份有限公司 阵列基板
CN104538409B (zh) * 2014-10-27 2017-04-26 友达光电股份有限公司 阵列基板
CN107195672A (zh) * 2017-05-27 2017-09-22 京东方科技集团股份有限公司 一种薄膜晶体管及其控制方法
CN107331619A (zh) * 2017-06-28 2017-11-07 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示装置、曝光装置
CN109541829A (zh) * 2018-12-19 2019-03-29 惠科股份有限公司 掩膜版、液晶面板和液晶显示装置
CN109541829B (zh) * 2018-12-19 2021-08-24 惠科股份有限公司 掩膜版、液晶面板和液晶显示装置

Also Published As

Publication number Publication date
CN101179082B (zh) 2011-06-08
US7790523B2 (en) 2010-09-07
TWI418930B (zh) 2013-12-11
TW200825624A (en) 2008-06-16
KR20080028640A (ko) 2008-04-01
US20080073718A1 (en) 2008-03-27

Similar Documents

Publication Publication Date Title
CN101179082B (zh) 薄膜晶体管基板及其制造方法
KR100391157B1 (ko) 액정 표시 장치용 어레이 기판 및 그의 제조 방법
KR101211086B1 (ko) 박막 트랜지스터 기판과 이의 제조 방법 및 박막트랜지스터 기판 제조용 마스크
US20080123007A1 (en) Thin film transistor liquid crystal display
US7855033B2 (en) Photo mask and method of fabricating array substrate for liquid crystal display device using the same
US7799594B2 (en) Thin film transistor array panel and method for manufacturing the same
US10727257B2 (en) Exposure mask and method of manufacturing a substrate using the exposure mask
US8101445B2 (en) Thin film transistor array panel and method for manufacturing the same
US8203674B2 (en) Manufacturing thin film transistor array panels for flat panel displays
US8329486B2 (en) Thin film transistor array panel and method for manufacturing the same
US8013968B2 (en) Array substrate for in-plane switching mode liquid crystal display device and fabricating method of the same
US8390752B2 (en) Display device with realized a high contrast ratio and method for fabricating the same
CN101017832A (zh) 薄膜晶体管基板及其制造方法以及具有该基板的显示面板
US9075273B2 (en) Thin film transistor array panel and manufacturing method thereof
US7787098B2 (en) Manufacturing method of a liquid crystal display device comprising a first photosensitive layer of a positive type and a second photosensitive layer of a negative type
KR20040080793A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR101409704B1 (ko) 액정표시장치 및 그 제조 방법
KR101343435B1 (ko) 어레이 기판의 제조방법 및 이에 의해 제조된 어레이 기판
KR100650400B1 (ko) 액정 표시 장치용 어레이 기판 및 그의 제조 방법
CN108363252B (zh) 液晶显示装置及tft阵列基板的制造方法
JP3030751B2 (ja) 薄膜トランジスタ
KR20050046164A (ko) 박막 트랜지스터 어레이 기판 및 그 제조방법
KR20050067859A (ko) 횡전계 방식 액정표시장치 및 그 제조방법
KR101325976B1 (ko) 박막트랜지스터와, 이를 포함하는 어레이기판 및 이의제조방법
KR100811641B1 (ko) 액정 표시 장치 및 그의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SAMSUNG MONITOR CO., LTD.

Free format text: FORMER OWNER: SAMSUNG ELECTRONICS CO., LTD.

Effective date: 20121031

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20121031

Address after: Gyeonggi Do, South Korea

Patentee after: Samsung Display Co., Ltd.

Address before: Gyeonggi Do, South Korea

Patentee before: Samsung Electronics Co., Ltd.