CN104076596A - 灰度式光掩模、薄膜晶体管及主动元件阵列基板 - Google Patents
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Abstract
本发明公开一种灰度式光掩模、薄膜晶体管及主动元件阵列基板。灰度式光掩模，适用于曝光制作工艺中，以定义薄膜晶体管的源极、漏极以及通道层。灰度式掩模包括基板、源极掩模图案、漏极掩模图案以及拟图案。源极掩模图案配置于基板上，并且对应于源极。漏极掩模图案配置于基板上，并且对应于漏极。拟图案配置于基板上，以及拟图案位于源极掩模图案及漏极掩模图案之间，且对应于通道层，其中拟图案与源极掩模图案之间以及拟图案与漏极掩模图案之间分别形成狭缝。
Description
技术领域
本发明涉及一种光掩模，且特别是涉及一种用于形成薄膜晶体管的灰度式光掩模以及包括所述薄膜晶体管的主动元件阵列基板。
背景技术
随着日新月异的科技发展，显示面板于今日社会已是随处可见，并广泛的运用在各种电子产品如平板电脑、智能型手机或平面电视之中。在目前显示面板中，为了避免制作工艺上大电流炸伤及缺陷物(defect)残留而导致显示面板的损坏，通常需要增加薄膜晶体管的通道长度。
一般而言，现有技术是使用半调式光掩模(half tone mask)来制作通道长度增长的薄膜晶体管。然而，半调式光掩模的单价比其他一般所使用的光掩模的单价高，此使得制造成本提高。因此，如何以较低制作工艺成本制作通道长度增长的薄膜晶体管，实为目前亟待克服的课题之一。
发明内容
本发明提供一种灰度式光掩模，利用所述灰度式光掩模来进行曝光，可形成通道长度加大的薄膜晶体管及包括所述薄膜晶体管的主动元件阵列基板，且有效降低制造成本。
本发明的灰度式光掩模(gray tone mask，GTM)适用于曝光制作工艺中，以定义薄膜晶体管的源极、漏极以及通道层。本发明的灰度式掩模包括基板、源极掩模图案、漏极掩模图案以及拟图案。源极掩模图案配置于基板上，并且对应于源极。漏极掩模图案配置于基板上，并且对应于漏极。拟图案配置于基板上，位于源极掩模图案及漏极掩模图案之间，且对应于通道层，其中拟图案与源极掩模图案之间以及拟图案与漏极掩模图案之间分别形成狭缝。
本发明的薄膜晶体管配置于基板上。本发明的薄膜晶体管包括通道层、源极与漏极、浮置图案以及栅极。源极与漏极配置于通道层上。浮置图案位于源极与漏极之间的通道层上，其中浮置图案与源极之间以及浮置图案与漏极之间分别保持一间距。栅极对应通道层设置。
本发明的主动元件阵列基板包括基板、主动元件阵列以及薄膜晶体管。基板具有主动区以及周边电路区。主动元件阵列位于基板的主动区内。薄膜晶体管位于基板的周边电路区内，且薄膜晶体管包括通道层、源极与漏极、浮置图案以及栅极。源极与漏极配置于通道层上。浮置图案位于源极与漏极之间的通道层上，其中浮置图案与源极图案之间以及浮置图案与漏极图案之间分别保持一间距。栅极对应通道层设置。
基于上述，本发明所提出的灰度式光掩模包括位于源极掩模图案及漏极掩模图案之间的拟图案，且拟图案与源极掩模图案以及漏极掩模图案之间分别形成一狭缝。因此，在曝光制作工艺中，通过使用所述灰度式光掩模可形成通道长度增长的薄膜晶体管，由此降低薄膜晶体管受大电流炸伤的风险。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1是本发明一实施方式的灰度式光掩模的上视示意图；
图2是本发明另一实施方式的灰度式光掩模的上视示意图；
图3是本发明又一实施方式的灰度式光掩模的上视示意图；
图4为图3的灰度式光掩模的局部示意图；
图5是本发明另一实施方式的灰度式光掩模的局部示意图；
图6是本发明另一实施方式的灰度式光掩模的上视示意图；
图7为图6的灰度式光掩模的局部示意图；
图8是本发明一实施方式的薄膜晶体管的上视示意图；
图9为图8沿I-I’剖线的剖面示意图；
图10A至图10G为图8的薄膜晶体管的一实施方式的制造流程剖视图；
图11是本发明一实施方式的主动元件阵列基板的上视示意图。
符号说明
10、10’：灰度式光掩模
20、306a、308、310：薄膜晶体管
30：主动(有源)元件阵列基板
100、200、300：基板
102：源极掩模图案
103：第一矩形部分
103’：第一多边形部分
104：漏极掩模图案
105：第二矩形部分
105’：第二多边形部分
107a、107b、107c、107d：补偿图案
106：拟图案
108、109：狭缝
108a、108b、109a、109b、110E、111E：端
110：第一条状图案
111：第二条状图案
202：栅极
203：栅绝缘层
204：通道层
205：欧姆接触层
206：源极
208：漏极
210：浮置图案
211、212：通道区
213：通道材料层
214：欧姆接触材料层
215：金属材料层
216：光致抗蚀剂
216’、216’’：图案化光致抗蚀剂层
216’A、216’’A：第一部分
216’B：第二部分
216’C、216’’C：第三部分
217、218、217’、218’：凹槽
219：图案化金属层
220：图案化欧姆接触层
301：主动元件阵列
302：栅极驱动电路
304：静电防护电路
306：像素结构
306b：像素电极
314：外部电路
AA：主动区
C1、C2：倒角部分
DL：数据线
P1、P2、P3、P4、P5、P6、P7、P8、P9、P10：间距
PA：周边电路区
106S1、103S1、105S1、103’S1、105’S1：第一侧边
106S2、103S2、105S2、103’S2、105’S2：第二侧边
106S3、103S3、105S3、103’S3、105’S3：第三侧边
106S4、103S4、105S4、103’S4、105’S4：第四侧边
SL：扫描线
TA、TB、TC、TA’、TB’：厚度
W1、W2、W3、W4、W5、W6、W7、W8、W9：宽度
具体实施方式
图1是本发明一实施方式的灰度(灰阶)式光掩模的上视示意图。
请参照图1，灰度式光掩模10包括基板100、源极掩模图案102、漏极掩模图案104以及拟图案106。灰度式光掩模10用于形成薄膜晶体管。
基板100例如是玻璃基板、石英基板或是其他材质的透明基板。
源极掩模图案102配置于基板100上，并且对应于薄膜晶体管的源极。源极掩模图案102的材料例如是光阻隔材料，诸如铬。
漏极掩模图案104配置于基板100上，并且对应于薄膜晶体管的漏极。漏极掩模图案104的材料例如是光阻隔材料，诸如铬。
拟图案106配置于基板100上。拟图案106位于源极掩模图案102及漏极掩模图案104之间，且对应于薄膜晶体管的通道层，其中拟图案106与源极掩模图案102之间形成狭缝108，以及拟图案106与漏极掩模图案104之间形成狭缝109。拟图案106的材料例如是光阻隔材料，诸如铬。
在本实施方式中，拟图案106的宽度W1大于4.0μm以上，而狭缝108的宽度W2及狭缝109的宽度W3介于1.9μm至2.0μm之间。在一实施例中，拟图案106的宽度W1为6.0μm，而狭缝108的宽度W2及狭缝109的宽度W3都为1.9μm。
值得说明的是，在本实施方式中，拟图案106、源极掩模图案102及狭缝108可构成一单狭缝光掩模。如此一来，当入射于灰度式光掩模10上的光通过狭缝108时会发生绕射，而减少在狭缝108下的曝光量。同样地，拟图案106、漏极掩模图案104及狭缝109也构成另一单狭缝光掩模，以减少在狭缝109下的曝光量。也就是说，本发明的灰度式光掩模10可视为由两个单狭缝光掩模所构成的光掩模，故使用灰度式光掩模10可形成具有两个通道区的薄膜晶体管(相关描述将于下文中说明)。
另外，为了补偿边缘效应，以避免通道区的通道宽度减小而造成薄膜晶体管的电特性劣化，本发明的灰度式光掩模10可还包括在狭缝108的两端及狭缝109的两端分别设置的补偿图案。以下，将参照图2、图3对补偿图案进行说明。
图2是本发明另一实施方式的灰度式光掩模的上视示意图。图3是本发明又一实施方式的灰度式光掩模的上视示意图。
请先参照图2，灰度式光掩模10可还包括补偿图案107a、107b、107c、107d，其分别设置在狭缝108的两端108a、108b及狭缝109的两端109a、109b。补偿图案107a与源极掩模图案102相隔一间距P1、补偿图案107b与源极掩模图案102相隔一间距P2、补偿图案107c与漏极掩模图案104相隔一间距P3以及补偿图案107d与漏极掩模图案104相隔一间距P4，其中间距P1、间距P2、间距P3及间距P4的宽度介于0.8μm至1.2μm之间。在一实施例中，间距P1、间距P2、间距P3及间距P4的宽度都为1.0μm。
如图2所示，补偿图案107a、107b、107c、107d为条状，且补偿图案107a、107b、107c、107d的宽度W4、W5、W6、W7介于0.6μm至1.0μm之间。然而，本发明不限于此。在其他实施方式中，补偿图案也可以是椭圆形状、多边形状等其他的几何形状，只要能够达成补偿边缘效应即可。
从另一观点而言，在图2中，补偿图案107a、107b、107c、107d是各自独立分布的条状图案。然而，本发明并不限于此。在其他实施方式中，补偿图案也可以彼此相连接以形成一条状图案，如图3所示。
请参照图3，灰度式光掩模10可还包括第一条状图案110及第二条状图案111，其分别设置在狭缝108的两端108a、108b及狭缝109的两端109a、109b。
详细而言，拟图案106为矩形，且具有相对的第一侧边106S1和第二侧边106S2，以及相对的第三侧边106S3和第四侧边106S4。此时，狭缝108形成在拟图案106的第一侧边106S1与源极掩模图案102之间，而狭缝109形成在拟图案106的第二侧边106S2与漏极掩模图案104之间。
第一条状图案110邻近于拟图案106的第三侧边106S3，而第二条状图案111邻近于拟图案106的第四侧边106S4。也就是说，在本实施方式中，位于狭缝108一端108a及狭缝109一端109a的补偿图案彼此相连接而形成第一条状图案111，位于狭缝108一端108b及狭缝109一端109b的补偿图案彼此相连接而形成第二条状图案110，通过此设计灰度式光掩模10可达成补偿边缘效应的作用。
第一条状图案110的宽度W8或第二条状图案111的宽度W9介于0.6μm至1.0μm之间。在一实施例中，第一条状图案110的宽度W8及第二条状图案111的宽度W9都为0.8μm。
另外，第一条状图案110与源极掩模图案102相隔一间距P5、第一条状图案110与漏极掩模图案104相隔一间距P6、第二条状图案111与源极掩模图案102相隔一间距P7以及第二条状图案111与漏极掩模图案104相隔一间距P8，其中间距P5、间距P6、间距P7及间距P8的宽度介于0.8μm至1.2μm之间。在一实施例中，间距P5、间距P6、间距P7及间距P8的宽度都为1.0μm。
进一步而言，为了更清楚说明源极掩模图案102、漏极掩模图案104、拟图案106、第一条状图案110与第二条状图案111之间相应配置的关系，请参照图4。
图4为图3的灰度式光掩模的局部示意图。在图4中，灰度式光掩模10包括第一矩形部分103以及第二矩形部分105。详细而言，第一矩形部分103为源极掩模图案102的一部分，而第二矩形部分105为漏极掩模图案104的一部分，其中第一矩形部分103具有相对的第一侧边103S1和第二侧边103S2，相对的第三侧边103S3和第四侧边103S4，以及第二矩形部分105具有相对的第一侧边105S1和第二侧边105S2，相对的第三侧边105S3和第四侧边105S4。
如此一来，狭缝108形成在拟图案106的第一侧边106S1与第一矩形部分103的第三侧边103S3之间，以及狭缝109形成在拟图案106的第二侧边106S2与第二矩形部分105的第三侧边105S3之间。此外，第一条状图案110的延伸方向实质上平行于第一矩形部分103的第一侧边103S1与拟图案106的第三侧边106S3，以及第二条状图案111的延伸方向实质上平行于第二矩形部分105的第一侧边105S1与拟图案106的第四侧边106S4。
另外，在图4中，第一矩形部分103的第一侧边103S1与拟图案106的第三侧边106S3齐平，且第二矩形部分105的第一侧边105S1与拟图案106的第四侧边106S4齐平。然而，本发明并不限于此，只要第一条状图案110的延伸方向实质上平行于第一矩形部分103的第一侧边103S1与拟图案106的第三侧边106S3，以及第二条状图案111的延伸方向实质上平行于第二矩形部分105的第一侧边105S与拟图案106的第四侧边106S4即落入本发明的范畴内。
另外，本发明并不限定第一条状图案110及第二条状图案111的结构，其他同样能达成补偿边缘效应的作用的结构设计仍属于本发明可采用的技术方案，不脱离本发明所欲保护的范围。举例而言，第一条状图案110的一端110E可与第一矩形部分103的第四侧边103S4齐平，以及第二条状图案111的一端111E可与第二矩形部分105的第四侧边105S4齐平，如图5所示。
另外，本发明的灰度式光掩模并不以图1至图5中所绘者为限。源极掩模图案及漏极掩模图案的形状可以是所属技术领域中具有通常知识者所周知的任一种源极掩模图案及漏极掩模图案的形状，只要源极掩模图案及漏极掩模图案之间设置有对应于通道层的拟图案，且该拟图案与源极掩模图案以及漏极掩模图案之间分别形成一狭缝即落入本发明的范畴内。
另外，在图3、图4中，虽然源极掩模图案102包括第一矩形部分103以及漏极掩模图案104包括第二矩形部分105，但本发明并不限于此。在其他实施方式中，为了使利用灰度式光掩模所定义出的源极与漏极具有所欲的轮廓，源极掩模图案以及漏极掩模图案也可以分别包括多边形部分。以下，将参照图6、图7进行详细说明。
图6是本发明另一实施方式的灰度式光掩模的上视示意图。图7为图6的灰度式光掩模的局部示意图。请同时参照图6以及图7，本实施方式与上述图3及图4的实施方式相似，因此相同的元件以相同的符号表示，且不再重复赘述。
在本实施方式中，灰度式光掩模10’的源极掩模图案102’包括第一多边形部分103’，且漏极掩模图案104’包括第二多边形部分105’。第一多边形部分103’具有相对的第一侧边103’S1和第二侧边103’S2，相对的第三侧边103’S3和第四侧边103’S4，以及与第一侧边103’S1和第四侧边103’S4相交的第五侧边103’S5。第二多边形部分105’具有相对的第一侧边105’S1和第二侧边105’S2，相对的第三侧边105’S3和第四侧边105’S4，以及与第一侧边105’S1和第四侧边105’S4相交的第五侧边105’S5。也就是说，在本实施方式中，源极掩模图案102’是具有倒角部分C1的图案，且漏极掩模图案104’是具有倒角部分C2的图案，其中倒角部分C1对应于第一多边形部分103’的第五侧边103’S5，倒角部分C2对应于第二多边形部分105’的第五侧边105’S5。
具体而言，第一多边形部分103’的第一侧边103’S1邻近第一条状图案110，第一多边形部分103’的第三侧边103’S3邻近拟图案106的第一侧边106S1，第一条状图案110的延伸方向实质上平行于第一多边形部分103’的第一侧边103’S1与拟图案106的第三侧边106S3，第二多边形部分105’的第一侧边105’S1邻近第二条状图案111，第二多边形部分105’的第三侧边105’S3邻近拟图案106的第二侧边106S2，且第二条状图案111的延伸方向实质上平行于第二多边形部分105’的第一侧边105’S1与拟图案106的第四侧边106S4。
另外，在图7中，第一多边形部分103’的第一侧边103’S1与拟图案106的第三侧边106S3齐平，且第二多边形部分105’的第一侧边105’S1与拟图案106的第四侧边106S4齐平。然而，本发明并不限于此，只要第一条状图案110的延伸方向实质上平行于第一多边形部分103’的第一侧边103’S1与拟图案106的第三侧边106S3，以及第二条状图案111的延伸方向实质上平行于第二多边形部分105’的第一侧边105’S1与拟图案106的第四侧边106S4即落入本发明的范畴内。
另外，本发明的灰度式光掩模并不以图6、图7中所绘者为限。源极掩模图案及漏极掩模图案的形状可以是所属技术领域中具有通常知识者所周知的任一种源极掩模图案及漏极掩模图案的形状，只要源极掩模图案及漏极掩模图案之间设置有对应于通道层的拟图案，且该拟图案与源极掩模图案以及漏极掩模图案之间分别形成一狭缝即落入本发明的范畴内。
承上所述，在本文中提供了本发明的灰度式光掩模的多种设计(如图1至图7所示)。于一曝光制作工艺中，通过使用前述的各种灰度式光掩模能够定义出具有两个通道区的薄膜晶体管。进一步而言，通过使用设置有补偿图案的灰度式光掩模(如图2至图7所示)进行曝光，薄膜晶体管的通道区能够避免产生内凹的现象，以及通过使用设置有倒角部分的灰度式光掩模(如图6至图7所示)进行曝光，薄膜晶体管的源极与漏极能够具有所欲的轮廓。在下文中，为了完整且详细说明本发明的薄膜晶体管及其制造方法，主要是以图6至图7的灰度式光掩模10’为例来说明。
图8是本发明一实施方式的薄膜晶体管的上视示意图。图9为图8沿I-I’剖线的剖面示意图。
请先同时参照图6及图8，灰度式光掩模10’用于形成薄膜晶体管20。详细而言，于一曝光制作工艺中，利用图6所示的灰度式光掩模10’以定义图8所示的薄膜晶体管20的源极206、漏极208以及通道层204。接着，以下将参照图8及图9详细描述本发明的薄膜晶体管20。
薄膜晶体管20配置于基板200上。基板200例如是硬质基板(rigidsubstrate)或是可挠性基板(flexible substrate)。在本实施方式中，基板200的材质例如是无机透明材质(例如玻璃、石英、其它适合材料及其组合)、有机透明材质(例如聚烯类、聚酼类、聚醇类、聚酯类、橡胶、热塑性聚合物、热固性聚合物、聚芳香烃类、聚甲基丙酰酸甲酯类、聚碳酸酯类、其它合适材料、上述的衍生物及其组合)、无机不透明材质(例如硅片、陶瓷、其它合适材料或上述的组合)或上述的组合。
薄膜晶体管20包括栅极202、通道层204、源极206与漏极208、以及浮置图案210。栅极202配置在基板200上。栅极202的材质包括金属或其他的导电材料。
通道层204配置在基板200上，且覆盖栅极202。通道层204的材质包括非晶硅、多晶硅、金属氧化物、有机等半导体材料，其中金属氧化物半导体材料可以是铟镓锌氧化物(Indium-Gallium-Zinc Oxide，IGZO)等。
源极206与漏极208配置于通道层204上。详细而言，通道层204的一部分暴露于源极206与漏极208之间。源极206与漏极208的材质包括金属。
浮置图案210位于源极206与漏极208之间的通道层204上。也就是说，浮置图案210位在源极206与漏极208之间所暴露出的通道层204上，且进一步覆盖部分通道层204。另外，浮置图案210与源极206之间保持一间距P9以及浮置图案210与漏极208之间保持一间距P10。间距P9及间距P10的宽度介于3.5μm至5.5μm之间。在一实施例中，间距P9及间距P10的宽度都为3.5μm。浮置图案210的材质包括金属。
值得说明的是，浮置图案210、源极206与漏极208系由同一金属层所构成。通道层204位于浮置图案210、源极206与漏极208下方，且浮置图案210与源极206之间的通道层204以及浮置图案210与漏极208之间的通道层204被暴露出来。更具体而言，本实施方式的源极206与漏极208、浮置图案210及通道层204是在同一曝光制作工艺中由图8的灰度式光掩模10’所定义，其中源极206对应源极掩模图案102、漏极208对应漏极掩模图案104、而浮置图案210对应拟图案106。
在本实施方式中，位于浮置图案210与源极206之间以及浮置图案210与漏极208之间的通道层204分别做为通道区211及通道区212。也就是说，当将一闸电压施加至栅极202时，形成通道区211及通道区212以使源极206、浮置图案210以及漏极208彼此电连接。如此一来，施加至源极206的数据信号可经由通道区211、通道区212及浮置图案210施加至漏极208。
在本实施方式中，浮置图案210与源极206之间的间距P9相当于通道区211的通道长度，以及浮置图案210与漏极208之间的间距P10相当于通道区212的通道长度。如此一来，与一般的薄膜晶体管相比，薄膜晶体管20的两个通道区211、212可共同提供一增长的通道长度，由此降低薄膜晶体管20发生大电流炸伤的风险。举例而言，在间距P9及间距P10的宽度都为3.5μm的情况下，通道区211、212即共同提供一增长的通道长度3.5μm+3.5μm＝7μm。
此外，由于薄膜晶体管20具有两个通道区211、212，因此即使其中一者发生短路缺陷(例如发生大电流炸伤)，另一者仍可正常运作。
另外，于栅极202与通道层204之间可进一步包括栅绝缘层203，且栅绝缘层203覆盖栅极202。栅绝缘层203的材质包括氧化硅、氮化硅、氮氧化硅或其他绝缘材料。
另外，通道层204与源极206、漏极208及浮置图案210之间可进一步包括欧姆接触层205，且其暴露出部分的通道层204。欧姆接触层205的材质包括掺杂非晶硅、掺杂多晶硅等掺杂型半导体材料。具体而言，通道层204与欧姆接触层205都为半导体材料所构成，其相异之处在于，欧姆接触层205中含有掺杂的杂质，以降低通道层204与源极206、漏极208之间的接触阻抗。
另外，在本实施方式中，薄膜晶体管20以底栅极(bottom gate)晶体管为例，但本发明不以此为限，只要栅极对应通道层设置即可。换言之，在其他的实施例中，薄膜晶体管20也可以是顶栅极(top gate)薄膜晶体管。
另外，薄膜晶体管20可还包括一保护层(未绘示)，其全面性覆盖于基板200上。保护层的材质包括氧化硅、氮化硅、氮氧化硅或其他绝缘材料。
基于上述实施方式可知，在曝光制作工艺中，通过使用灰度式光掩模10’可形成通道长度增长的薄膜晶体管20，以降低制造成本。
图10A至图10G为图8的薄膜晶体管的一实施方式的制造流程剖视图。
首先，请参照图10A，在基板200上依序形成栅极202以及闸绝缘层203。栅极202的形成方法包括：在基板200上以物理气相沉积制作工艺或是化学气相沉积制作工艺形成一导体材料层(未绘示)，接着对所述导体材料层进行图案化制作工艺，以形成栅极202。另外，形成栅绝缘层203的方法例如是化学气相沉积制作工艺。
接着，请参照图10B，于闸绝缘层203上依序形成通道材料层213、欧姆接触材料层214、金属材料层215以及光致抗蚀剂216。举例而言，通道材料层213与欧姆接触材料层214的形成方法包括：进行一化学气相沉积制作工艺，将半导体材料沉积于栅绝缘层203上，以形成未掺杂半导体材料层(未绘示)，接着对所述未掺杂半导体材料层进行一掺杂制作工艺，以形成通道材料层213与欧姆接触材料层214。另外，形成金属材料层215的方法例如是物理气相沉积制作工艺或是化学气相沉积制作工艺。光致抗蚀剂216形成于金属材料层215的整个表面上。
接着，请参照图10C，对光致抗蚀剂216进行一光刻制作工艺，以形成图案化光致抗蚀剂层216’。详细而言，图案化光致抗蚀剂层216’具有凹槽217及凹槽218。所述光刻制作工艺包括使用图8中所示的灰度式光掩模10’进行曝光制作工艺，接着使经曝光的光致抗蚀剂216进行显影制作工艺。
值得说明的是，如前文所述，入射于灰度式光掩模10’上的光通过狭缝108时会发生绕射，使得经狭缝108绕射的光的量小于直射光的量。如此一来，在显影制作工艺后，暴露于直射光的部分光致抗蚀剂216被完全移除，而暴露于经狭缝108绕射的光的部分光致抗蚀剂216形成凹槽217。同样地，暴露于经狭缝109绕射的光的部分光致抗蚀剂216形成凹槽218。从另一观点而言，凹槽217及凹槽218具有对应于灰度式光掩模10’的狭缝108及狭缝109的形状。
进一步而言，图案化光致抗蚀剂层216’可划分成第一部分216’A、第二部分216’B及第三部分216’C(在图10C中以虚线表示划分的界线)，其中第一部分216’A对应于灰度式光掩模10’的源极掩模图案102’及漏极掩模图案104’，第二部分216’B对应于灰度式光掩模10’的狭缝108及狭缝109，第三部分216’C对应于灰度式光掩模10’的拟图案106。更进一步而言，由于暴露于经狭缝108及狭缝109绕射的光的部分光致抗蚀剂216分别形成凹槽217及凹槽218，故第二部分216’B的厚度TB小于第一部分216’A的厚度TA及第三部分216’C的厚度TC，而第一部分216’A的厚度TA与第三部分216’C的厚度TC大致上相同。
另外，由于灰度式光掩模10’在狭缝108的两端108a、108b及狭缝109的两端109a、109b具有第一条状图案110及第二条状图案111(如图8中所示)，使得在进行曝光时，边缘效应可被补偿，由此图案化光致抗蚀剂层216’的第二部分216’B的厚度TB得以均匀，进而避免在后续制作工艺中因有效曝光差异造成通道处内凹，而形成与实际需求不符的通道面积。
接着，请参照图10D，以图案化光致抗蚀剂层216’为掩模，移除部分金属材料层215，以形成图案化金属层219。移除部分金属材料层215的方法例如是湿式蚀刻制作工艺。
接着，请参照图10E，移除部分图案化光致抗蚀剂层216’、部分欧姆接触材料层214及部分通道材料层213，以在基底100上形成图案化光致抗蚀剂层216’’、图案化欧姆接触层220及通道层204，其中图案化光致抗蚀剂层216’’具有凹槽217’及凹槽218’，且凹槽217’及凹槽218’暴露出部分图案化金属层219。详细而言，图案化光致抗蚀剂层216’’、图案化欧姆接触层220及通道层204的形成方法包括以下步骤。首先，进行蚀刻制作工艺来移除部分图案化光致抗蚀剂层216’，以形成图案化光致抗蚀剂层216’’。然后，以图案化光致抗蚀剂层216’’为掩模，移除部分欧姆接触材料层213及部分通道材料层214，其中移除方法例如是干式蚀刻制作工艺。
值得说明的是，形成图案化光致抗蚀剂层216’’的目的主要是为了移除图案化光致抗蚀剂层216’的第二部分216’B以暴露出部分图案化金属层219。基于此，当图案化光致抗蚀剂层216’的第二部分216’B被移除后，图案化光致抗蚀剂层216’’的第一部分216’’A的厚度TA’及第三部分216’’C的厚度TC’与图案化光致抗蚀剂层216’的第一部分216’A的厚度TA及第三部分216’C的厚度TC都会相差第二部分216’B的厚度TB。
接着，请参照图10F，以图案化光致抗蚀剂层216’’为掩模，移除凹槽217’及凹槽218’所暴露出的部分图案化金属层219，以形成源极206、漏极208及浮置图案210，并暴露出部分图案化欧姆接触层220。从另一观点而言，源极206及漏极208即是由图案化光致抗蚀剂层216’’的第一部分216’’A所定义，而浮置图案210即是由图案化光致抗蚀剂层216’’的第三部分216’’C所定义。移除部分图案化金属层219的方法例如是湿式蚀刻制作工艺。
接着，请参照图10G，以图案化光致抗蚀剂层216’’为掩模，移除凹槽217’及凹槽218’所暴露出的部分图案化欧姆接触层220，以形成欧姆接触层205。移除部分图案化欧姆接触层220的方法例如是干式蚀刻制作工艺。此外，在形成欧姆接触层205的同时，浮置图案210与源极206之间以及浮置图案210与漏极208之间的通道层204中也分别形成通道区211及通道区212。
接着，将图案化光致抗蚀剂层216’’移除，以得到图8及图9所示的薄膜晶体管20。
另外，在得到图8及图9所示的薄膜晶体管20后，还包括于基板200上全面性地形成一保护层(未绘示)。形成保护层(未绘示)的方法例如是化学气相沉积制作工艺。
另外，薄膜晶体管20的制造方法并不以上述实施方式为限。在另一实施方式中，薄膜晶体管20的制造方法包括：在形成如图10D所示的结构后，进行蚀刻制作工艺来移除部分图案化光致抗蚀剂层216’，以形成图案化光致抗蚀剂层(未绘示)。然后，以所述图案化光致抗蚀剂层为掩模，进行干式蚀刻制作工艺而得到如10G所示的结构。
图11是本发明一实施方式的主动元件阵列基板的上视示意图。
请参照图7，主动元件阵列基板30包括基板300、主动元件阵列301、栅极驱动电路302与静电防护电路304。基板300具有主动区AA以及周边电路区PA。基板300例如是硬质基板或是可挠性基板。在本实施方式中，基板300的材质例如是无机透明材质(例如玻璃、石英、其它适合材料及其组合)、有机透明材质(例如聚烯类、聚酼类、聚醇类、聚酯类、橡胶、热塑性聚合物、热固性聚合物、聚芳香烃类、聚甲基丙酰酸甲酯类、聚碳酸酯类、其它合适材料、上述的衍生物及其组合)、无机不透明材质(例如硅片、陶瓷、其它合适材料或上述的组合)或上述的组合。
主动元件阵列301位于基板300上并位于主动区AA内。主动元件阵列301包括多个像素结构306、与像素结构306电连接的多条数据线DL与多条扫描线SL。数据线DL与扫描线SL的材质包括金属。每一个像素结构306电连接于一条数据线DL与一条扫描线SL，以通过数据线DL与扫描线SL而进行驱动。
另外，每一个像素结构306包括薄膜晶体管306a以及与薄膜晶体管306a电连接的像素电极306b。薄膜晶体管306a以及像素电极306b分别可以是所属技术领域中具有通常知识者所周知的任一薄膜晶体管以及像素电极。一般而言，为了使主动区AA内的薄膜晶体管具有良好的充电能力，通常会缩减薄膜晶体管306a的通道长度，以提高通道宽度与通道长度的比值。举例而言，缩减薄膜晶体管306a的通道长度的方法包括使用单狭缝光掩模进行曝光制作工艺，以形成通道长度为3.0um至4.0um的短通道，其中狭缝宽度例如是1.9μm至2.0μm之间。
栅极驱动电路302配置于基板300上并位于周边电路区PA内。多条扫描线SL分别电连接栅极驱动电路302。此外，栅极驱动电路302通过多个薄膜晶体管308与外部电路314相连接。一般而言，由外部电路314进入的大电流容易导致薄膜晶体管308炸伤，进而造成主动元件阵列基板30的损坏。为了解决此问题，在本实施方式中，薄膜晶体管308是以图8的薄膜晶体管20来实现。由于薄膜晶体管20中各构件的材料、制造方法与功效已于上述实施方式中进行详尽地说明，故于此不再对薄膜晶体管308进行描述。
进一步而言，如前文所述，图8的薄膜晶体管20具有两个通道区211、212，且通道区211、212可共同提供一增长的通道长度，由此可增加薄膜晶体管20的通道阻抗，且可避免因通道长度短而自发热产生大电流效应。因此，通过薄膜晶体管308连接于栅极驱动电路302与外部电路314之间，主动元件阵列基板30因薄膜晶体管308发生大电流炸伤而损坏的风险可降低。
另外，多个薄膜晶体管308例如是以两个薄膜晶体管308彼此串接在一起的型态存在。虽然图11中仅绘示彼此串接的两个薄膜晶体管308，但本发明并不以图11中所绘者为限，薄膜晶体管308的数量及串接型态等可根据实际上产品的需求而调整。
外部电路314例如是驱动晶片、控制电路、软性印刷电路(flexible printedcircuit，FPC)或配置有驱动晶片的印刷电路板(printed circuit board，PCB)等，以使主动元件阵列基板30能够被驱动。详细而言，主动元件阵列基板30与外部电路314例如是通过卷带自动贴合(Tape Automated Bonding，TAB)、玻璃倒装(Chip on Glass，COG)、薄膜倒装(Chip on Film，COF)或软性印刷电路板(flexible printed circuit board)等技术，以各向异性导电胶膜(anisotropic conductive film，ACF)经由高温压合方式做连接。
静电防护电路304配置于基板300上并位于周边电路区PA内。多条数据线DL分别电连接静电防护电路304，并且静电防护电路304电连接外部电路314。此外，静电防护电路304包括多个薄膜晶体管310。详细而言，在本实施方式中，静电防护电路304是由四个薄膜晶体管310所串接而成。虽然图11中仅绘示彼此串接的四个薄膜晶体管310，但本发明并不以图11中所绘者为限，薄膜晶体管310的数量及串接型态等可根据实际上产品的需求而调整。
一般而言，由外部电路314进入的大电流容易导致薄膜晶体管310炸伤，此将使得静电防护电路304失去消耗静电荷的能量以减低静电放电冲击的功用，而导致主动元件阵列基板30遭受静电破坏。因此，在本实施方式中，薄膜晶体管310同样可以图8的薄膜晶体管20来实现。由于薄膜晶体管20中各构件的材料、制造方法与功效已于上述实施方式中进行详尽地说明，故于此不再对薄膜晶体管310进行描述。
进一步而言，与薄膜晶体管308具有相同功效，通过使由薄膜晶体管310组成的静电防护电路304连接于外部电路314，可有效降低因薄膜晶体管310发生大电流炸伤而使主动元件阵列基板30损坏的风险。
值得说明的是，如前文所述，用以形成薄膜晶体管20的灰度式光掩模10’可视为由两个单狭缝光掩模所构成的光掩模。因此，在薄膜晶体管308及薄膜晶体管310是由薄膜晶体管20来实现的情况下，主动元件阵列基板30中不论位于主动区AA内或周边电路区PA内的薄膜晶体管306a、308、310都可利用单狭缝光掩模来形成。也就是说，在本实施方式的薄膜晶体管制作工艺中，光掩模可采用单一化的设计，由此增加薄膜晶体管制作工艺的极限。
综上所述，上述实施方式所提出的灰度式光掩模包括位于源极掩模图案及漏极掩模图案之间的拟图案，且拟图案与源极掩模图案以及漏极掩模图案之间分别形成一狭缝。因此，于曝光制作工艺中，通过使用所述灰度式光掩模可形成通道长度增长的薄膜晶体管。另外，在上述实施方式所提出的主动元件阵列基板中，通过使用所述灰度式光掩模来形成位于周边电路区的薄膜晶体管，不但可降低主动元件阵列基板因薄膜晶体管发生大电流炸伤而损坏的风险，还可达成光掩模设计单一化且增加薄膜晶体管制作工艺的极限。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (17)
1.一种灰度式光掩模，适用于一曝光制作工艺中，以定义一薄膜晶体管的一源极、一漏极以及一通道层，该灰度式掩模包括：
基板；
源极掩模图案，配置于该基板上，并且对应于该源极；
漏极掩模图案，配置于该基板上，并且对应于该漏极；以及
拟图案，配置于该基板上，该拟图案位于该源极掩模图案及该漏极掩模图案之间，且对应于该通道层，其中该拟图案与该源极掩模图案之间以及该拟图案与该漏极掩模图案之间分别形成一狭缝。
2.如权利要求1所述的灰度式光掩模，其中各该狭缝的宽度介于1.9μm至2.0μm之间。
3.如权利要求1所述的灰度式光掩模，其中各该狭缝的两端分别具有一补偿图案，各该补偿图案分别与相应的该源极掩模图案或该漏极掩模图案相隔一间距。
4.如权利要求3所述的灰度式光掩模，其中该间距的宽度介于0.8μm至1.2μm之间。
5.如权利要求3所述的灰度式光掩模，其中各该补偿图案为条状。
6.如权利要求3所述的灰度式光掩模，其中该拟图案为矩形，该拟图案具有相对的一第一侧边和一第二侧边，以及相对的一第三侧边和一第四侧边，该第一侧边与该源极掩模图案之间以及该第二侧边与该漏极掩模图案之间分别形成该狭缝，而邻近该第三侧边的该些补偿图案互相连接以形成一第一条状图案，邻近该第四侧边的该些补偿图案互相连接以形成一第二条状图案。
7.如权利要求6所述的灰度式光掩模，其中该第一条状图案或该第二条状图案的宽度介于0.6μm至1.0μm之间。
8.如权利要求6所述的灰度式光掩模，其中该源极掩模图案包括一第一矩形部分，该第一矩形部分具有邻近该第一条状图案的一第一侧边，且该第一条状图案的延伸方向实质上平行于该第一矩形部分的该第一侧边与该拟图案的该第三侧边；
该漏极掩模图案包括一第二矩形部分，该第二矩形部分具有邻近该第二条状图案的一第一侧边，且该第二条状图案的延伸方向实质上平行于该第二矩形部分的该第一侧边与该拟图案的该第四侧边。
9.如权利要求6所述的灰度式光掩模，其中该源极掩模图案包括一第一多边形部分，该第一多边形部分具有相对的一第一侧边和一第二侧边，相对的一第三侧边和一第四侧边，以及与该第一侧边和该第四侧边相交的第五侧边，其中该第一多边形部分的该第一侧边邻近该第一条状图案，该第一多边形部分的该第三侧边邻近该拟图案的该第一侧边，且该第一条状图案的延伸方向实质上平行于该第一多边形部分的该第一侧边与该拟图案的该第三侧边。
10.如权利要求6所述的灰度式光掩模，其中该漏极掩模图案包括一第二多边形部分，该第二多边形部分具有相对的一第一侧边和一第二侧边，相对的一第三侧边和一第四侧边，以及与该第一侧边和该第四侧边相交的第五侧边，其中该第二多边形部分的该第一侧边邻近该第二条状图案，该第二多边形部分的该第三侧边邻近该拟图案的该第二侧边，且该第二条状图案的延伸方向实质上平行于该第二多边形部分的该第一侧边与该拟图案的该第四侧边。
11.一种薄膜晶体管，配置于一基板上，该薄膜晶体管包括：
通道层；
源极与一漏极，配置于该通道层上；
浮置图案，位于该源极与该漏极之间的该通道层上，其中该浮置图案与该源极之间以及该浮置图案与该漏极之间分别保持一间距；以及
栅极，对应该通道层设置。
12.如权利要求11所述的薄膜晶体管，其中各该间距的宽度介于3.5μm至5.5μm之间。
13.如权利要求11所述的薄膜晶体管，其中该浮置图案、该源极与该漏极由同一金属层所构成。
14.一种主动元件阵列基板，包括：
基板，具有一主动区以及一周边电路区；
主动元件阵列，位于该基板的该主动区内；以及
薄膜晶体管，位于该基板的该周边电路区内，且该薄膜晶体管包括：
通道层；
源极与漏极，配置于该通道层上；
浮置图案，位于该源极与该漏极之间的该通道层上，其中该浮置图案与该源极图案之间以及该浮置图案与该漏极图案之间分别保持一间距；以及
栅极，对应该通道层设置。
15.如权利要求14所述的主动元件阵列基板，其中各该间距的宽度介于3.5μm至5.5μm之间。
16.如权利要求14所述的主动元件阵列基板，还包括一栅极驱动电路，配置于该基板的该周边电路区内，其中该主动元件阵列包括多条扫描线，分别电连接该栅极驱动电路，并且该薄膜晶体管连接于该栅极驱动电路与一外部电路之间。
17.如权利要求14所述的主动元件阵列基板，还包括一静电防护电路，配置于该基板的该周边电路区内且包括该薄膜晶体管，其中该主动元件阵列包括多条数据线，分别电连接该静电防护电路，并且该静电防护电路电连接一外部电路。
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