CN104538409B - 阵列基板 - Google Patents

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Abstract

一种阵列基板包括栅极线、第一数据线段、第二数据线段、第一薄膜晶体管及第二薄膜晶体管。各第一薄膜晶体管包括第一栅极、第一源极与第一漏极，且各第二薄膜晶体管包括第二栅极、第二源极与第二漏极。在第一方向上依序排列的第一数据线段、第二数据线段以及下一个第一数据线段依序定义出第一间距以及第二间距，其中第二间距大于第一间距。在第一方向上依序排列的第一源极、第二源极及下一个第一源极依序定义出第三间距及第四间距，其中第三间距大于第一间距，且第四间距小于第二间距。本发明的阵列基板利用不对称的薄膜晶体管设计，利用第一源极和/或第二源极的偏移设置，可以有效缩减子像素宽度进而提升阵列基板的解析度。

Description

阵列基板
技术领域
本发明关于一种阵列基板，尤指一种具有不对称的薄膜晶体管设计而具有缩减的像素尺寸的阵列基板。
背景技术
显示面板的阵列基板(亦称为薄膜晶体管基板)包括多条栅极线与数据线，其中栅极线与数据线彼此交叉而定义出像素阵列，且像素阵列包括多个呈阵列排列的子像素。随着市场需求的变化，高解析度是目前显示面板的重要发展趋势。例如，目前市场上已出现采用FHD解析度(1920*1080)显示面板的智能手机。然而，受限于制程能力的极限，子像素的尺寸无法进一步的缩减，成为了高解析度显示面板发展上的一大瓶颈。
发明内容
本发明的目的之一在于提供一种具有高解析度的阵列基板。
本发明的一实施例提供一种阵列基板，包括一基底、多条栅极线、多条第一数据线、多条第二数据线、多个第一薄膜晶体管以及多个第二薄膜晶体管。栅极线设置于基底上并实质上分别沿一第一方向延伸。第一数据线与第二数据线设置于基底上并实质上分别沿一第二方向延伸。第一数据线与第二数据线沿第一方向上依序交替排列，各第一数据线具有多条第一数据线段，分别设置于两相邻的栅极线之间，且各第二数据线具有多条第二数据线段，分别设置于两相邻的栅极线之间。第一薄膜晶体管设置于基底上。各第一薄膜晶体管包括一第一栅极、一第一源极与一第一漏极，其中第一栅极连接于对应的栅极线，第一源极连接于对应的两相邻的第一数据线段之间并与对应的第一栅极至少部分重叠。第二薄膜晶体管设置于基底上。各第二薄膜晶体管包括一第二栅极、一第二源极与一第二漏极，其中第二栅极连接于对应的栅极线，且第二源极连接于对应的两相邻的第二数据线段之间并与对应的第二栅极至少部分重叠。在第一方向上依序排列的第一数据线段、第二数据线段以及下一个第一数据线段依序定义出一第一间距以及一第二间距，其中第二间距大于第一间距。分别对应上述依序排列的第一数据线段、第二数据线段以及下一个第一数据线段而在第一方向上依序排列的第一源极、第二源极及下一个第一源极依序定义出一第三间距及一第四间距，其中第三间距大于第一间距，且第四间距小于第二间距。
本发明的阵列基板利用不对称的薄膜晶体管设计，利用第一源极和/或第二源极的偏移设置，可以有效缩减子像素宽度进而提升阵列基板的解析度。
附图说明
图1为本发明的第一实施例的阵列基板的上视图。
图2为图1的阵列基板沿剖线A-A’与剖线B-B’的剖视图。
图3为本发明的一对照实施例的阵列基板的上视图。
图4为本发明的第二实施例的阵列基板的上视图。
图5为图4的阵列基板沿剖线C-C’与剖线D-D’的剖视图。
图6为本发明的第三实施例的阵列基板的上视图。
图7为图6的阵列基板沿剖线E-E’与剖线F-F’的剖视图。
其中，附图标记说明如下：
1 阵列基板
10 基底
GL 栅极线
DL1 第一数据线
DL2 第二数据线
T1 第一薄膜晶体管
T2 第二薄膜晶体管
L1 第一方向
L2 第二方向
DL1_1 第一数据线段
DL2_2 第二数据线段
G1 第一栅极
SE1 第一半导体通道层
S1 第一源极
D1 第一漏极
GI 栅极绝缘层
G2 第二栅极
SE2 第二半导体通道层
S2 第二源极
D2 第二漏极
W1 第一间距
W2 第二间距
W3 第三间距
W4 第四间距
E1 第一边缘
E2 第二边缘
L3 第三方向
Cx 凹陷部
Px 突出部
PE1 第一像素电极
PE2 第二像素电极
12 介电层
12H 开口
1’ 阵列基板
W1’ 第一间距
W2’ 第二间距
W3’ 第三间距
W4’ 第四间距
2 阵列基板
E3 第三边缘
E4 第四边缘
3 阵列基板
Cx1 第一凹陷部
Px1 第一突出部
Px2 第二突出部
Cx2 第二凹陷部
具体实施方式
为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附图式，详细说明本发明的构成内容及所欲达成的功效。
请参考图1与图2。图1为本发明的第一实施例的阵列基板的上视图，图2为图1的阵列基板沿剖线A-A’与剖线B-B’的剖视图。如图1与图2所示，本实施例的阵列基板1包括基底10、多条栅极线GL、多条第一数据线DL1与多条第二数据线DL2、多个第一薄膜晶体管T1以及多个第二薄膜晶体管T2。基底10可具有透光特性，但不以此为限。基底10可包括硬质基底或可挠式基底例如玻璃基底、塑胶基底、石英基底、蓝宝石基底或其它适合的基底。栅极线GL设置于基底10上并实质上分别沿一第一方向L1延伸；第一数据线DL1与第二数据线DL2设置于基底10上并实质上分别沿一第二方向L2延伸。在本实施例中，第一方向L1与第二方向L2可以实质上互相垂直，例如第一方向L1例如为图1的向右延伸的方向，而第二方向L2为图1的向下延伸的方向，但不以此为限。栅极线GL实质上沿第二方向L2平行排列，且相邻的栅极线GL可以具有实质上相等的间距，但不以此为限。第一数据线DL1与第二数据线DL2实质上沿第一方向L1上依序交替平行排列，也就是说，在第一方向L1上，数据线的排列由左至右依序以第一数据线DL1与第二数据线DL2的顺序重复排列。此外，各第一数据线DL1具有多条第一数据线段DL1_1，分别设置于两相邻的栅极线GL之间；各第二数据线DL2具有多条第二数据线段DL2_2，分别设置于两相邻的栅极线GL之间。
第一薄膜晶体管T1设置于基底10上，且各第一薄膜晶体管T1包括一第一栅极G1、一第一半导体通道层SE1、一第一源极S1以及一第一漏极D1，其中第一栅极G1连接于对应的栅极线GL；第一半导体通道层SE1设置于第一栅极G1上并利用一栅极绝缘层GI(图1未示)与第一栅极G1绝缘；第一源极S1与第一漏极D1设置于栅极绝缘层GI上并位于第一半导体通道层SE1的两相对侧，且一部分的第一源极S1与一部分的第一漏极D1可分别覆盖第一半导体通道层SE1的上表面并与第一半导体通道层SE1接触并电性连接；第一源极S1连接于对应的两相邻的第一数据线段DL1_1之间并与对应的第一栅极G1至少部分重叠。第二薄膜晶体管T2设置于基底10上，且各第二薄膜晶体管T2包括一第二栅极G2、一第二半导体通道层SE2、一第二源极S2以及一第二漏极D2，其中第二栅极G2连接于对应的栅极线GL；第二半导体通道层SE2设置于第二栅极G2上并利用栅极绝缘层GI与第二栅极G2绝缘；第二源极S2与第二漏极D2设置于栅极绝缘层GI上并位于第二半导体通道层SE2的两相对侧，且一部分的第二源极S2与一部分的第二漏极D2可分别覆盖第二半导体通道层SE2的上表面并与第二半导体通道层SE2接触并电性连接；第二源极S2连接于对应的两相邻的第二数据线段DL2_2之间并与对应的第二栅极G2至少部分重叠。也就是说，在第一方向L1上，薄膜晶体管由左至右依序以第一薄膜晶体管T1与第二薄膜晶体管T2的顺序重复排列，而在第二方向L2上，位于同一列的薄膜晶体管均为第一薄膜晶体管T1或均为第二薄膜晶体管T2，例如奇数列的薄膜晶体管均为第一薄膜晶体管T1，且偶数列的薄膜晶体管均为第二薄膜晶体管T2，但不以此为限。
在本实施例中，第一薄膜晶体管T1与第二薄膜晶体管T2是以底栅型(bottom gatetype)薄膜晶体管为例，但不以此为限。第一薄膜晶体管T1与第二薄膜晶体管T2也可以是顶栅型(top gate type)薄膜晶体管或其它类型的薄膜晶体管。栅极线GL、第一栅极G1与第二栅极G2可由同一层图案化导电层例如第一金属层(first metal layer,Metal 1,M1)所构成，但不以此为限。栅极绝缘层GI的材料可为无机绝缘材料和/或有机绝缘材料。第一半导体通道层SE1与第二半导体通道层SE2可由同一层图案化半导体层所构成，但不以此为限，且其材料可为各式半导体材料例如硅材料(包括非晶硅、多晶硅、单晶硅、微晶硅或纳米晶硅)、氧化物半导体材料可包括例如氧化铟镓锌(indium gallium zinc oxide,IGZO)、氧化铟镓(indium gallium oxide,IGO)或其它适合的材料。第一数据线DL1、第二数据线DL2、第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2可由同一层图案化导电层例如第二金属层(second metal layer,Metal 2,M2)所构成，但不以此为限。
在本实施例中，在第一方向L1上依序排列的第一数据线段DL1_1、第二数据线段DL2_2以及下一个第一数据线段DL1_1依序定义出一第一间距W1以及一第二间距W2，且第二间距W2大于第一间距W1。举例而言，位于左侧的一条第一数据线段DL1_1与位于其右方的第二数据线段DL2_2之间具有第一间距W1，而上述第二数据线段DL2_2与位于其右方的另一条第一数据线段DL1_1之间具有第二间距W2，以此类推。考虑到第一数据线段DL1_1与第二数据线段DL2_2本身的线宽，因此第一间距W1与第二间距W2是指第一数据线段DL1_1与第二数据线段DL2_2在对等的相对位置上的距离。举例而言，第一间距W1是指第一数据线段DL1_1的中心线与第二数据线段DL2_2的中心线的间距，而第二间距W2是指第二数据线段DL2_2的中心线与第一数据线段DL1_1的中心线的间距，但不以此为限。
另外，分别对应上述依序排列的第一数据线段DL1_1、第二数据线段DL2_2以及下一个第一数据线段DL1_1而在第一方向L1上依序排列的第一源极S1、第二源极S2及下一个第一源极S1依序定义出一第三间距W3及一第四间距W4。也就是说，连接于上述位于左侧的第一数据线段DL1_1的第一源极S1与连接于位于上述第一数据线段DL1_1的右方的第二数据线段DL2_2的第二源极S2之间具有第三间距W3，且连接于上述第二数据线段DL2_2的第二源极S2与连接于位于上述第二数据线段DL2_2的右方的第一数据线段DL1_1之间具有第四间距W4，以此类推。第三间距W3大于第一间距W1，第四间距W4小于第二间距W2，且第四间距W4大于第三间距W3。此外，第三间距W3在第二方向L2上分别与一部分的第一间距W1与在第三方向L3上相邻的子像素的一部分的第二间距W2部分重叠，且第四间距W4在第二方向L2上分别与一部分的第二间距W2与在第三方向L3上相邻的子像素的一部分的第一间距W1部分重叠。在本实施例中，第一间距W1与第二间距W2的和实质上可以等于第三间距W3与第四间距W4的和，但不以此为限。考虑到第一源极S1与第二源极S2本身的线宽，因此第三间距W3与第四间距W4是指第一源极S1与第二源极S2在对等的相对位置上的距离。举例而言，第三间距W3是指第一源极S1的中心线与第二源极S2的中心线的间距，而第四间距W4是指第二源极S2的中心线与第一源极S1的中心线的间距，但不以此为限。在本实施例中，第一源极S1与第二源极S2具有不同的图案。举例而言，各第一源极S1可具有一C形图案，其具有一第一边缘E1面对相对应的第一漏极D1(例如位于其右侧的第一漏极D1)，以及一第二边缘E2背对相对应的第一漏极D1，其中第一边缘E1沿相反于第一方向L1的一第三方向L3凹陷而形成一凹陷部Cx，且第二边缘E2沿第三方向L3突出而形成一突出部Px。在其它变化实施例中，第一源极S1可具有其它朝向第三方向L3偏移的图案设计。各第二源极S2则可具有一L形图案、一I形图案或其它适合的图案，其中第二源极S2的两侧边与对应的第二数据线段DL2_2的两侧边在第二方向L2上实质上可共线，但不以此为限。另外，第一漏极D1与第二漏极D2则可具有相同的图案或不同的图案。详细而言，在本实施例中，第一源极S1的中心线与和其电性连接的对应第一数据线段DL1_1的中心线在第二方向L2上是不重叠，而第二源极S2的中心线与和其电性连接的对应第二数据线段DL2_2的中心线第二方向L2上是重叠使得第四间距W4小于第二间距W2。
本实施例的阵列基板1可另包括多个第一像素电极PE1与多个第二像素电极PE2，其中第一像素电极PE1分别与第一漏极D1电性连接，而第二像素电极PE2分别与第二漏极D2电性连接。第一像素电极PE1与第二像素电极PE2的材料可包括透明导电材料例如氧化铟锡(ITO)、氧化铟锌(IZO)或其它适合的透明导电材料，或不透明导电材料例如金属，但不以此为限。此外，第一薄膜晶体管T1与第二薄膜晶体管T2上覆盖有至少一介电层12，其材料可为无机介电材料和/或有机介电材料，且介电层12具有多个开口(接触洞)12H，分别部分暴露出第一漏极D1与第二漏极D2。第一像素电极PE1分别经由开口12H与第一漏极D1电性连接，且第二像素电极PE2分别经由开口12H与第二漏极D2电性连接。
请参考图3。图3为本发明的一对照实施例的阵列基板的上视图。如图3所示，在对照实施例的阵列基板1’中，在第一方向L1上依序排列的第一数据线段DL1_1、第二数据线段DL2_2以及下一个第一数据线段DL1_1依序定义出一第一间距W1’以及一第二间距W2’，且第二间距W2’等于第一间距W1’，也就是说，任两相邻的第一数据线段DL1_1与第二数据线段DL2_2具有相等的间距。另外，第一薄膜晶体管T1与第二薄膜晶体管T2具有相同的图案，精确而言，第一源极S1与第二源极S2具有相同的图案，且第一漏极D1与第二漏极D2具有相同的图案。也就是说，分别对应上述依序排列的第一数据线段DL1_1、第二数据线段DL2_2以及下一个第一数据线段DL1_1而在第一方向L1上依序排列的第一源极S1、第二源极S2及下一个第一源极S1依序定义出一第三间距W3’及一第四间距W4’，其中第一间距W1’、第二间距W2’、第三间距W3’与第四间距W4’均相等。此外，第一间距W1’与第三间距W3’在第二方向L2上完全重叠，且第二间距W2’与第四间距W4’在第二方向L2上完全重叠。
由上述可知，对照实施例的阵列基板1’具有对称的薄膜晶体管设计，亦即阵列基板1’中的第一薄膜晶体管T1与第二薄膜晶体管T2均具有相同的设计和/或尺寸，且第一薄膜晶体管T1与相对应的第一数据线段DL1_1以及第二薄膜晶体管T2与相对应的第二数据线段DL2_2具有相同且一致的相对位置，因此对照实施例的第一薄膜晶体管T1与第二薄膜晶体管T2在第一方向L1上的最小宽度会受限于制程能力的极限与设计规则(design rule)，也就是说，第三间距W3’与第四间距W4’的最小值会受限于制程能力与设计规则而无法进一步缩减，且由于第一间距W1’与第三间距W3’在第二方向L2上完全重叠，且第二间距W2’与第四间距W4’在第二方向L2上完全重叠，因此第一间距W1’与第二间距W2’也无法进一步缩减。请再参考图1与图2，本实施例的阵列基板1利用不对称的薄膜晶体管设计，将第一源极S1朝向第三方向L3偏移，因此在相同的制程能力与设计规则下，尽管本实施例的第三间距W3会等于对照实施例的第三间距W3’，但由于第一源极S1的偏移设计会使得第三间距W3会与在第三方向L3上相邻的子像素的一部分的第二间距W2部分重叠，由此本实施例的第一间距W1(子像素在第一方向L1的宽度)可以小于对照实施例的第一间距W1’，因此本实施例的阵列基板1可具有较高的解析度。
请参考表1。表1列举了第一实施例与对照实施例的阵列基板的子像素宽度(在第一方向L1上的宽度)与解析度。
表1
对照实施例 第一实施例
子像素宽度 21微米 19微米
解析度(PPI) 403 445
由表1可知，相较于对照实施例使用对称薄膜晶体管设计的作法，在相同的制程能力与设计规则下，第一实施例使用不对称薄膜晶体管设计的作法可以缩减子像素宽度(亦即本实施例的第一间距W1小于对照实施例的第一间距W1’)，进而提升解析度。
本发明的阵列基板是以显示面板的阵列基板为范例，例如液晶显示面板的阵列基板，但不以此为限。举例而言，液晶显示面板可以是垂直电场型液晶显示面板或水平电场型液晶显示面板。若液晶显示面板是垂直电场型液晶显示面板例如垂直配向(VA)型液晶显示面板，则其可包括本发明的阵列基板、一对向基板以及一液晶层设置于阵列基板与对向基板之间，且对向基板上设置有一共通电极，其可与阵列基板上的像素电极形成垂直电场以驱动液晶层。若液晶显示面板是水平电场型液晶显示面板例如平面切换型(IPS)液晶显示面板或边缘电场切换型(FFS)液晶显示面板，则其可包括本发明的阵列基板上可设置有共通电极，其可与阵列基板上的像素电极形成水平电场以驱动液晶层。本发明的阵列基板可应用于任何主动矩阵型显示面板，其可为任何适合的非自发光显示面板或自发光显示面板。非自发光显示面板可包括例如电泳显示面板、电湿润显示面板或其它合适的显示面板；自发光显示面板可包括例如有机电激发光显示面板、无机电激发光显示面板、电浆显示面板、场发射显示面板或其它合适的显示面板。
本发明的阵列基板并不以上述实施例为限。下文将依序介绍本发明的其它较佳实施例的阵列基板，且为了便于比较各实施例的相异处并简化说明，在下文的各实施例中使用相同的符号标注相同的元件，且主要针对各实施例的相异处进行说明，而不再对重复部分进行赘述。
请参考图4与图5。图4为本发明的第二实施例的阵列基板的上视图，图5为图4的阵列基板沿剖线C-C’与剖线D-D’的剖视图。如图4与图5所示，本实施例的阵列基板2亦具有不对称薄膜晶体管设计。不同于第一实施例，在本实施例的阵列基板2中，各第二源极S2具有一第三边缘E3面对相对应的第二漏极D2(例如位于右侧的第二漏极D2)，以及一第四边缘E4背对相对应的第二漏极D2，其中第三边缘E3沿第一方向L1突出而形成突出部Px，且第四边缘E4沿第一方向L1凹陷而形成凹陷部Cx。在本实施例中，第三间距W3大于第一间距W1，第四间距W4小于第二间距W2，且第一间距W1与第二间距W2的和实质上可以等于第三间距W3与第四间距W4的和，但不以此为限。详细而言，在本实施例中，第一源极S1的中心线与和其电性连接的对应第一数据线段DL1_1的中心线在第二方向L2上是重叠，而第二源极S2的中心线与和其电性连接的对应第二数据线段DL2_2的中心线第二方向L2上是不重叠使得第四间距W4小于第二间距W2。
在本实施例中，第二源极S2朝向第一方向L1偏移，因此在相同的制程能力与设计规则下，第三间距W3会与在第一方向L1上相邻的子像素的一部分的第二间距W2部分重叠，通过此第一间距W1(子像素在第一方向L1的宽度)可以进一步的缩减，因此可以有效提升本实施例的阵列基板2的解析度。
请参考表2。表2列举了第二实施例与对照实施例的阵列基板的子像素宽度(在第一方向L1上的宽度)与解析度。
表2
对照实施例 第二实施例
子像素宽度 21微米 18.5微米
解析度(PPI) 403 461
由表2可知，相较于对照实施例使用对称薄膜晶体管设计的作法，在相同的制程能力与设计规则下，第二实施例使用不对称薄膜晶体管设计的作法可以缩减子像素宽度(亦即本实施例的第一间距W1小于对照实施例的第一间距W1’)，进而提升解析度。
请参考图6与图7。图6为本发明的第三实施例的阵列基板的上视图，图7为图6的阵列基板沿剖线E-E’与剖线F-F’的剖视图。如图6与图7所示，本实施例的阵列基板3亦具有不对称薄膜晶体管设计。不同于第一与第二实施例，在本实施例的阵列基板3中，各第一源极S1具有一第一边缘E1面对相对应的第一漏极D1，以及一第二边缘E2背对相对应的第一漏极D1，其中第一边缘E1沿相反于第一方向L1的第三方向L3凹陷而形成一第一凹陷部Cx1，第二边缘E2沿第三方向L3突出而形成一第一突出部Px1；各第二源极S2具有一第三边缘E3面对相对应的第二漏极D2，以及一第四边缘E4背对相对应的第二漏极D2，其中第三边缘E3沿第一方向L1突出而形成一第二突出部Px2，且第四边缘E4沿第一方向L1凹陷而形成一第二凹陷部Cx2。在本实施例中，第三间距W3大于第一间距W1，第四间距W4小于第二间距W2，且第一间距W1与第二间距W2的和实质上可以等于第三间距W3与第四间距W4的和，但不以此为限。详细而言，在本实施例中，第一源极S1的中心线与和其电性连接的对应第一数据线段DL1_1的中心线在第二方向L2上是不重叠，而第二源极S2的中心线与和其电性连接的对应第二数据线段DL2_2的中心线第二方向L2上亦不重叠使得第四间距W4小于第二间距W2。
在本实施例中，第一源极S1朝向第三方向L3偏移且第二源极S2朝向第一方向L1偏移，因此在相同的制程能力与设计规则下，第三间距W3会与第一间距W1完全重叠以及分别与在第一方向L1相邻的子像素的一部分的第二间距W2与在第三方向L3相邻的子像素的一部分的第二间距W2部分重叠，通过此第一间距W1(子像素在第一方向L1的宽度)可以进一步的缩减，因此可以有效提升本实施例的阵列基板3的解析度。
请参考表3。表3列举了第三实施例与对照实施例的阵列基板的子像素宽度(在第一方向L1上的宽度)与解析度。
表3
对照实施例 第三实施例
子像素宽度 21微米 16.5微米
解析度(PPI) 403 513
由表3可知，相较于对照实施例使用对称薄膜晶体管设计的作法，在相同的制程能力与设计规则下，第三实施例使用不对称薄膜晶体管设计的作法可以缩减子像素宽度(亦即本实施例的第一间距W1小于对照实施例的第一间距W1’)，进而提升解析度。
综上所述，本发明的阵列基板利用不对称的薄膜晶体管设计，利用第一源极和/或第二源极的偏移设置，可以有效缩减子像素宽度进而提升阵列基板的解析度。
此外，子像素补偿/渲染技术(sub-pixel rendering；SPR)可与本发明的各实施例搭配应用，通过此，解析度便不会降低。详细而言，SPR技术是使用了实体上(物理上)像素宽度较宽的面板(实体上解析度较低)，亦即具有一般的或较差制程能力的工厂所制作的面板，而SPR技术通过演算法使得这些面板最终所显示出的画面使得人眼无法辨识其解析度的差异。然而，当SPR技术本发明的各实施例搭配应用下，较小的子像素(例如第一像素电极PE1所对应的子像素)面临工厂制程能力的极限时，可利用本发明的设计，维持开口出光区域，通过第一源极S1和/或第二源极S2的偏移设置，增加其摆放第一薄膜晶体管T1/第二薄膜晶体管T2的区域宽度，通过此发明案架构，在相同的工厂制程能力下，于面板中制作更多数量的子像素(亦即提高实体上的解析度)，以设计出更高解析度的产品。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (7)

1.一种阵列基板，包括：
一基底；
多条栅极线，设置于该基底上并实质上分别沿一第一方向延伸；
多条第一数据线与多条第二数据线，设置于该基底上并实质上分别沿一第二方向延伸，其中该多条第一数据线与该多条第二数据线沿该第一方向上依序交替排列，各该第一数据线具有多条第一数据线段，分别设置于两相邻的该多条栅极线之间，且各该第二数据线具有多条第二数据线段，分别设置于两相邻的该多条栅极线之间；
多个第一薄膜晶体管，设置于该基底上，其中各该第一薄膜晶体管包括：
一第一栅极，连接于对应的该栅极线；
一第一源极，连接于对应的两相邻的该多条第一数据线段之间并与对应的该第一栅极至少部分重叠；以及
一第一漏极；以及
多个第二薄膜晶体管，设置于该基底上，其中各该第二薄膜晶体管包括：
一第二栅极，连接于对应的该栅极线；
一第二源极，连接于对应的两相邻的该多条第二数据线段之间并与对应的该第二栅极至少部分重叠；以及
一第二漏极；
其中在该第一方向上依序排列的该第一数据线段、该第二数据线段以及下一个该第一数据线段依序定义出一第一间距以及一第二间距，该第二间距大于该第一间距，分别对应上述依序排列的该第一数据线段、该第二数据线段以及下一个该第一数据线段而在该第一方向上依序排列的该第一源极、该第二源极及下一个该第一源极依序定义出一第三间距及一第四间距，该第三间距大于该第一间距，且该第四间距小于该第二间距。
2.如权利要求1所述的阵列基板，其特征在于，其中该多个第一源极与该多个第二源极具有不同的图案。
3.如权利要求1所述的阵列基板，其特征在于，其中各该第一源极具有一第一边缘面对相对应的该第一漏极，以及一第二边缘背对相对应的该第一漏极，该第一边缘沿相反于该第一方向的一第三方向凹陷而形成一凹陷部，且该第二边缘沿该第三方向突出而形成一突出部。
4.如权利要求1所述的阵列基板，其特征在于，其中各该第二源极具有一第三边缘面对相对应的该第二漏极，以及一第四边缘背对相对应的该第二漏极，该第三边缘沿该第一方向突出而形成一突出部，且该第四边缘沿该第一方向凹陷而形成一凹陷部。
5.如权利要求1所述的阵列基板，其特征在于，其中各该第一源极具有一第一边缘面对相对应的该第一漏极，以及一第二边缘背对相对应的该第一漏极，该第一边缘沿相反于该第一方向的一第三方向凹陷而形成一第一凹陷部，该第二边缘沿该第三方向突出而形成一第一突出部，各该第二源极具有一第三边缘面对相对应的该第二漏极，以及一第四边缘背对相对应的该第二漏极，该第三边缘沿该第一方向突出而形成一第二突出部，且该第四边缘沿该第一方向凹陷而形成一第二凹陷部。
6.如权利要求1所述的阵列基板，其特征在于，另包括：
多个第一像素电极，分别与该多个第一漏极电性连接；以及
多个第二像素电极，分别与该多个第二漏极电性连接。
7.如权利要求1所述的阵列基板，其特征在于，其中该第一间距与该第二间距之和实质上等于该第三间距与该第四间距之和。
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