TWI412851B - 畫素結構、薄膜電晶體陣列基板、顯示面板以及顯示裝置 - Google Patents

畫素結構、薄膜電晶體陣列基板、顯示面板以及顯示裝置 Download PDF

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Description

畫素結構、薄膜電晶體陣列基板、顯示面板以及顯示 裝置
本發明是有關於一種顯示面板，且特別是有關於一種顯示面板的畫素結構設計。
薄膜電晶體液晶顯示器主要由薄膜電晶體陣列基板、彩色濾光片(color filter)和液晶層(liquid crystal layer)所構成。圖1為習知之薄膜電晶體陣列基板的示意圖。請參照圖1，薄膜電晶體陣列基板100主要是由陣列排列的多個畫素結構110所構成。其中，各個畫素結構110分別包括掃描配線(scan line)112、資料配線(date line)114、薄膜電晶體116以及畫素電極(pixel electrode)118等元件。
承上所述，薄膜電晶體116是用來作為畫素結構110的開關元件，而掃描配線112與資料配線114則是用來提供其所選定之畫素結構110適當的操作電壓，以分別驅動各個畫素結構110而顯示影像。
圖2為習知一種薄膜電晶體液晶顯示器之單一畫素的等效電路圖。請參照圖2，在習知薄膜電晶體液晶顯示器的單一畫素中，通常包含一薄膜電晶體116、一液晶電容CLC以及一儲存電容(storage capacitance)Cst。
請同時參照圖1及圖2，液晶電容CLC是由薄膜電晶體陣列基板100上之畫素電極118與彩色濾光片上之共用電極(common electrode)(未繪示)耦合而成。儲存電容Cst是位於薄膜電晶體陣列基板100上，且此儲存電容Cst 是與液晶電容CLC並聯。另外，薄膜電晶體116之閘極G、源極S以及汲極D分別與掃描配線112、資料配線114以及液晶電容CLC中之畫素電極118連接。而且，由於薄膜電晶體116之閘極G與汲極D之間有互相重疊的區域，因此在閘極G與汲極D之間會存有一閘極-汲極寄生電容(parasitic capacitance)Cgd。
請再參照圖1及圖2，由於施加在液晶電容CLC上的電壓(也就是施加於畫素電極118與共用電極上的電壓)與液晶分子的光穿透率之間具有特定關係，因此只要依據所要顯示的畫面來控制施加在液晶電容CLC上的電壓，即可使顯示器顯示預定之畫面。其中，當薄膜電晶體116關閉時，液晶電容CLC上的電壓是保持一定值(也就是處於holding狀態)，但由於閘極-汲極寄生電容Cgd的存在，液晶電容CLC上所保持的電壓將會隨著資料配線114上的訊號變化而有所改變(也就是所謂的耦合效應)，因而使得液晶電容CLC上所保持的電壓偏離原先設定之值。
在目前的薄膜電晶體陣列基板製程中，大多是以步進式曝光機之拼接式光罩來進行薄膜電晶體陣列的曝光製程，因此在曝光過程中，機台移動時的位移偏差量將導致各個曝光區域(shot)中所形成的圖案之位置有所差異。特別是當各個曝光區域之間，薄膜電晶體116之閘極G與汲極D(見圖1)的重疊面積不同時，將使得各個曝光區域中的閘極-汲極寄生電容Cgd不同，而在顯示過程中產生顯示亮度不均勻，即畫面閃爍(flicker)的問題。
本發明關於一種畫素結構，其可減少顯示面板製作過程中因對位偏移造成的閘極-汲極寄生電容的變異，因而有助於提高顯示品質。
本發明關於一種畫素結構，其可改善相鄰兩畫素結構之間因製程對位偏移造成的液晶電容變化，因而有助於提高顯示均勻度。
本發明另關於一種薄膜電晶體陣列基板，其應用所述的畫素結構來補償因製程對位偏移造成的閘極-汲極寄生電容的變異，以提高顯示面板的顯示品質。
本發明更關於一種應用前述之薄膜電晶體陣列基板的顯示面板，其可有效避免因製程對位偏移造成的閘極-汲極寄生電容的變異，因而具有較佳的顯示品質。
本發明又關於一種應用前述之顯示面板的顯示裝置。
為具體描述本發明之內容，在此提出一種畫素結構，其包括一第一掃描配線、一第二掃描配線、一資料配線、一薄膜電晶體、一畫素電極以及一電容補償部。第一掃描配線的延伸方向與第二掃描配線的延伸方向相互平行，而資料配線分別與第一掃描配線以及第二掃描配線相交，以定義出一畫素區。薄膜電晶體位於畫素區內，且薄膜電晶體具有一閘極、一源極以及一汲極。閘極連接第一掃描配線，源極連接資料配線，且汲極與閘極在一垂直方向上具有一重疊區域而產生一閘極-汲極寄生電容。畫素電極位於畫素區內，且畫素電極電性連接至汲極。電容補償部電 性連接至畫素電極，且電容補償部與第一掃描配線或第二掃描配線在一水平方向上維持一間距而誘發一補償電容。在此畫素結構中，汲極以及電容補償部被設置為：當重疊區域減小而導致閘極-汲極寄生電容降低時，間距相應地減小，以增加補償電容，且當重疊區域變大而導致閘極-汲極寄生電容增加時，間距相應地變大，以降低補償電容。
在本發明之一實施例中，電容補償部是沿著第一掃描配線或第二掃描配線延伸的條狀結構或塊狀結構。
在本發明之一實施例中，電容補償部與畫素電極分別位於第一掃描配線的相對兩側。另外，此畫素結構還可包括一連接部橫越第一掃描配線，用以連接電容補償部與汲極。
在本發明之一實施例中，電容補償部位於畫素區內，其中汲極鄰近第一掃描配線，而電容補償部鄰近第二掃描配線，且電容補償部與第二掃描配線在水平方向上維持所述的間距。
在本發明之一實施例中，畫素結構更包括一共用配線，其位於畫素區內，並且沿著畫素電極的外圍配置。
在此另提出一種畫素結構，其包括一第一掃描配線、一第二掃描配線、一資料配線、一第一薄膜電晶體、一第一畫素電極、一第一電容補償部、一第二薄膜電晶體、一第二畫素電極以及一第二電容補償部。第一掃描配線的延伸方向與第二掃描配線的延伸方向相互平行，且資料配線 分別與第一掃描配線以及第二掃描配線相交，而定義出相鄰的一第一畫素區以及一第二畫素區，其中第一畫素區與第二畫素區分別位於資料配線的相對兩側。第一薄膜電晶體位於第一畫素區內，且第一薄膜電晶體具有一第一閘極、一第一源極以及一第一汲極。第一閘極連接第一掃描配線，第一源極連接資料配線，且第一汲極與第一閘極在一垂直方向上具有一第一重疊區域而產生一第一閘極-汲極寄生電容。此外，第一畫素電極位於第一畫素區內，且第一畫素電極電性連接至第一汲極。第一電容補償部電性連接至第一畫素電極，且第一電容補償部與第一掃描配線或第二掃描配線在一水平方向上維持一第一間距而誘發一第一補償電容。在此畫素結構中，第一汲極以及第一電容補償部被設置為：當第一重疊區域減小而導致第一閘極-汲極寄生電容降低時，第一間距相應地減小，以增加第一補償電容，且當第一重疊區域變大而導致第一閘極-汲極寄生電容增加時，第一間距相應地變大，以降低第一補償電容。另外，第二薄膜電晶體位於第二畫素區內，且第二薄膜電晶體具有一第二閘極、一第二源極以及一第二汲極。第二閘極連接第二掃描配線，第二源極連接資料配線，且第二汲極與第二閘極在垂直方向上具有一第二重疊區域而產生一第二閘極-汲極寄生電容。第二畫素電極位於第二畫素區內，且第二畫素電極電性連接至第二汲極。第二電容補償部電性連接至第二畫素電極，且第二電容補償部與第一掃描配線或第二掃描配線在水平方向上維持 一第二間距而誘發一第二補償電容。在此畫素結構中，第二汲極以及第二電容補償部被設置為：當第二重疊區域減小而導致第二閘極-汲極寄生電容降低時，第二間距相應地減小，以增加第二補償電容，且當第二重疊區域變大而導致第二閘極-汲極寄生電容增加時，第二間距相應地變大，以降低第二補償電容。
在本發明之一實施例中，第一電容補償部例如是沿著第一掃描配線或第二掃描配線延伸的條狀結構或塊狀結構。此外，第二電容補償部也可以是沿著第一掃描配線或第二掃描配線延伸的條狀結構或塊狀結構。
在本發明之一實施例中，第一電容補償部與第一畫素電極分別位於第一掃描配線的相對兩側。
在本發明之一實施例中，此畫素結構還可包括一第一連接部橫越第一掃描配線，以連接第一電容補償部與第一汲極。
在本發明之一實施例中，第二電容補償部與第二畫素電極分別位於第二掃描配線的相對兩側。
在本發明之一實施例中，此畫素結構還可包括一第二連接部橫越第二掃描配線，以連接第二電容補償部與第二汲極。
在本發明之一實施例中，第一電容補償部位於第一畫素區內，第一汲極鄰近第一掃描配線，而第一電容補償部鄰近第二掃描配線並與第二掃描配線在水平方向上維持所述的第一間距。
在本發明之一實施例中，第二電容補償部位於第二畫素區內，第二汲極鄰近第二掃描配線，而第二電容補償部鄰近第一掃描配線並與第一掃描配線在水平方向上維持所述的第二間距。
在本發明之一實施例中，此畫素結構更包括兩共用配線，分別位於第一畫素區與第二畫素區內，並且分別沿著第一畫素電極與第二畫素電極的外圍配置。
在此另提出一種薄膜電晶體陣列基板，其包括一基板、多條掃描配線、多條資料配線、多個薄膜電晶體、多個畫素電極以及多個電容補償部。基板具有多個畫素區，掃描配線與資料配線配置於基板上，且掃描配線與資料配線相交。薄膜電晶體分別設置於畫素區內，且每一薄膜電晶體具有一閘極、一源極以及一汲極。閘極連接所對應的掃描配線，源極連接所對應的資料配線，且汲極與閘極在一垂直方向上具有一重疊區域而產生一閘極-汲極寄生電容。此外，畫素電極分別設置於畫素區內，並電性連接至所對應的汲極。電容補償部對應於畫素區設置，其中每一電容補償部與所對應的畫素區兩側的兩條掃描配線中的一條在一水平方向上維持一間距而誘發一補償電容。在此薄膜電晶體陣列基板中，每一汲極以及所對應的電容補償部被設置為：當重疊區域減小而導致閘極-汲極寄生電容降低時，間距相應地減小，以增加補償電容，且當重疊區域變大而導致閘極-汲極寄生電容增加時，間距相應地變大，以降低補償電容。
在本發明之一實施例中，每一電容補償部是沿著所對應的掃描配線延伸的條狀結構或塊狀結構。
在本發明之一實施例中，每一電容補償部與所對應的畫素電極分別位於同一條掃描配線的相對兩側。此外，薄膜電晶體陣列基板還可包括多個連接部，其分別對應於畫素區設置。每一連接部橫越所對應的掃描配線，並且連接於所對應的電容補償部與所對應的汲極之間。
在本發明之一實施例中，每一電容補償部與所對應的該畫素電極位於同一個畫素區內，並且分別鄰近畫素區兩側的兩條不同的掃描配線。電容補償部與其鄰近的掃描配線在水平方向上維持所述的間距。
在本發明之一實施例中，畫素區呈行列配置，掃描配線沿著列的方向延伸，而資料配線沿著行的方向延伸。同一列上的每兩個相鄰的畫素區為一組，且同組的兩畫素區內的兩薄膜電晶體共同連接到同一條資料配線，而此資料配線位於兩畫素區之間。此外，同組的兩畫素區內的兩薄膜電晶體更可分別鄰近兩條不同的掃描配線，並且分別連接到此兩條不同的掃描配線。
在本發明之一實施例中，薄膜電晶體陣列基板更包括多條共用配線，其分別設置於畫素區內，且每一共用配線沿著所對應的畫素電極的外圍配置。
應用前述多種畫素結構與薄膜電晶體陣列基板的設計，在此更提出一種顯示面板，其主要包括前述之薄膜電晶體陣列基板、一對向基板以及一顯示介質層。此顯示介 質層配置於薄膜電晶體陣列基板與對向基板之間。
再者，前述之顯示面板結合一背光模組可提供一顯示裝置，其中背光模組配置於顯示面板旁，以提供一背光源至顯示面板。
基於上述，本發明所提出的畫素結構藉由電容補償部與掃描配線在水平方向上形成的橫向補償電容來補償因製程中的對位偏移所造成的閘極-汲極寄生電容的變異，從而減輕顯示面板的畫面閃爍(flicker)問題。此外，應用於“減少資料配線數量(data line reducing)”的畫素結構設計時，在此所提出的畫素結構設計更有助於減小相鄰兩畫素結構之間因製程對位偏移造成的電容差異，而有助於提高顯示均勻度。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖3繪示依據本發明之一實施例的一種薄膜電晶體陣列基板的線路佈局。本實施例的薄膜電晶體陣列基板可應用於各類型的顯示面板上，例如液晶顯示面板或有激電機發光顯示面板等，以驅動顯示介質，進而顯示畫面。本實施例是以應用於液晶顯示面板的薄膜電晶體陣列基板為例來進行說明。如圖3所示的薄膜電晶體陣列基板300，本實施例係在一基板(未繪示)上形成多條掃描配線310以及多條資料配線320。此處的基板例如是一玻璃基板或是一石英基板。掃描配線310相互平行，並且與資料 配線320相交，以定義出多個畫素區390。每個畫素區390內配置一個畫素結構，主要包括：薄膜電晶體340，電性連接至所對應的掃描配線310以及資料配線320；以及畫素電極350，位於畫素區390內，並電性連接至所對應的薄膜電晶體340。
為更詳細說明本發明之特點，圖4進一步繪示圖3之薄膜電晶體陣列基板中的一種畫素結構，而圖5為圖4之畫素結構的等效電路圖。雖然圖4與5僅繪示單一的畫素結構，然而本領域中具有通常知識者理當能依據此單一的畫素結構而推得由多個畫素結構所構成之薄膜電晶體陣列基板的整體結構。
如圖4與5所示，畫素結構400主要包括掃描配線410、資料配線420、共用配線430、薄膜電晶體440、畫素電極450。薄膜電晶體440具有一閘極442、一源極444以及一汲極446，其中閘極442連接掃描配線410，源極444連接資料配線420，且汲極446與閘極442在垂直於圖面的方向上具有一重疊區域而產生一閘極-汲極寄生電容Cgd。需注意的是，本實施例所繪示的閘極442實際上可被視為是掃描配線410的一部分，即薄膜電晶體440是被設置在掃描配線410上。當然，在其他未繪示的畫素結構中，掃描配線也可以向外延伸形成閘極，使薄膜電晶體位於掃描配線之外。此外，畫素電極450電性連接至汲極446，以接收一顯示電壓，並在其上方形成一液晶電容CLC。此外，共用配線430沿著畫素電極450的外圍配置， 而在共用配線430與畫素電極450之間形成與液晶電容CLC並聯的一儲存電容Cst。
考量製程中的對位偏移所造成的閘極-汲極寄生電容Cgd的變異，本實施例係如圖5所示，在畫素結構400中設置一補償電容Ccompensation，以藉由補償電容Ccompensation來補償閘極-汲極寄生電容Cgd的變異。尤其，閘極-汲極寄生電容Cgd與補償電容Ccompensation之間必須具有如下的關係：即，當閘極-汲極寄生電容Cgd降低時，補償電容Ccompensation必須相應地增加，而當閘極-汲極寄生電容Cgd增加時，補償電容Ccompensation必須相應地降低。
圖4所繪示的即為上述之設計概念的一種實施態樣。如圖4所示，畫素結構400更包括一電容補償部460，其電性連接至畫素電極450，且電容補償部460與掃描配線410在平行於圖面的水平方向上維持一間距S，進而誘發橫向的補償電容Ccompensation。更進一步而言，電容補償部460與畫素電極450分別位於掃描配線410的相對兩側，且電容補償部460經由橫越掃描配線410的一連接部470而連接至汲極446。此電容補償部460例如是沿著掃描配線410延伸的條狀結構。
藉由圖4的畫素結構400可以實現前述的設計概念。具體而言，當因為製程對位誤差而導致汲極446與閘極442之間的重疊區域減小時，閘極-汲極寄生電容Cgd會相對降低。然而，由於電容補償部460的存在，使得汲極446與閘極442之間的重疊區域減小時，電容補償部460 與掃描配線410之間的間距S也必然會相應地減小，以增加補償電容Ccompensation。如此一來，將使得閘極-汲極寄生電容Cgd藉由補償電容Ccompensation獲得一定程度的補償。同理，當汲極446與閘極442之間的重疊區域變大而導致閘極-汲極寄生電容Cgd增加時，電容補償部460與掃描配線410之間的間距S也必然會相應地變大，使得補償電容Ccompensation降低，以補償閘極-汲極寄生電容Cgd的變異。
除了前述的畫素結構之外，圖6更繪示依據本發明另一實施例的一種畫素結構，用以說明上述設計概念的另一種實施態樣。下文不再重複介紹前述實施例中出現過的元件，並省略了相關的描述。如圖6所示，本實施例之畫素結構600的電容補償部660例如是沿著掃描配線610b延伸的塊狀結構，其與畫素電極650位於相同的畫素區內。汲極646鄰近掃描配線610a，而電容補償部660鄰近掃描配線610b並與掃描配線610b在水平方向上維持間距S。換言之，本實施例改為將電容補償部660設置在相鄰畫素結構的掃描配線610b旁，以使電容補償部660與掃描配線610b維持間距S進而誘發補償電容Ccompensation。
藉由圖6的畫素結構600可以實現前述的設計概念。具體而言，當因為製程對位誤差而導致汲極646與閘極642之間的重疊區域減小時，閘極-汲極寄生電容Cgd會相對降低。然而，由於電容補償部660的存在，使得汲極646與閘極642之間的重疊區域減小時，電容補償部660與掃描配線610a之間的間距S也必然會相應地減小，以 增加補償電容Ccompensation。如此一來，將使得閘極-汲極寄生電容Cgd藉由Ccompensation獲得一定程度的補償。同理，當汲極646與閘極642之間的重疊區域變大而導致閘極-汲極寄生電容Cgd增加時，電容補償部660與掃描配線610b之間的間距S也必然會相應地變大，使得補償電容Ccompensation降低，以補償閘極-汲極寄生電容Cgd的變異。
除了前述實施例之外，此藉由電容補償部來對閘極-汲極寄生電容的變異進行補償的設計概念還可以應用於其他適用的畫素結構中。下文將進一步舉例說明將此設計概念結合“減少資料配線數量(data line reducing)”的畫素結構設計的實施態樣。此處所指的“減少資料配線數量”的設計乃是使相鄰的兩個畫素共用同一條資料線，故能減少資料配線的數量，達到節省製作成本的效果。
圖7繪示依據本發明之另一實施例的一種薄膜電晶體陣列基板的線路佈局。如上述，本實施例的薄膜電晶體陣列基板700採用了“減少資料配線數量(data line reducing)”的設計，包括多條掃描配線710、多條資料配線720、多個薄膜電晶體740、多個畫素電極750。掃描配線710相互平行，並且與資料配線720相交，以定義出多個畫素區790。畫素區790呈行列配置，其中掃描配線710沿著列的方向延伸，資料配線720沿著行的方向延伸。同一列上的每兩個相鄰的畫素區790為一組，且同組的兩畫素區790內的兩薄膜電晶體740共同連接到同一條資料配線720，此資料配線720是位於所述的兩畫素區790之間。 在本實施例中，同組的兩畫素區790內的兩薄膜電晶體740被設置在相對的兩個角落上，即分別鄰近兩條不同的掃描配線710，以分別藉由該兩條不同的掃描配線710來驅動。此外，畫素電極750分別位於畫素區790內，並電性連接至所對應的薄膜電晶體740。
為更詳細說明本發明之特點，圖8進一步繪示圖7之薄膜電晶體陣列基板中的一種畫素結構。雖然圖8僅繪示畫素結構，然而本領域中具有通常知識者理當能依據此畫素結構而推得由多個畫素結構所構成之薄膜電晶體陣列基板的整體結構。此外，本實施例係將圖4所繪示的畫素結構應用於圖7所繪示的薄膜電晶體陣列基板，其中由於兩相鄰畫素結構共用一條資料配線，因此每個畫素結構中的元件，包括薄膜電晶體、畫素電極以及共用配線等等，是呈相互對稱設置。
如圖8所示，一第一掃描配線810a以及一第二掃描配線810b，且第一掃描配線810a的延伸方向與第二掃描配線810b的延伸方向相互平行。資料配線820與第一掃描配線810a以及第二掃描配線810b相交，而定義出相鄰的一第一畫素區890a以及一第二畫素區890b，其中第一畫素區890a與第二畫素區890b分別位於資料配線820的相對兩側，即第一畫素區890a內的第一畫素結構800a以及第二畫素區890b內的第二畫素結構800b共用同一條資料配線820。
此外，在第一畫素結構800a中，一第一薄膜電晶體 840a位於第一畫素區890a內，且第一薄膜電晶體840a具有一第一閘極842a、一第一源極844a以及一第一汲極846a。第一閘極842a連接第一掃描配線810a，第一源極844a連接資料配線820，且第一汲極846a與第一閘極842a在垂直於圖面的方向上具有一第一重疊區域而產生一第一閘極-汲極寄生電容Cgd1。需注意的是，本實施例所繪示的第一閘極842a實際上可被視為是第一掃描配線810a的一部分，即薄膜電晶體840a是被設置在第一掃描配線810a上。當然，在其他未繪示的畫素結構中，掃描配線也可以向外延伸形成閘極，使薄膜電晶體位於掃描配線之外。此外，第一畫素電極850a電性連接至第一汲極846a，以接收一顯示電壓，並在其上方形成一第一液晶電容CLC1。此外，一第一共用配線830a沿著第一畫素電極850a的外圍配置，而在第一共用配線830a與第一畫素電極850a之間形成與第一液晶電容CLC1並聯的一第一儲存電容。
類似地，在第二畫素結構800b中，一第二薄膜電晶體840b位於第二畫素區890b內，且第二薄膜電晶體840b具有一第二閘極842b、一第二源極844b以及一第二汲極846b。第二閘極842b連接第二掃描配線810b，第二源極844b連接資料配線820，且第二汲極846b與第二閘極842b在垂直於圖面的方向上具有一第二重疊區域而產生一第二閘極-汲極寄生電容Cgd2。需注意的是，本實施例所繪示的第二閘極842b實際上可被視為是第二掃描配線810b 的一部分，即薄膜電晶體840b是被設置在第二掃描配線810b上。當然，在其他未繪示的畫素結構中，掃描配線也可以向外延伸形成閘極，使薄膜電晶體位於掃描配線之外。此外，第二畫素電極850b電性連接至第二汲極846b，以接收一顯示電壓，並在其上方形成一第二液晶電容CLC2。此外，一第二共用配線830b沿著第二畫素電極850b的外圍配置，而在第二共用配線830b與第二畫素電極850b之間形成與第二液晶電容CLC1並聯的一第二儲存電容。
值得注意的是，由於本實施例的“減少資料配線數量(data line reducing)”的畫素結構是使元件呈對稱配置，因此當製程中產生對位偏移時，兩相鄰畫素結構800a與800b的閘極-汲極寄生電容Cgd1與Cgd2會朝相反的趨勢變化，導致兩相鄰畫素結構800a與800b的閘極-汲極寄生電容Cgd1與Cgd2差異變大，影響顯示品質。更詳細而言，當產生Y+方向的對位誤差時，第一汲極846a與第一閘極842a的重疊區域會減小，同時，第一閘極-汲極寄生電容Cgd1也會對應減小。此時，第二汲極846b與第二閘極842b的重疊區域會增加而使得第二閘極-汲極寄生電容Cgd2增加。
為了克服上述問題，本實施例採用與前述相同的電容變異補償概念，係在相鄰的畫素結構中個別設置一補償電容，以藉由補償電容來補償閘極-汲極寄生電容Cgd的變異。尤其，閘極-汲極寄生電容Cgd與其所對應的補償電容 之間必須具有如下的關係：即，當閘極-汲極寄生電容Cgd降低時，補償電容必須相應地增加，而當閘極-汲極寄生電容Cgd增加時，補償電容必須相應地降低。如此，不僅可以降低單一畫素結構中的總體寄生電容的變異量，還可以減小相鄰畫素結構之間的總體寄生電容的差異，而有助於提升顯示品質。
如圖8所示，第一畫素結構800a更包括一第一電容補償部860a，其電性連接至第一畫素電極850a，且第一電容補償部860a與第一掃描配線810a在平行於圖面的水平方向上維持一第一間距S1，進而誘發橫向的第一補償電容Ccompensation1。更進一步而言，第一電容補償部860a與第一畫素電極850a分別位於第一掃描配線810a的相對兩側，且第一電容補償部860a經由橫越第一掃描配線810a的一第一連接部870a而連接至第一汲極846a。此第一電容補償部860a例如是沿著第一掃描配線810a延伸的條狀結構。
類似地，第二畫素結構800b更包括一第二電容補償部860b，其電性連接至第二畫素電極850b，且第二電容補償部860b與第二掃描配線810b在平行於圖面的水平方向上維持一第二間距S2，進而誘發橫向的第二補償電容Ccompensation2。更進一步而言，第二電容補償部860b與第二畫素電極850b分別位於第二掃描配線810b的相對兩側，且第二電容補償部860b經由橫越第二掃描配線810b的一第二連接部870b而連接至第二汲極846b。此第二電 容補償部860b例如是沿著第二掃描配線810b延伸的條狀結構。
具體而言，當因為製程對位誤差而導致第一汲極846a與第一閘極842a之間的重疊區域減小時，第一閘極-汲極寄生電容Cgd1會相對降低；此時，第二汲極846b與第二閘極842b之間的重疊區域會變大，而第二閘極-汲極寄生電容Cgd2會相對增加。然而，由於第一電容補償部860a與第二電容補償部860b的存在，使得第一補償電容Ccompensation1增加，而第二補償電容Ccompensation2減小，藉以補償第一閘極-汲極寄生電容Cgd1以及第二閘極-汲極寄生電容Cgd2的變異，拉近第一畫素結構800a與第二畫素結構800b的總體寄生電容。在較佳的情況下，甚至可以使兩相鄰的第一畫素結構800a與第二畫素結構800b維持相同的總體寄生電容，而提供均勻的顯示品質。
反之，當因為製程對位誤差而導致第一汲極846a與第一閘極842a之間的重疊區域變大時，第一閘極-汲極寄生電容Cgd1會相對增加；此時，第二汲極846b與第二閘極842b之間的重疊區域會減小，而第二閘極-汲極寄生電容Cgd2會相對減小。然而，由於第一電容補償部860a與第二電容補償部860b的存在，使得第一補償電容Ccompensation1減小，而第二補償電容Ccompensation2增加，藉以補償第一閘極-汲極寄生電容Cgd1以及第二閘極-汲極寄生電容Cgd2的變異，拉近第一畫素結構800a與第二畫素結構800b的總體寄生電容。在較佳的情況下，甚至可以使 兩相鄰的第一畫素結構800a與第二畫素結構800b維持相同的總體寄生電容，而提供均勻的顯示品質。
除了前述的畫素結構之外，圖9更繪示依據本發明另一實施例的一種畫素結構，用以說明上述設計概念的另一種實施態樣。本實施例係將圖6所繪示的畫素結構應用於圖7所繪示的薄膜電晶體陣列基板，其中由於兩相鄰畫素結構共用一條資料配線，因此每個畫素結構中的元件，包括薄膜電晶體、畫素電極以及共用配線等等，是呈相互對稱設置。
下文不再重複介紹前述實施例中出現過的元件，並省略了相關的描述。如圖9所示，本實施例之第一畫素結構900a的第一電容補償部960a例如是沿著第二掃描配線910b延伸的塊狀結構，其與第一畫素電極950a位於相同的第一畫素區990a內。第一汲極946a鄰近第一掃描配線910a，而第一電容補償部960a鄰近第二掃描配線910b並與第二掃描配線910b在水平方向上維持第一間距S1。換言之，本實施例改為將第一電容補償部960a設置在第二掃描配線910b旁，以使第一電容補償部960a與第二掃描配線910b維持第一間距S1進而誘發第一補償電容Ccompensation1。
類似地，第二畫素結構900b的第二電容補償部960b例如是沿著第一掃描配線910a延伸的塊狀結構，其與第二畫素電極950b位於相同的第二畫素區990b內。第二汲極946b鄰近第二掃描配線910b，而第二電容補償部960b 鄰近第一掃描配線910a並與第一掃描配線910a在水平方向上維持第二間距S2。換言之，本實施例改為將第二電容補償部960b設置在第一掃描配線910a旁，以使第二電容補償部960b與第一掃描配線910a維持第二間距S2進而誘發第二補償電容Ccompensation2。
具體而言，當因為製程對位誤差而導致第一汲極946a與第一閘極942a之間的重疊區域減小時，第一閘極-汲極寄生電容Cgd1會相對降低；此時，第二汲極946b與第二閘極942b之間的重疊區域會變大，而第二閘極-汲極寄生電容Cgd2會相對增加。然而，由於第一電容補償部960a與第二電容補償部960b的存在，使得第一補償電容Ccompensation1增加，而第二補償電容Ccompensation2減小，藉以補償第一閘極-汲極寄生電容Cgd1以及第二閘極-汲極寄生電容Cgd2的變異，拉近第一畫素結構900a與第二畫素結構900b的總體寄生電容。在較佳的情況下，甚至可以使兩相鄰的第一畫素結構900a與第二畫素結構900b維持相同的總體寄生電容，而提供均勻的顯示品質。
反之，當因為製程對位誤差而導致第一汲極946a與第一閘極942a之間的重疊區域變大時，第一閘極-汲極寄生電容Cgd1會相對增加；此時，第二汲極946b與第二閘極942b之間的重疊區域會減小，而第二閘極-汲極寄生電容Cgd2會相對減小。然而，由於第一電容補償部960a與第二電容補償部960b的存在，使得第一補償電容Ccompensation1減小，而第二補償電容Ccompensation2增加，藉以 補償第一閘極-汲極寄生電容Cgd1以及第二閘極-汲極寄生電容Cgd2的變異，拉近第一畫素結構900a與第二畫素結構900b的總體寄生電容。在較佳的情況下，甚至可以使兩相鄰的第一畫素結構900a與第二畫素結構900b維持相同的總體寄生電容，而提供均勻的顯示品質。
圖10為依據本發明之一實施例的一種顯示面板的示意圖。請參照圖10，本實施例的顯示面板1000包括一薄膜電晶體陣列基板1010、一對向基板1020以及配置於薄膜電晶體陣列基板1010以及對向基板1020之間的顯示介質層1030。此處的薄膜電晶體陣列基板1010可以是本發明前述多個實施例所繪示的或是其他未繪示的主動元件陣列基板。對向基板1020例如是一彩色濾光基板。當然，在可能的情況下，對向基板1020也可以是僅具有共用電極的玻璃基板或石英基板，而對應的薄膜電晶體陣列基板1010上則可能形成有彩色濾光層。在本實施例中，顯示介質層1030例如是一液晶層，而顯示面板1000為一液晶顯示面板。當然，在其他實施例中，顯示介質層1030也可能是電激發光(electroluminescent)材料，則顯示面板1000為電激發光顯示面板，其中電激發光材料例如是有機材料、無機材料或其組合。
應用上述之顯示面板，圖11更繪示依據本發明之一實施例的一種顯示裝置。以液晶顯示裝置為例，由於液晶顯示面板1110無法自發光，因此液晶顯示面板1110旁會配置一背光模組1120。背光模組1120可提供背光源L至 液晶顯示面板1110，以使液晶顯示面板1110顯示畫面。
綜上所述，前述多個實施例所提出的畫素結構藉由電容補償部與掃描配線在水平方向上形成的橫向補償電容來補償因製程中的對位偏移所造成的閘極-汲極寄生電容的變異，從而減輕顯示面板的畫面閃爍問題。此外，若將該些畫素結構的設計應用於“減少資料配線數量”的畫素結構時，在此所提出的畫素結構設計更有助於減小相鄰兩畫素結構之間因製程對位偏移造成的電容差異，而有助於提高顯示均勻度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧薄膜電晶體陣列基板
110‧‧‧畫素結構
112‧‧‧掃描配線
114‧‧‧資料配線
116‧‧‧薄膜電晶體
118‧‧‧畫素電極
142‧‧‧閘極
144‧‧‧源極
146‧‧‧汲極
300‧‧‧薄膜電晶體陣列基板
310‧‧‧掃描配線
320‧‧‧資料配線
340‧‧‧薄膜電晶體
350‧‧‧畫素電極
390‧‧‧畫素區
400‧‧‧畫素結構
410‧‧‧掃描配線
420‧‧‧資料配線
430‧‧‧共用配線
440‧‧‧薄膜電晶體
442‧‧‧閘極
444‧‧‧源極
446‧‧‧汲極
450‧‧‧畫素電極
460‧‧‧電容補償部
470‧‧‧連接部
600‧‧‧畫素結構
610a‧‧‧掃描配線
610b‧‧‧掃描配線
642‧‧‧閘極
646‧‧‧汲極
650‧‧‧畫素電極
660‧‧‧電容補償部
700‧‧‧薄膜電晶體陣列基板
710‧‧‧掃描配線
720‧‧‧資料配線
740‧‧‧薄膜電晶體
750‧‧‧畫素電極
790‧‧‧畫素區
800a‧‧‧第一畫素結構
800b‧‧‧第二畫素結構
810a‧‧‧第一掃描配線
810b‧‧‧第二掃描配線
820‧‧‧資料配線
830a‧‧‧第一共用配線
830b‧‧‧第二共用配線
840a‧‧‧第一薄膜電晶體
840b‧‧‧第二薄膜電晶體
842a‧‧‧第一閘極
842b‧‧‧第二閘極
844a‧‧‧第一源極
844b‧‧‧第二源極
846a‧‧‧第一汲極
846b‧‧‧第二汲極
850a‧‧‧第一畫素電極
850b‧‧‧第二畫素電極
860a‧‧‧第一電容補償部
860b‧‧‧第二電容補償部
870a‧‧‧第一連接部
870b‧‧‧第二連接部
890a‧‧‧第一畫素區
890b‧‧‧第二畫素區
900a‧‧‧第一畫素結構
900b‧‧‧第二畫素結構
910a‧‧‧第一掃描配線
910b‧‧‧第二掃描配線
942a‧‧‧第一閘極
942b‧‧‧第二閘極
946a‧‧‧第一汲極
946b‧‧‧第二汲極
950a‧‧‧第一畫素電極
950b‧‧‧第二畫素電極
960a‧‧‧第一電容補償部
960b‧‧‧第二電容補償部
990a‧‧‧第一畫素區
990b‧‧‧第二畫素區
1000‧‧‧顯示面板
1010‧‧‧薄膜電晶體陣列基板
1020‧‧‧對向基板
1030‧‧‧顯示介質層
1110‧‧‧液晶顯示面板
1120‧‧‧背光模組
CLC‧‧‧液晶電容
CLC1‧‧‧第一液晶電容
CLC2‧‧‧第二液晶電容
Cst‧‧‧儲存電容
‧‧‧第一儲存電容
‧‧‧第二儲存電容
Cgd‧‧‧閘極-汲極寄生電容
Cgd1‧‧‧第一閘極-汲極寄生電容
Cgd2‧‧‧第二閘極-汲極寄生電容
Ccompensation‧‧‧補償電容
Ccompensation1‧‧‧第一補償電容
Ccompensation2‧‧‧第二補償電容
S‧‧‧間距
S1‧‧‧第一間距
S2‧‧‧第二間距
L‧‧‧背光源
圖1為習知之薄膜電晶體陣列的示意圖。
圖2為習知一種薄膜電晶體液晶顯示器之單一畫素的等效電路圖。
圖3繪示依據本發明之一實施例的一種薄膜電晶體陣列基板的線路佈局。
圖4繪示圖3之薄膜電晶體陣列基板中的一種畫素結構。
圖5為圖4之畫素結構的等效電路圖。
圖6更繪示依據本發明另一實施例的一種畫素結構。
圖7繪示依據本發明之另一實施例的一種薄膜電晶 體陣列基板的線路佈局。
圖8繪示圖7之薄膜電晶體陣列基板中的一種畫素結構。
圖9更繪示依據本發明另一實施例的一種畫素結構。
圖10為依據本發明之一實施例的一種顯示面板的示意圖。
圖11繪示依據本發明之一實施例的一種顯示裝置。
400‧‧‧畫素結構
410‧‧‧掃描配線
420‧‧‧資料配線
430‧‧‧共用配線
440‧‧‧薄膜電晶體
442‧‧‧閘極
444‧‧‧源極
446‧‧‧汲極
450‧‧‧畫素電極
460‧‧‧電容補償部
470‧‧‧連接部
CLC‧‧‧液晶電容
Cst‧‧‧儲存電容
Cgd‧‧‧閘極-汲極寄生電容
Ccompensation‧‧‧補償電容
S‧‧‧間距

Claims (33)

  1. 一種畫素結構，包括：一第一掃描配線；一第二掃描配線，該第一掃描配線的延伸方向與該第二掃描配線的延伸方向相互平行；一資料配線，與該第一掃描配線以及該第二掃描配線相交，而定義出一畫素區；一薄膜電晶體，位於該畫素區內，該薄膜電晶體具有一閘極、一源極以及一汲極，其中該閘極連接該第一掃描配線，該源極連接該資料配線，且該汲極與該閘極在一垂直方向上具有一重疊區域而產生一閘極-汲極寄生電容；一畫素電極，位於該畫素區內，且該畫素電極電性連接至該汲極；以及一電容補償部，電性連接至該畫素電極，其中該電容補償部與該畫素電極分別位於該第一掃描配線的相對兩側，且該電容補償部與該第一掃描配線或該第二掃描配線在一水平方向上維持一間距而誘發一補償電容，該汲極以及該電容補償部被設置為：當該重疊區域減小而導致該閘極-汲極寄生電容降低時，該間距相應地減小，以增加該補償電容，且當該重疊區域變大而導致該閘極-汲極寄生電容增加時，該間距相應地變大，以降低該補償電容。
  2. 如申請專利範圍第1項所述之畫素結構，其中該電容補償部是沿著該第一掃描配線或該第二掃描配線延 伸的條狀結構或塊狀結構。
  3. 如申請專利範圍第1項所述之畫素結構，更包括一連接部，橫越該第一掃描配線，並且連接於該電容補償部與該汲極之間。
  4. 如申請專利範圍第1項所述之畫素結構，更包括一共用配線，位於該畫素區內，並且沿著該畫素電極的外圍配置。
  5. 一種畫素結構，包括：一第一掃描配線；一第二掃描配線，該第一掃描配線的延伸方向與該第二掃描配線的延伸方向相互平行；一資料配線，與該第一掃描配線以及該第二掃描配線相交，而定義出相鄰的一第一畫素區以及一第二畫素區，該第一畫素區與該第二畫素區分別位於該資料配線的相對兩側；一第一薄膜電晶體，位於該第一畫素區內，該第一薄膜電晶體具有一第一閘極、一第一源極以及一第一汲極，其中該第一閘極連接該第一掃描配線，該第一源極連接該資料配線，且該第一汲極與該第一閘極在一垂直方向上具有一第一重疊區域而產生一第一閘極-汲極寄生電容；一第一畫素電極，位於該第一畫素區內，且該第一畫素電極電性連接至該第一汲極；一第一電容補償部，電性連接至該第一畫素電極，且該第一電容補償部與該第一掃描配線或該第二掃描配線 在一水平方向上維持一第一間距而誘發一第一補償電容，該第一汲極以及該第一電容補償部被設置為：當該第一重疊區域減小而導致該第一閘極-汲極寄生電容降低時，該第一間距相應地減小，以增加該第一補償電容，且當該第一重疊區域變大而導致該第一閘極-汲極寄生電容增加時，該第一間距相應地變大，以降低該第一補償電容；一第二薄膜電晶體，位於該第二畫素區內，該第二薄膜電晶體具有一第二閘極、一第二源極以及一第二汲極，其中該第二閘極連接該第二掃描配線，該第二源極連接該資料配線，且該第二汲極與該第二閘極在該垂直方向上具有一第二重疊區域而產生一第二閘極-汲極寄生電容；一第二畫素電極，位於該第二畫素區內，且該第二畫素電極電性連接至該第二汲極；以及一第二電容補償部，電性連接至該第二畫素電極，且該第二電容補償部與該第一掃描配線或該第二掃描配線在該水平方向上維持一第二間距而誘發一第二補償電容，該第二汲極以及該第二電容補償部被設置為：當該第二重疊區域減小而導致該第二閘極-汲極寄生電容降低時，該第二間距相應地減小，以增加該第二補償電容，且當該第二重疊區域變大而導致該第二閘極-汲極寄生電容增加時，該第二間距相應地變大，以降低該第二補償電容。
  6. 如申請專利範圍第5項所述之畫素結構，其中該第一電容補償部是沿著該第一掃描配線或該第二掃描配線延伸的條狀結構或塊狀結構。
  7. 如申請專利範圍第6項所述之畫素結構，其中該第二電容補償部是沿著該第一掃描配線或該第二掃描配線延伸的條狀結構或塊狀結構。
  8. 如申請專利範圍第5項所述之畫素結構，其中該第一電容補償部與該第一畫素電極分別位於該第一掃描配線的相對兩側。
  9. 如申請專利範圍第8項所述之畫素結構，更包括一第一連接部，橫越該第一掃描配線，並且連接於該第一電容補償部與該第一汲極之間。
  10. 如申請專利範圍第8項所述之畫素結構，其中該第二電容補償部與該第二畫素電極分別位於該第二掃描配線的相對兩側。
  11. 如申請專利範圍第10項所述之畫素結構，更包括一第二連接部，橫越該第二掃描配線，並且連接於該第二電容補償部與該第二汲極之間。
  12. 如申請專利範圍第5項所述之畫素結構，其中該第一電容補償部位於該第一畫素區內，該第一汲極鄰近該第一掃描配線，而該第一電容補償部鄰近該第二掃描配線並與該第二掃描配線在該水平方向上維持該第一間距。
  13. 如申請專利範圍第12項所述之畫素結構，其中該第二電容補償部位於該第二畫素區內，該第二汲極鄰近該第二掃描配線，而該第二電容補償部鄰近該第一掃描配線並與該第一掃描配線在該水平方向上維持該第二間距。
  14. 如申請專利範圍第5項所述之畫素結構，更包括 兩共用配線，分別位於該第一畫素區與該第二畫素區內，並且分別沿著該第一畫素電極與該第二畫素電極的外圍配置。
  15. 一種薄膜電晶體陣列基板，包括：一基板，具有多個畫素區；多條掃描配線，配置於該基板上；多條資料配線，配置於該基板上，且該些資料配線與該些掃描配線相交；多個薄膜電晶體，分別設置於該些畫素區內，每一薄膜電晶體具有一閘極、一源極以及一汲極，其中該閘極連接所對應的該掃描配線，該源極連接所對應的該資料配線，且該汲極與該閘極在一垂直方向上具有一重疊區域而產生一閘極-汲極寄生電容；多個畫素電極，分別設置於該些畫素區內，並電性連接至所對應的該汲極；以及多個電容補償部，對應於該些畫素區設置，其中每一電容補償部與所對應的該畫素電極分別位於同一條掃描配線的相對兩側，且每一電容補償部與所對應的該畫素區兩側的兩條掃描配線中的一條在一水平方向上維持一間距而誘發一補償電容，每一汲極以及所對應的該電容補償部被設置為：當該重疊區域減小而導致該閘極-汲極寄生電容降低時，該間距相應地減小，以增加該補償電容，且當該重疊區域變大而導致該閘極-汲極寄生電容增加時，該間距相 應地變大，以降低該補償電容。
  16. 如申請專利範圍第15項所述之薄膜電晶體陣列基板，其中每一電容補償部是沿著所對應的該掃描配線延伸的條狀結構或塊狀結構。
  17. 如申請專利範圍第15項所述之薄膜電晶體陣列基板，更包括多個連接部，對應於該些畫素區設置，其中每一連接部橫越所對應的該掃描配線，並且連接於所對應的該電容補償部與所對應的該汲極之間。
  18. 如申請專利範圍第15項所述之薄膜電晶體陣列基板，其中該些畫素區呈行列配置，該些掃描配線沿著列的方向延伸，該些資料配線沿著行的方向延伸，其中同一列上的每兩個相鄰的畫素區為一組，且同組的該兩畫素區內的該兩薄膜電晶體共同連接到同一條資料配線，該條資料配線位於該兩畫素區之間。
  19. 如申請專利範圍第18項所述之薄膜電晶體陣列基板，其中同組的該兩畫素區內的該兩薄膜電晶體分別鄰近兩條不同的掃描配線，並且分別連接到該兩條不同的掃描配線。
  20. 如申請專利範圍第15項所述之薄膜電晶體陣列基板，更包括多條共用配線，分別設置於該些畫素區內，每一共用配線沿著所對應的該畫素電極的外圍配置。
  21. 一種顯示面板，包括：一薄膜電晶體陣列基板，包括：一基板，具有多個畫素區； 多條掃描配線，配置於該基板上；多條資料配線，配置於該基板上，且該些資料配線與該些掃描配線相交；多個薄膜電晶體，分別設置於該些畫素區內，每一薄膜電晶體具有一閘極、一源極以及一汲極，其中該閘極連接所對應的該掃描配線，該源極連接所對應的該資料配線，且該汲極與該閘極在一垂直方向上具有一重疊區域而產生一閘極-汲極寄生電容；多個畫素電極，分別設置於該些畫素區內，並電性連接至所對應的該汲極；多個電容補償部，對應於該些畫素區設置，其中每一電容補償部與所對應的該畫素區兩側的兩條掃描配線中的一條在一水平方向上維持一間距而誘發一補償電容，每一汲極以及所對應的該電容補償部被設置為：當該重疊區域減小而導致該閘極-汲極寄生電容降低時，該間距相應地減小，以增加該補償電容，且當該重疊區域變大而導致該閘極-汲極寄生電容增加時，該間距相應地變大，以降低該補償電容；一對向基板；以及一顯示介質層，配置於該薄膜電晶體陣列基板與該對向基板之間。
  22. 如申請專利範圍第21項所述之顯示面板，其中每一電容補償部是沿著所對應的該掃描配線延伸的條狀結構或塊狀結構。
  23. 如申請專利範圍第21項所述之顯示面板，其中每一電容補償部與所對應的該畫素電極分別位於同一條掃描配線的相對兩側。
  24. 如申請專利範圍第23項所述之顯示面板，其中該薄膜電晶體陣列基板更包括多個連接部，對應於該些畫素區設置，其中每一連接部橫越所對應的該掃描配線，並且連接於所對應的該電容補償部與所對應的該汲極之間。
  25. 如申請專利範圍第21項所述之顯示面板，其中每一電容補償部與所對應的該畫素電極位於同一個畫素區內，並且分別鄰近該畫素區兩側的兩條不同的掃描配線，該電容補償部與其鄰近的該掃描配線在該水平方向上維持該間距。
  26. 如申請專利範圍第21項所述之顯示面板，其中該些畫素區呈行列配置，該些掃描配線沿著列的方向延伸，該些資料配線沿著行的方向延伸，其中同一列上的每兩個相鄰的畫素區為一組，且同組的該兩畫素區內的該兩薄膜電晶體共同連接到同一條資料配線，該條資料配線位於該兩畫素區之間。
  27. 如申請專利範圍第26項所述之顯示面板，其中同組的該兩畫素區內的該兩薄膜電晶體分別鄰近兩條不同的掃描配線，並且分別連接到該兩條不同的掃描配線。
  28. 如申請專利範圍第21項所述之顯示面板，其中該薄膜電晶體陣列基板更包括多條共用配線，分別設置於該些畫素區內，每一共用配線沿著所對應的該畫素電極的 外圍配置。
  29. 如申請專利範圍第21項所述之顯示面板，其中該對向基板為一彩色濾光基板。
  30. 如申請專利範圍第21項所述之顯示面板，其中該顯示介質層為一液晶層。
  31. 一種顯示裝置，包括：如申請專利範圍第21項所述之顯示面板；以及一背光模組，配置於該顯示面板旁，以提供一背光源至該顯示面板。
  32. 一種畫素結構，包括：一第一掃描配線；一第二掃描配線，該第一掃描配線的延伸方向與該第二掃描配線的延伸方向相互平行；一資料配線，與該第一掃描配線以及該第二掃描配線相交，而定義出一畫素區；一薄膜電晶體，位於該畫素區內，該薄膜電晶體具有一閘極、一源極以及一汲極，其中該閘極連接該第一掃描配線，該源極連接該資料配線，且該汲極與該閘極在一垂直方向上具有一重疊區域而產生一閘極-汲極寄生電容；一畫素電極，位於該畫素區內，且該畫素電極電性連接至該汲極；以及一電容補償部，位於該畫素區內，且電性連接至該畫素電極，其中該汲極鄰近該第一掃描配線，而該電容補償部鄰近該第二掃描配線並與該第二掃描配線在一水平方 向上維持一間距而誘發一補償電容，該汲極以及該電容補償部被設置為：當該重疊區域減小而導致該閘極-汲極寄生電容降低時，該間距相應地減小，以增加該補償電容，且當該重疊區域變大而導致該閘極-汲極寄生電容增加時，該間距相應地變大，以降低該補償電容。
  33. 一種薄膜電晶體陣列基板，包括：一基板，具有多個畫素區；多條掃描配線，配置於該基板上；多條資料配線，配置於該基板上，且該些資料配線與該些掃描配線相交；多個薄膜電晶體，分別設置於該些畫素區內，每一薄膜電晶體具有一閘極、一源極以及一汲極，其中該閘極連接所對應的該掃描配線，該源極連接所對應的該資料配線，且該汲極與該閘極在一垂直方向上具有一重疊區域而產生一閘極-汲極寄生電容；多個畫素電極，分別設置於該些畫素區內，並電性連接至所對應的該汲極；以及多個電容補償部，對應於該些畫素區設置，其中每一電容補償部與所對應的該畫素電極位於同一個畫素區內，並且分別鄰近該畫素區兩側的兩條不同的掃描配線，且每一電容補償部與所對應的該畫素區兩側的兩條掃描配線中的一條在一水平方向上維持一間距而誘發一補償電容，每一汲極以及所對應的該電容補償部被設置為： 當該重疊區域減小而導致該閘極-汲極寄生電容降低時，該間距相應地減小，以增加該補償電容，且當該重疊區域變大而導致該閘極-汲極寄生電容增加時，該間距相應地變大，以降低該補償電容。
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