JP4667587B2 - 液晶表示装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は液晶表示装置に係り、特に、アクティブ・マトリクス型の液晶表示装置に関する。
【0002】
【従来の技術】
アクティブ・マトリクス型の液晶表示装置は、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、x方向に延在しy方向に並設されるゲート信号線とy方向に延在しx方向に並設されるドレイン信号線とで囲まれる各領域を画素領域とし、この画素領域にはゲート信号線からの走査信号によって作動するアクティブ素子と、このアクティブ素子を介してドレイン信号線からの映像信号が供給される画素電極と、この画素電極との間に生じせしめる容量を備えている。
【0003】
このような液晶表示装置は、アクティブ素子により一定時間の書き込みと一定時間の保持を行って画素表示を実現している。
【0004】
この保持方式として、ゲート信号線と画素電極の間で容量を形成するCadd(付加容量)方式と、保持容量信号線と画素電極の間で容量を形成するCstg(保持容量)方式とが知られている。
【0005】
Cstg方式は保持容量信号線が必要なために開口率が低下するが、保持電位を安定にできるため、比較的高画質を得ることができる。
【0006】
また、Cstg方式を用いた液晶表示装置として、いわゆる横電界方式と称されるのが知られている。この種の液晶表示装置は、画素電極が形成された基板側に該画素電極との間に電界を生じせしめる基準電極が設けられて構成され、この基準電極に基準信号を供給する基準信号線に絶縁膜を介して画素電極を重畳させることによって保持容量を形成している。
【0007】
これは、液晶表示装置の表示の広視野角化を実現できるものとして、近年、この方式を用いたものが製品化されている。
【0008】
一方、液晶を介して対向配置される各基板の間隙(セルギャップ)を均一に確保するため、該液晶内にポリマー静ビーズを分散する構成、あるいは一方の基板面にホトリソグラフィ技術による選択エッチングにより有機材料の支柱を設ける構成が知られている。
【0009】
ビーズあるいは支柱の周辺では光漏れが生じるが、画面内に支柱を配置する手法では予めその位置を設定できるため、ビーズ分散による手法よりもコントラスト比の向上を実現できる。
【0010】
また、アクティブ素子に信号を供給するドライバ(半導体チップ)の実装として、TCP方式とFCA(COGとも称す)方式とが知られている。
【0011】
TCP方式は、FCP方式よりも容易に製造でき、歩留まりが向上できるという特徴を有する。また、FCP方式は外部への引き出し配線の本数を低減できるため、高精細化に適する。
【0012】
【発明が解決しようとする課題】
(課題1)
まず、広視野角かつ高精細度の液晶表示装置を実現するためには、前述の横電界方式にFCA方式を採用することが望ましい。
【0013】
しかし、横電界方式は、その液晶の表示モードは複屈折モードであるため、たとえばTNモードと比べると液晶層の厚みの変動に対して敏感となり、同じ液晶層厚の変動量に対しより着色して見えるという不都合が有する。
【0014】
また、FCA方式は、そのドライバが直接に液晶表示装置の基板に搭載されるため、該ドライバからの発熱が液晶表示装置の基板に直接伝わり、該ドライバの近傍の液晶に局所的な温度上昇を招き、この部分に変色して見えるという不都合が生じることを見出した。
(課題2)
また、FCA方式を採用した場合、半導体チップのみからなるドライバをそのまま液晶表示装置の基板に実装する場合が多く、該半導体チップの周辺の基板に応力が生じ易くなる。
【0015】
そして、この応力のために、表示面のドライバの近傍の部分に変色して見える不都合が生じることを見出した。
【0016】
この場合、いわゆるノーマリブラックモードの場合、黒表示時に光抜けが生じ、コントラスト比の低下にまで到ることを確認した。ここで、ノーマリブラックモードとは液晶に電界を印加していない状態で該液晶の光透過率は最低となるように構成された態様をいう。
(課題3)
また、液晶を介して対向配置させる各基板のギャップを均一にするため、片側の基板に支柱を形成する場合、上記課題2で示した応力が原因して、チップ近傍の領域で上下基板の併せずれが他の領域より悪化するということが判明した。
【0017】
ビーズを用いた場合、その形状が球体でありかつ強固な固定はされていないことにより、局所的な応力が加わった場合、それを緩和する方向にビーズの再配置がおこり、結果として半導体チップの近傍の上下基板の合わせずれが低減する。
【0018】
しかし、支柱の場合、支柱と基板が面接触であり接触面積が大きいため、また、支柱自体は片側の基板に固定されているため、応力による半導体チップ近傍の局所的アライメントずれがそのままとなり、緩和されることがない。
(課題4)
さらに、横電界方式の場合、互いに電界を発生せしめる画素電極と基準電極のうち、基準電極は映像信号線に隣接した配置させることが知られている。
【0019】
映像信号線からの電界を基準電極側に終端させて画素電極側にまで影響させないようにするためである。
【0020】
そして、映像信号線と基準電極との間には間隙が形成され、この間隙部において液晶が駆動しいわゆるドメインの発生が生じるため、この部分に遮光膜を形成することが行われている。
【0021】
しかし、該遮光膜の形成は画素の開口率を向上を妨げるということが指摘されている。
(課題5)
さらに、ゲート信号線あるいはドレンイ信号線のドライバとの接続にあって、該ドライバの近傍の信号線は半導体チップの寸法にまで絞り込むパターンとして形成されている。
【0022】
この場合において、上記以外の信号線たとえば基準信号線をも半導体チップ側に引出し、上記各信号線の絞り込まれた部分で別の配線層に接続させることが必要とされ、このためのコンタクト領域の確保が要求される。
【0023】
しかし、そのための領域の確保からいわゆる額縁(基板の外輪郭から表示面までの幅で形成される部分)の縮小を確保できない不都合が生じる。
【0024】
本発明は、上記課題1に示した不都合を解消するため、すなわち、ドライバ近傍の液晶の局所的温度上昇を抑制させた液晶表示装置を提供することにある。
【0025】
本発明は、上記課題2に示した不都合を解消するため、すなわち、ドライバの基板に対する応力の伝達を抑制させた液晶表示装置を提供することにある。
【0026】
本発明は、上記課題3に示した不都合を解消するため、すなわち、ドライバ近傍の表示面にてアライメントずれを抑制させた液晶表示装置を提供することにある。
【0027】
本発明は、上記課題4に示した不都合を解消するため、すなわち、開口率を向上せた液晶表示装置を提供することにある。
【0028】
本発明は、上記課題5に示した不都合を解消するため、すなわち、いわゆる額縁の縮小を図った液晶表示装置を提供することにある。
【0029】
【課題を解決するための手段】
本発明において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0030】
上記課題1を解決するための代表的な手段としては、たとえば、液晶層を介して対向配置される各基板のうち一方の基板の液晶側の面にて、
その各画素領域に、ゲート信号線からの走査信号によって作動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、この画素電極との間に電界を生じせしめる基準電極とを備えるとともに、
前記ドレイン信号線からの映像信号は前記一方の基板上に実装されたドライバチップによってなされ、
画素電極と基準電極との間の電圧が印加されていない場合に前記液晶層の光透過率が最低になるように構成されているとともに、
前記映像信号の電圧最大振幅を前記液晶層の相対透過率を90%とするのに要する電圧以下に設定されていることを特徴とするものである。
【0031】
上記課題2を解決するための代表的な手段としては、たとえば、液晶層を介して対向配置される各基板のうち一方の基板の液晶側の面にて、
その各画素領域に、ゲート信号線からの走査信号によって作動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、この画素電極との間に電界を生じせしめる基準電極とを備えるとともに、
前記ドレイン信号線からの映像信号は前記一方の基板上に実装されたドライバチップによってなされ、
該ドライバチップの前記一方の基板との間に応力緩衝層が介在されていることを特徴とするものである。
【0032】
上記課題3を解決するための代表的な手段としては、たとえば、液晶層を介して対向配置される各基板のうち一方の基板の液晶側の面にて、
その各画素領域に、ゲート信号線からの走査信号によって作動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、この画素電極との間に電界を生じせしめる基準電極とを備えるとともに、
前記各信号線からの信号は前記一方の基板上に実装されたドライバチップによってなされ、
前記各基板のうちいずれかの基板の液晶側の面に対向する他の基板とのギャップを確保する支柱を備え、
該支柱は、隣接する2つの画素領域当たり1個以下の密度で配置されていることを特徴とするものである。
【0033】
上記課題4を解決するための代表的な手段としては、たとえば、液晶層を介して対向配置される各基板のうち一方の基板の液晶側の面にて、
その各画素領域に、ゲート信号線からの走査信号によって作動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、この画素電極との間に電界を生じせしめる複数の基準電極とを備え、
前記各基準電極のうちの一つは、無機材料よりも低誘電率の絶縁膜を介してドレイン信号線と重畳して形成され、かつその幅は該ドレイン信号線の幅よりも大きく形成されていることを特徴とするものである。
【0034】
上記課題5を解決するための代表的な手段としては、たとえば、液晶層を介して対向配置される各基板のうち一方の基板の液晶側の面にて、
その各画素領域に、ゲート信号線からの走査信号によって作動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、この画素電極に離間して配置されて基準信号線からの基準信号が供給される基準電極とを備え、
前記ドレイン信号線からの映像信号は前記一方の基板上に実装されたドライバチップによってなされ、
前記ゲート信号線、ドレイン信号線、および基準信号線はそれぞれ絶縁膜を介して互いに異なる層に形成されていることを特徴とするものである。
【0035】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
(実施例1)
〔液晶表示装置の等価回路〕
図2は、本発明による液晶表示装置の一実施例を示す等価回路図である。同図は、回路図ではあるが、実際の幾何学的配置に対応して描かれている。
【0036】
この実施例では、広い視野角をもつものとして知られているいわゆる横電界方式を採用した液晶表示装置に本発明を適用させている。
【0037】
まず、液晶表示パネルPNLがあり、その液晶表示パネルPNLは、液晶を介して互いに対向配置された透明基板SUB1、SUB2を外囲器としている。この場合、一方の透明基板(図中下側の基板:マトリクス基板)は他方の透明基板(図中上側の基板:カラーフィルタ基板)に対して若干大きく形成され、図中下側と右側の周辺端はほぼ面一に合わせて配置されている。
【0038】
この結果、一方の透明基板SUB1の図中左側の周辺および図中上側の周辺は他方の基透明板SUB2に対して外方に延在されるようになっている。後に詳述するが、この部分はゲート駆動回路(IC)5およびドレイン駆動回路(IC)6が搭載される領域となっている。
【0039】
各透明基板SUB1、SUB2の重畳する領域にはマトリクス状に配置された画素2が構成され、この画素2は、図中x方向に延在されy方向に並設されるゲート信号線GLとy方向に延在されx方向に並設されるドレイン信号線DLとで囲まれる領域に形成され、少なくとも、一方のゲート信号線GLからの走査信号の供給によって駆動されるスイッチング素子TFTと、このスイッチング素子TFTを介して一方のドレイン信号線DLから供給される映像信号が印加される画素電極とが備えられている。
【0040】
ここでは、上述したように、各画素2は、いわゆる横電界方式を採用したもので、後に詳述するように、上記のスイッチング素子TFTおよび画素電極PXの他に、基準電極CTおよび保持容量Cstgが備えられるようになっている。
【0041】
そして、各ゲート信号線GLはその一端(図中左側の端部)が透明基板SUB1外にまで延在され、透明基板SUB1に搭載されたゲート駆動回路5の出力端子に接続されるようになっている。
【0042】
この場合、ゲート駆動回路5は複数設けられているとともに、前記ゲート信号線GLは互いに隣接するもの同士でグループ化され(図58参照)、これら各グループ化されたゲート信号線GLが近接する各ゲート駆動回路5にそれぞれ接続されるようになっている。
【0043】
また、同様に、各ドレイン信号線DLはその一端(図中上側の端部)が透明基板SUB1外にまで延在され、透明基板SUB1に搭載されたドレイン駆動回路6の出力端子に接続されるようになっている。
【0044】
この場合も、ドレイン駆動回路6は複数設けられているとともに、前記ドレイン信号線DLは互いに隣接するもの同士でグループ化され、これら各グループ化されたドレイン信号線DLが近接する各ドレイン駆動回路6にそれぞれ接続されるようになっている。
【0045】
一方、このようにゲート駆動回路5およびドレイン駆動回路6が搭載された液晶表示パネルPNLに近接して配置されるプリント基板10(コントロール基板10)があり、このプリント基板10には電源回路11等の他に、前記ゲート駆動回路5およびドレイン駆動回路6に入力信号を供給するためのコントロール回路(IC)12が搭載されている。
【0046】
そして、このコントロール回路12からの信号はフレキシブル配線基板(ゲート回路基板15、ドレイン回路基板16A、ドレイン回路基板16B)を介してゲート駆動回路5およびドレイン駆動回路6に供給されるようになっている。
【0047】
すなわち、ゲート駆動回路5側には、これら各ゲート駆動回路5の入力側の端子にそれぞれ対向して接続される端子を備えるフレキシブル配線基板(ゲート回路基板15)が配置されている。
【0048】
そのゲート回路基板15は、その一部が前記コントロール基板10側に延在されて形成され、その延在部において、該コントロール基板10と接続部18を介して接続されている。
【0049】
コントロール基板10に搭載されたコントロール回路12からの出力信号は、該コントロール基板10上の配線層、前記接続部18、さらにはゲート回路基板15上の配線層を介して各ゲート駆動回路5に入力されるようになっている。
【0050】
また、ドレイン駆動回路6側には、これら各ドレイン駆動回路6の入力側の端子にそれぞれ対向して接続される端子を備えるドレイン回路基板16A、16Bが配置されている。
【0051】
このドレイン回路基板16A、16Bは、その一部が前記コントロール基板10側に延在されて形成され、その延在部において、該コントロール基板10と接続部19A、19Bを介して接続されている。
【0052】
コントロール基板10に搭載されたコントロール回路12からの出力信号は、該コントロール基板10上の配線層、前記接続部19A、19B、さらにはドレイン回路基板16A、16B上の配線層を介して各ドレイン駆動回路16A、16Bに入力されるようになっている。
【0053】
なお、ドレイン駆動回路6側のドレイン回路基板16A、16Bは、図示のように、2個に分割されて設けられている。液晶表示パネル1の大型化にともなって、たとえばドレイン回路基板の図中x方向への長さの増大による熱膨張による弊害を防止する等のためである。
【0054】
そして、コントロール基板10上のコントロール回路12からの出力は、ドレイン回路基板16Aの接続部19A、およびドレイン回路基板16Bの接続部19Bをそれぞれ介して、対応するドレイン駆動回路6に入力されている。
【0055】
さらに、コントロール基板10には、映像信号源22からケーブル23によってインターフェース基板24を介して映像信号が供給され、該コントロール基板10に搭載されたコントロール回路12に入力されるようになっている。
【0056】
なお、この図では、液晶表示パネルPNL、ゲート回路基板15、ドレイン回路基板16A、16B、およびコントロール基板10がほぼ同一平面内に位置づけられるように描かれているが、実際には該コントロール基板10はゲート回路基板15、ドレイン回路基板16A、16Bの部分で屈曲されて液晶表示パネル1に対してほぼ直角になるように位置づけられるようになっている。
【0057】
いわゆる額縁の面積を小さくさせる趣旨からである。ここで、額縁とは、液晶表示パネルPNLの外枠の輪郭と表示領域ARの輪郭の間の領域をいい、この領域を小さくすることによって、外枠に対して表示部の面積を大きくできる効果を得ることができる。
《画素の構成》
ここで、前記液晶表示パネルPNLは、上述したように、その表示領域部ARがマトリクス状に配置された多数の画素2から構成され、このうちの一の画素の構成は図3に示すようになっている。また、図4は図3のIV−IV線における断面図を、図5は図3のV−V線における断面図を示している。
【0058】
同図において、透明基板SUB1の主表面に、x方向に延在するゲート信号線GLと基準電圧信号線CLとが形成されている。そして、これら各信号線GL、CLと後述のy方向に延在するドレイン信号線DLとで囲まれる領域が画素領域として形成されることになる。
【0059】
すなわち、この実施例では、ゲート信号線GLとの間に基準電圧信号線CLが走行して形成され、その基準電圧信号線CLを境にして±y方向のそれぞれに画素領域が形成されることになる。
【0060】
このようにすることによって、y方向に並設される基準電圧信号線CLは従来の約半分に減少させることができ、それによって閉められていた領域を画素領域側に分担させることができ、該画素領域の面積を大きくすることができるようになる。
【0061】
各画素領域において、前記基準電圧信号線CLにはそれと一体となってy方向に延在された基準電極CTがたとえば3本等間隔に形成されている。これら各基準電極CTはゲート信号線GLに接続されることなく近接して延在され、このうち両脇の2本はドレイン信号線DLに隣接して配置され、残りの1本は中央に位置づけられている。
【0062】
さらに、このようにゲート信号線GL、基準電圧信号線CL、および基準電極CTが形成された透明基板SUB1の主表面には、これらゲート信号線GL等をも被ってたとえばシリコン窒化膜からなる絶縁膜GIが形成されている。この絶縁膜GIは後述するドレイン信号線DLに対してはゲート信号線GLおよび基準電圧信号線CLとの絶縁を図るための層間絶縁膜として、薄膜トランジスタTFTに対してはゲート絶縁膜として、蓄積容量Cstgに対しては誘電体膜として機能するようになっている。
【0063】
この絶縁膜GIの表面には、まず、その薄膜トランジスタTFTの形成領域において半導体層ASが形成されている。この半導体層ASはたとえばアモルファスSiからなり、ゲート信号線GL上において後述するドレイン信号線DLに近接された部分に重畳されて形成されている。これにより、ゲート信号線GLの一部が薄膜トランジスタTFTのゲート電極を兼ねた構成となっている。
【0064】
そして、この絶縁膜GIの表面にはそのy方向に延在しかつx方向に並設されるドレイン信号線DLが形成されている。このドレイン信号線DLは、薄膜トランジスタTFTを構成する前記半導体層ASの表面の一部にまで延在されて形成されたドレイン電極SD1が一体となって備えられている。
【0065】
さらに、画素領域における絶縁膜GIの表面には薄膜トランジスタTFTのソース電極SD2に接続された画素電極PXが形成されている。この画素電極PXは前記基準電極CTのそれぞれの中央にy方向に延在して形成されている。すなわち、画素電極PXの一端は前記薄膜トランジスタTFTのソース電極SD2を兼ね、そのままy方向に延在され、さらに基準電圧信号線CL上をx方向に延在された後に、y方向に延在するコ字形状となっている。
【0066】
ここで、画素電極PXの基準電圧信号線CLに重畳される部分は、該基準電圧信号線CLとの間に前記絶縁膜GIを誘電体膜とする蓄積容量Cstgを構成している。この蓄積容量Cstgによってたとえば薄膜トランジスタTFTがオフした際に画素電極PXに映像情報を長く蓄積させる効果を奏するようにしている。
【0067】
なお、前述した薄膜トランジスタTFTのドレイン電極SD1とソース電極SD2との界面に相当する半導体層ASの表面にはリン(P)がドープされて高濃度層となっており、これにより前記各電極におけるオーミックコンタクトを図っている。この場合、半導体層ASの表面の全域には前記高濃度層が形成されており、前記各電極を形成した後に、該電極をマスクとして該電極形成領域以外の高濃度層をエッチングするようにして上記の構成とすることができる。
【0068】
そして、このように薄膜トランジスタTFT、ドレイン信号線DL、画素電極PX、および蓄積容量Cstgが形成された絶縁膜GIの上面にはたとえばシリコン窒化膜からなる保護膜PSVが形成され、この保護膜PSVの上面には配向膜ORI1が形成されて、液晶表示パネルPNLのいわゆる下側基板を構成している。
【0069】
ここで、基準電極CTおよび画素電極PXはそのいずれにおいても金属のような不透光性の材料層で形成してもよく、また、少なくともいずれか一方をたとえばITO(Indium-Tin-Oxide)等の透光性の材料層で形成してもよい。後者の場合、画素の開口率を向上させる効果を奏する。
【0070】
また、上側基板となる透明基板(カラーフィルタ基板)SUB2の液晶側の部分には、各画素領域に相当する部分に開口部を有するブラックマトリクスBMが形成されている。
【0071】
さらに、このブラックマトリクスBMの画素領域に相当する部分に形成された開口部を被ってカラーフィルタFILが形成されている。このカラーフィルタFILはx方向に隣接する画素領域におけるそれとは異なった色を備えるととともに、それぞれブラックマトリクスBM上において境界部を有するようになっている。
【0072】
また、このようにブラックマトリクスBM、およびカラーフィルタFILが形成された面には樹脂膜等からなる平坦膜OCが形成され、この平坦膜OCの表面には配向膜ORI2が形成されている。
【0073】
ここで、この実施例では、画素電極PXと基準電極CTとの間に電界を生じせしめない場合には、液晶の光透過率が最小となるいわゆるノーマリブラックモードの構成となっている。
【0074】
そして、ドレイン信号線DLに供給される映像信号(電圧)の最大振幅を、液晶層LCの相対透過率を90%とするのに要する電圧(V90)以下となるように設定されている。
【0075】
本実施例の液晶表示装置がノーマリブラックモードであり、このことを背景に、液晶駆動電圧の大幅な減少と、コントラスト比低下の影響を抑制することができる。
【0076】
すなわち、図1は、ノーマリブラックモードでの液晶駆動電圧(V)と相対輝度(%)の関係を示したグラフである。ノーマリブラックモードの場合、白表示輝度は電圧に依存するが、相対輝度100%を与える電圧(Vmax)の近傍では飽和傾向を示すことになる。このことは相対輝度100%を与える電圧(Vmax)の近傍で液晶を駆動させても輝度にあまり変化はないことを意味する。
【0077】
このため、輝度を90%以下に抑えて白表示をすることによって、液晶の駆動電圧を大幅に低減できることになる。
【0078】
このことは、映像信号をドレイン信号線DLに供給するドレイン駆動ICとして、その出力の小さいものを選択でき、また発熱の量も低減させることができるようになる。
【0079】
また、この場合の黒表示は無通電状態であるため、ノーマリホワイトモードの場合(その特性を図6に示す)と比べて、コントラスト比への影響を抑制できるようになる。
(実施例2)
また、この実施例では、基準電圧信号線CLを介して各画素領域の基準電極CTに供給する基準信号をフレーム単位で反転させていることにある。
【0080】
このことは、図7に示すように、フレーム単位で反転される基準信号に対して映像信号の振幅Vを定めることから、全体としての映像信号の振幅を小さくすることができる。
【0081】
比較のため、図8に示すように基準信号をフレーム単位で一定である場合を考えると、映像信号は基準信号に対して(+)側に振幅V、(−)側に振幅Vを取る必要が生じる。
【0082】
このため、本実施例の場合、図8と比較すると映像信号の振幅を半分にすることができる。
【0083】
このことは、ドレイン駆動ICとして、その出力の小さいものを選択でき、また発熱の量も低減させることができるようになる。
(実施例3)
また、この実施例では、ドレイン信号線DLと基準電圧信号線CLのうち、1フレームあたりの平均電圧振幅の大きい方の信号が供給される信号線が他方の信号線よりも低抵抗に構成されている。
【0084】
信号線に入力される各種駆動波形はその入力端では図9(a)に示すように方形波に近い形状を有するが、信号線の抵抗および寄生容量のため、遠端では図9(b)に示すような歪んだ波形となる。
【0085】
液晶表示パネルPNLでは表示面の全域で均一な表示が要求され、実際の入力信号はこの波形の歪み分を考慮して入力電圧振幅を予め高めておくことが必要となるが、これにともない駆動電圧のさらなる上昇を行なわなければならなくなる。
【0086】
そこで、1フレームあたりの平均振幅の最も大きい信号が加わる信号線に、他方の信号線よりも低抵抗の配線を用いることにより、特に大きな電圧信号を用いることなく、振幅の大きい信号線での波形歪を低減させるようにしている。
【0087】
この場合、基準信号(電圧)を一定とする駆動(図8参照)では、ドレイン信号線DLの配線の比抵抗を基準電圧信号線CLのそれよりも低くすることが得策となる。
【0088】
たとえば、ドレイン信号線DLはAlもしくはそれを含む合金あるいはそれらの多層構造とし、基準信号線はAl、Cr、Ta、Mo、Wもしくはそれらのうち少なくとも1つを含む合金あるいはそれらの多層構造とすることができる。
【0089】
また、ドレイン信号線DLはCrもしくはそれを含む合金あるいはそれらの多層構造とし、基準信号線はCr、Ta、Mo、Wもしくはそれらのうち少なくとも1つを含む合金あるいはそれらの多層構造とすることができる。
【0090】
さらに、ドレイン信号線DLはAl、Cr、Mo、Ta、Wもしくはそれを含む合金あるいはそれらの多層構造とし、基準信号線はITO、In23、SnO2、IZO、ZnO2もしくはそれらのうち2つの混合体あるいはそれらの多層構造とすることができる。
【0091】
また、基準電圧信号CLをフレーム毎に反転させる駆動では、基準電圧信号線CLの比抵抗をドイン信号線DLのそれよりも低くすることが得策となる。
【0092】
たとえば、ドレイン信号線DLはAl、Cr、Ta、Mo、Wもしくはそれらのうち一つを含む合金あるいはそれらの多層構造とし、基準信号線はAl、Crもしくはそれらのうち少なくとも1つを含む合金あるいはそれらの多層構造とすることができる。
【0093】
なお、ドレイン信号線DLと基準電圧信号線CLは同種の材料の多層構造で構成して、上記の関係をたとえば一方の線幅を大きくしたり小さくしたりして充足させるようにしてもよいことはいうまでもない。
(実施例4)
図10(a)は図2のx−x線における断面を示した図である。半導体チップからなるドレイン駆動IC6はその入力バンプ、出力バンプが形成された面を透明基板SUB1に対向させ(フェースダウン)、それぞれの各バンプは透明基板SUB1面に形成された配線層の端子と接続されている(この明細書ではFCA方式と称す)。
【0094】
この場合、ドレイン駆動IC6は並設された入力バンプ群と出力バンプ群との間の領域にて、少なくとも該バンプの高さ以上の間隙を透明基板SUB1側との間に有している。
【0095】
そして、この間隙を埋めるようにして該透明基板SUB1側に応力緩衝層31が形成されている。これにより、該透明基板SUB1側に形成された応力緩衝層31によって前記ドレイン駆動IC6の撓み(該ドレイン駆動ICの中央部において透明基板SUB1側へ凹部となる撓み)を吸収するようになっている。
【0096】
このようにした場合、ドレイン駆動IC6に生じる応力が透明基板SUB1側へ伝達し難くなり、その近傍における透明基板SUB1と透明基板SUB2との局所的アライメントずれを回避できるようになる。
【0097】
また、図10(b)は、他の実施例を示す構成図で、図10(b)と対応した図となっている。
【0098】
この図10(b)において、応力緩衝層31はドレイン駆動IC6の実装領域に限らずその周辺にまで到って形成されている。また、ドレイン駆動IC6の各バンプと接続される配線層(ドレンイ信号線DL)は該応力緩衝層31の上面に形成されている。
【0099】
なお、各画素領域に形成される前記保護膜PSVをたとえばSiN膜からなる無機材料層および樹脂からなる有機材料層の順次積層体で形成する場合がある。たとえば保護膜PSVとしてその誘電率を小さくさせたい場合、あるいは無機材料層のクラック等を有機材料層で被覆させたい場合等の要求があるからである。
【0100】
この場合において、前記応力緩衝層31として前記有機材料層の形成の際に同時に形成することによって(そのまま延在させて形成してもよい)製造工数の増大を回避できる効果を有する。
【0101】
なお、この実施例ではドレイン駆動IC6について説明したものであるが、ゲート駆動IC5においても事情が同じであることから、このゲート駆動IC5の実装領域においても同様の構成を採用してもよいことはもちろんである。
(実施例5)
上述した各実施例では、透明基板SUB1をガラス基板として説明したものであるが、この実施例では該透明基板SUB1として特に樹脂で構成された樹脂基板を用いたものである。
【0102】
この透明基板SUB1にはドレイン駆動IC6およびゲート駆動IC5が実装されており、その基板としてガラスより伸縮性の高い樹脂を用いることにより、該各駆動ICに生じる応力による不都合が解消できる。
【0103】
上述した各実施例のうち少なくとも一つを採用することにより、駆動ICの駆動電力を低減させることができ、また、それによる発熱量をも低減させることができることができることから、図11に示すように、表示領域部ARのうち該駆動ICに近接する領域TRにおいて、該発熱による影響(変色等)を回避することができる。
(実施例6)
図12に示すように、液晶を介して対向配置される各透明基板のうち透明基板SUB2にはブラックマトリクスBMと称される遮光膜が形成されている。なお、同図において、その(a)は平面図を、(b)は(a)のb−b線における断面図を示している。
【0104】
そして、透明基板SUB1と透明基板SUB2とのギャップを確保するためのスペーサとして、たとえば透明基板SUB2側に形成した樹脂層をフォトリソグラフィ技術による選択エッチングによって形成した支柱33を用いている。
【0105】
この支柱33は各画素領域の集合として形成される表示部内に所定どおりの位置に配置させることができ、前記ブラックマトリクスBMと重ねられるようにして形成されている。
【0106】
支柱33の周辺には液晶の分子の配向乱れが生じやすく、これが目視されやすいからである(ドメインと称される)。
【0107】
そして、この実施例では、ドレイン駆動IC6、ゲート駆動IC5の近傍におけるブラックマトリクスの幅を他の部分におけるブラックマトリクスの幅よりも大きく形成している。
【0108】
このようにした理由は、各駆動ICの近傍は該駆動ICの発熱のために透明基板SUB1、SUB2のアライメントずれが発生しやすく、該アライメントずれによって前記ドメインが目視され易くするからである。
【0109】
なお、この遮光膜としてはブラックマトリクスBMに限定されることはなく、他の目的で形成される遮光膜であっても適用できることはいうまでもない。
(実施例7)
この実施例では、表示部内の前記支柱を、2単位画素〜8単位画素あたり1個となる密度で配置させたことにある。
【0110】
ここで、単位画素とはRGBもしくはCMYセットで1単位画素と定めるものとする。
【0111】
仮に、前記支柱を8単位画素あたり1個未満で配置させた場合、応力によって上下の基板が容易に動いてしまい、かえってアライメントのずれが悪化し、また該応力に対して支柱の強度がもたず、塑性変形で上下基板のギャップの均一性が阻害されるに到る。
【0112】
上述した各実施例は、たとえば図13に示す画素構成の液晶表示装置に適用したものであるが、これ以降に示す画素構成の液晶表示装置にも適用できるものである。
(実施例8)
この実施例では、図13に示すように、ドレイン信号線DLと画素電極PXが同層に位置づけられ、基準電極CTは保護膜PSV1を介して該ドレイン信号線DLと画素電極PXの上層に形成されている。また、この基準電極CTはゲート信号線GLと同層に形成された基準電圧信号線CLとスルホールTHを通して互いに接続されている。なお、同図において、その(a)は平面図を、(b)は(a)のb−b線における断面図を、(c)は(a)のc−c線における断面図を示している。
【0113】
そして、基準電極CTをドレイン信号線DLに重なるようにして形成し、これによりドレイン信号線DLと基準電極CTの間に発生する電界による液晶の予期しない挙動(ドメイン)を目視できないようにしている。
【0114】
すなわち、ドレイン信号線DLからの電界によって発生するドメインを前記基準電極CTによって遮光させた構成となっている。
【0115】
また、このようにすることによって、ドレイン信号線DLからの電界は電位が固定された基準電極CT側に終端され、画素領域側への影響を抑制できるようになる。
【0116】
そして、前記基準電極CTとしては、金属層のような不透明の導電層で形成する場合と、ITO(Indium-Tin-Oxide)のような透明の導電層で形成する場合とが考えられる。
【0117】
ここで、透明の導電層で基準電極CTを構成した場合、この基準電極CTをドメインの目視を遮光する遮光膜としての機能をもたせるためには、いわゆるノーマリホワイトモードにすることが必要になる。
【0118】
ノーマリホワイトモードは、画素電極CTと基準電圧電極CLとの間に電界が発生していない場合に液晶の光透過率を最低にできる該液晶の材料の選択によって構成することができる。
【0119】
なお、透明の導電層としてはITOに限定されることはなく、たとえばIn23、SnO2、IZO、ZnO2、それらの混合物、あるいは積層体であってもよい。
【0120】
また、この実施例では、基準電極CTの上面に保護膜PSV2が形成され、この保護膜PSV2の上面に配向膜(図示せず)が形成されている。
【0121】
この場合、保護膜PSV2として樹脂等の有機材料を用いることができ、このようにした場合、その表面を平坦化できる等の効果を奏する。
(実施例9)
この実施例は、実施例8(図13)に示した構成において、保護膜PSV1をたとえばSiNからなる無機材料と樹脂からなる有機材料との順次積層体で構成したものである。
【0122】
このようにした場合、画素電極PXと基準電極CTとの間の誘電率を低く抑えることができる効果を奏する。
(実施例10)
この実施例では、上述した実施例8(図13)の構成において、基準電極CTを特に金属層で構成した場合に、その上面に該基準電極CTをも被って保護膜PSV2を形成し、この保護膜PSV2の上面に配向膜を形成する構成としたものである。
【0123】
基準電極CTを金属層で構成した場合に、この金属層は極めて薄い配向膜を介して液晶と対向することになり、該金属層は液晶と化学反応を起こしやすく、たとえば電食等の不都合な現象が生じる。
【0124】
このため、基準電極CTと配向膜との間に絶縁膜を介在させることによって、該基準電極CTの保護を図っている。
【0125】
前記絶縁膜としてはたとえばSiN、SiO2のような無機材料、あるいは樹脂のような有機材料であってもよい。
(実施例11)
この実施例では、図13に示すように、基準電極CTに基準信号を供給するための基準信号線CLがゲート信号線GTと同層に形成され、かつ、ゲート信号線GTと同一の材料(金属層)で形成されている。
【0126】
基準信号線CLはゲート信号線GLとほぼ平行に配置されているとともに、互いに隣接するゲート信号線GLのほぼ中央に位置づけられている。
【0127】
そして、基準電極CTは前記基準信号線CLが形成された透明基板SUB1の面から絶縁膜GIおよび保護膜PSV1を介して該保護膜上に形成されている。
【0128】
基準信号線CLと基準電極CTとの接続は画素領域のほぼ中央にて保護膜PSV1と絶縁膜GIに形成されたスルホールTHを通してなされている。
【0129】
基準電極CTはたとえばITO膜によって形成され、図中y方向に延在してx方向に並設される合計3本の電極として形成されている。
【0130】
この場合、中央の基準電極CTは前記スルホールTHを介して基準信号線CLに接続され、この基準電極CTを除く残りの2本の基準電極CTはそれぞれ映像信号線DLに重畳されて形成され、また、各基準電極CTの上下の端部はそれぞれゲート信号線GLに重畳されたITO膜によって互いに接続されている。
【0131】
このため、保護膜PSV1上に形成されたITO膜は画素領域を囲むようにして、換言すれば、ドレイン信号線DLおよびゲート信号線GL上に重ねられ、かつそれら信号線の幅よりも大きな幅を有するようにして形成されている。
【0132】
そして、このITO膜は他の隣接する画素領域のITO膜と一体に形成されている。
【0133】
このようにした場合、ITO膜は表示領域内において格子状のパターンとして形成されるため、それ自体の抵抗値を低減させる効果を有する。
【0134】
そして、このITO膜に基準信号を供給する基準信号線CLは抵抗値の低い金属層で形成していることから、基準電極CTに供給される基準信号の信号歪みの発生を抑制できるようになる。
(実施例12)
この実施例では、上記実施例11の構成において、保護膜PSV1をたとえばSiNからなる無機材料と樹脂からなる有機材料との順次積層体から構成されるようにしたものである。
(実施例13)
実施例11、12において、基準電圧信号線CLを金属層で形成するとともに、基準電極CTをITO等の透光性の導電層で形成したものであるが、基準電圧信号線CLの材料層の抵抗が基準電極CTの材料層の抵抗より小さい限り、これらの材料は必ずしも限定されることはない。
【0135】
このようにすることにより、基準電圧信号線CLと基準電極CTの全体の抵抗を低減でき、各基準電極CTに供給される基準信号の電位の安定化を確保できるようになる。
(実施例14)
実施例11(図13)の構成において、ノーマリブラックモードを採用していることにある。
【0136】
すなわち、画素電極PXと基準電極CTの間に電界が印加されていない場合は液晶の光透過率が最低となる(黒表示)ようになっている。
【0137】
この場合、基準電極CTを一部として構成したITO膜は遮光膜として機能し、ゲート信号線GLおよびドレイン信号線DLを充分に被った遮光膜が形成されるようになる。
【0138】
このことは、同様の機能を有するたとえばブラックマトリクス等の遮光膜を別個の工程で形成しなくてもよいという効果を奏する。
【0139】
なお、この場合、基準電極を一部として形成する材料としては、ITOに限ることはなく、In23、SnO2、IZO、ZnO2またはそれらの混合体、積層体であってもよい。
(実施例15)
実施例11ないし14の各構成において、基準電極CTを一部として形成する材料層は、表示領域内において格子状のパターンとして形成されるため、この材料層にも基準信号を供給することができる。
【0140】
このため、この実施例では、基準電圧信号線CLはもちろんのこと、基準電極CTを一部として形成する材料層にも基準信号を供給するようにし、この場合、基準信号線CLの延在方向と直交する方向から該基準信号を供給する構成としている。
【0141】
すなわち、基準電極CTを一部として形成する材料層の周辺のうち、図中x方向に平行なる周辺のうちいずれか、あるいはその双方から基準信号を供給するようになっている。
【0142】
この場合、図14に示すように、該材料層の一辺に帯状の低抵抗の金属層35を重畳させ、この金属層を介して基準信号を供給するようになっている。
【0143】
このようにすることによって、各画素領域における基準電極CTに供給される基準信号の波形歪みを緩和させることができる。
【0144】
なお、この実施例においては、前記基準電極CTを一部とする材料層は透光性の高い材料あるいは金属層であってもよいことはいうまでもない。
(実施例16)
この実施例では、上記実施例13ないし15のいずれかの構成において、基準信号を1フレーム毎に反転(コモン反転駆動)させるように構成したものである。
【0145】
上述したように、基準電圧信号線CLは基準電極CTより低抵抗に構成しているため、基準信号の基準電極CTへの供給の際の信号波形歪みを少なくできる。
【0146】
また、コモン反転駆動をしていることから、ドレイン駆動ICの出力を低減でき、該ドレイン駆動ICとして出力の小さいものを用いることができる。
【0147】
この場合、ドレイン駆動ICの実装としてFCA方式を採用している場合、該ドレイン駆動ICの発熱が小さいことから、信頼性あるドレイン駆動ICの使用ができる。
【0148】
なお、このような構成として、基準電圧信号線DL(Al、Cr、Ta、Mo、Wおよびそれらの混合体あるいは積層体)における信号歪みの抑制ととともに、ドレイン信号線における信号歪みもその材料をAl、Crおよびそれらの混合体あるいは積層体とすることによって抑制できるようになる。
(実施例17)
この実施例では、図13に示すように、画素領域内に形成するスルホールTHを隣接する各画素電極PXのほぼ中央に形成し、このスルホールTHによって基準電圧信号線CLと基準電極CTの接続を図っている。
【0149】
このように構成した場合、スルホールTHとそれに隣接する画素電極PXとの短絡の発生の確率を小さくできるようになる。
(実施例18)
この実施例では、スルホールTHの径を、図13に示すように、基準電圧信号線CLの幅よりも小さく、しかも基準電極CTの幅よりも小さくしたことにある。
【0150】
このようにした場合、基準電極CTの該スルホールTH部での断線の発生を低減することができるようになる。
(実施例19)
この実施例では、図15に示すように、基準電圧信号線CLと保護膜PSV1を介して該保護膜PSV1上に基準電極CTを一部とする材料層が形成され、この材料層は少なくとも基準信号線CLに沿って重畳された帯状の部分37と、この帯状の部分37と交差するようにして延在する基準電極CTを有し、これらの交差部において、スルホールTHを通して前記基準電圧信号線CLに接続された構成となっている。
【0151】
このように構成することによって、基準電圧信号線CLからの電位を基準電極CTに低抵抗で伝達できるので、基準電位の歪をいっそう抑制できる。
(実施例20)
この実施例では、図16に示すように、基準電圧信号線CLと保護膜PSV1を介して該保護膜PSV1上に基準電極CTを一部とする材料層が形成され、この材料層は少なくとも基準電圧信号線CLと交差して延在する基準電極CTを有するとともに、該基準電圧信号線CLとの交差部にてそれ以外の部分よりも幅が広く形成され、この幅が広く形成された部分において、スルホールTHを通して前記基準電圧信号線CLに接続された構成となっている。
【0152】
このように構成することによって、スルホールTH部での基準電極CTの断線を回避することができる。
(実施例21)
この実施例は、図17に示すように、図15に示した構成と類似し、まず、基準電極CTを一部とする材料層が金属層からなる不透光性の導電材で構成されている。
【0153】
そして、基準電圧信号線CLに沿って重畳して形成される材料層は、その中心軸が該基準電圧信号線CLの中心軸とほぼ一致づけられているととともに、その幅が該基準電圧信号線CLの幅よりも小さく形成されている。
【0154】
このように構成することとによって、画素領域における光透過領域を大きくでき、開口率の向上が図れる。
(実施例22)
この実施例は、図18に示すように、基準電圧信号線CLと保護膜PSV1を介して該保護膜PSV1上に基準電極CTを一部とする材料層が形成され、この材料層は少なくとも基準電圧信号線CLに沿って重畳された帯状の部分と、この帯状の部分と交差にして延在する基準電極CTを有し、これら交差部において、スルホールTHを通して前記基準電圧信号線CLに接続された構成となっているととともに、該スルホールTHの近傍にて、前記基準電極CTが該スルホールTHに近づくにつれ幅広に構成されている。
【0155】
そして、この場合、基準電極CTは不透光性の金属層から形成され、基準電圧信号線CLに沿って重畳された前記帯状の部分の幅は該基準電圧信号線CLのそれよりも小さく形成されている。
(実施例23)
この実施例では、図19に示すように、たとえば実施例11(図15)の構成において、ゲート信号線GLを被って形成される基準電極を一部とする材料層をその薄膜トランジスタTFTに対向する部分に開口(該材料層の非形成領域)を設けていることにある。
【0156】
薄膜トランジスタTFTの上部に電位が加わると、該薄膜トランジスタTFTのしきい値が変動することから(バックチャネル)、上記開口によってこの不都合を回避せんとするものである。
(実施例24)
この実施例では、図20に示すように、たとえば実施例11の構成において、薄膜トランジスタTFTに対向する部分に形成された前記材料層の開口をドレイン信号線DL側へゲート信号線GLに沿って延在するようにして大きく形成し、該ドレイン信号線DLの一部が該開口に対向するようにしている。
【0157】
このように構成することによって、基準電極CTの電位から薄膜トランジスタTFTのバックチャネルへの飛込み電圧の影響を回避できるようになる。
(実施例25)
この実施例では、図21に示すように、ドレイン信号線DLと重畳する基準電極CTと隣接する他の基準電極CTとの間に形成される材料層の開口を薄膜トランジスタTFTの形成領域にまで広げることによって該材料層が薄膜トランジスタと重なることのないようにしている。
【0158】
このように構成した場合でも基準電極CTから薄膜トランジスタTFTのバックチャネルへの飛込み電圧の影響を回避できる。
【0159】
また、該材料層の微細加工を必要としないことから(たとえば実施例11と比較して)、歩留まりの向上が図れる。
(実施例26)
この実施例では、図22に示すように、実施例25の構成(図21)において、ドレイン信号線DLと重畳する基準電極CTと隣接する他の基準電極CTとの間に形成される材料層の開口を薄膜トランジスタTFTの形成領域を超えて、ゲート信号線GLを間にして隣接する他の画素領域にまで及んで形成されている。
【0160】
この場合においても、該材料層の微細加工を必要としないことから(たとえば実施例24と比較して)、歩留まりの向上が図れる。
【0161】
なお、実施例23ないし26の構成は、そのいずれもが基準電極CTと基準電圧信号線CLとが異なる層として形成されるものであるが、これに限定されず、該基準電極と基準信号線とが同層でかつ一体に形成されている場合であっても適用できることはいうまでもない。
(実施例27)
図23はたとえば図13のXXIII−XIII線における断面図で、基準電圧信号線CLと基準電極CTとの接続を行うためのスルホールTHの断面を示している。
【0162】
透明基板SUB1の表面にまず基準電圧信号線CLが形成され、この基準電圧信号線CLをも被って基板上にSiN膜からなる絶縁膜GIが形成されている。この絶縁膜GIは薄膜トランジスタTFTのゲート絶縁膜として機能するものである。また、この絶縁膜GIの上面には保護膜PSV1、PSV2が形成され、これら保護膜PSV1、PSV2はSiN膜からなる無機材料および樹脂膜からなる有機材料の順次積層体からなっている。
【0163】
そして、前記保護膜PSV2、PSV1および絶縁膜GIにまで到って前記基準電圧信号線CLの一部を露出させるスルホールTHが形成され、このスルホールTH内の前記絶縁膜GIとしてのSiN膜と前記保護膜PSV1としてのSiN膜の側壁にはSiO2膜40が形成されている。
【0164】
これにより、該スルホールTHの側壁における斜面を滑らかな面に形成でき、基準電極CTの段差による段切れを回避できる構成となっている。
【0165】
比較のため、図26は前記SiO2膜を形成していない状態を示す断面図であり、絶縁膜GIとしてのSiN膜と保護膜PSV1としてのSiN膜との間、保護膜PSV1としてのSiN膜と保護膜PSV2としての樹脂膜との間には段差が生じている。
【0166】
絶縁膜GIとしてのSiN膜は薄膜トランジスタTFTのゲート絶縁膜としての機能をもたすことからその密度が緻密になるのに対し、保護膜PSV1としてのSiNはスループットの向上を優先させることからその密度が該絶縁膜GIよりも疎となっている。
【0167】
このため、積層体の各材料においてエッチングレートが異なることから、図26に示したような段差が生じることになる。
【0168】
前記SiO2膜40の形成方法としては、たとえば前記SiN膜のエッチングの際にO2ガスを導入しアッシング処理を行う方法を採用できる。
【0169】
また、他の方法として、樹脂層をドライエッチングし、その際にO2を含むガスによりエッチングを行う方法を採用できる。
(実施例28)
この実施例は前記スルホールTHの構成の他の実施例であり、図24にその断面図を示している。
【0170】
ここでは、保護膜PSV2としての樹脂膜が、その保護膜PSV1の下層に形成されるSiN膜(保護膜PSV1)さらにその下層のSiN膜(絶縁膜GI)の各側壁を被うようにして形成されている。
【0171】
このように構成した場合、SiN膜(絶縁膜GI)とSiN膜(保護膜PSV1)との間の段差は樹脂膜によって被われるとともに、スルホールTHの側壁の全域にわたって樹脂膜が形成されることからその斜面は滑らかなものとして形成される。
【0172】
このため、このスルホールTHを通して基準電圧信号線CLと接続される基準電極CTの段差による段切れを回避できる。
【0173】
なお、このようなスルホールTHの生成方法として、まず、透明基板SUB1上に形成された絶縁膜GIとしてのSiN膜、保護膜PSV1としてのSiN膜にスルホールTHを形成する。そして、このスルホールTHをも被って基板上に保護膜PSV2としての樹脂膜を形成し、この樹脂膜に前記スルホールTHと同心的にしかも該スルホールTHの径よりも小さい径でスルホールTHを形成する方法が採用される。
【0174】
この場合、樹脂膜として光分解性のものあるいは光硬化性のものを用いることができることはいうまでもない。
(実施例29)
この実施例では、図25に示すように、スルホールTHを形成する絶縁膜が多層構造であることに鑑み、基準電圧信号線CLと基準電極CTとの接続において他の導電層42を介在させていることにある。
【0175】
すなわち、絶縁膜GI、無機材料からなる保護膜PVS1、有機材料からなる保護膜PSV2との順積層体において、前記絶縁膜GIに形成したスルホールTHを介して基準電圧信号線CLと接続される導電層42を形成し、さらに、無機材料および有機材料の順次積層体からなる保護膜PSVに形成したスルホールTHを介して前記導電層42と接続させる基準電極CTを形成している。
【0176】
スルホールTHはその底部にいくに従い径が小さくなる形状となっているため、該スルホールTHからの露呈面積が基準電圧信号線CLの場合よりも大きな前記導電層42を介して基準電圧信号線CLと基準電極CTとの接続を行うことにより、断線の発生率を低減させるとともに、接触抵抗の低減を図ることができる。
【0177】
また、基準電圧信号線CLに対して接続が良好でない材料からなる基準電極CTの場合、該導電層42の材料の選択によってこの不都合を回避できる効果も奏する。
【0178】
たとえば基準電圧信号線CLがAl系の材料、基準電極CTがITO等のような透光性の導電膜の場合がそうであり、この場合、前記導電層42としてCr系の材料を用いることにより、互いの接続が良好となる。
【0179】
また、この導電層42は、たとえばドレイン信号線DLの形成と同時に形成することによって、製造工数の増大を回避できる。
【0180】
なお、この実施例では、基準電圧信号線CLと基準電極CTとの接続について説明したものであるが、これらに限定することなく、スルホールを介して各導電層を接続する場合に適用できる。
(実施例30)
図27(a)ないし(b)は、それぞれ画素領域内に形成するスルホールを、表示領域を全体として観た場合にその配置状態の各実施例を示した平面図である。
【0181】
各図は、カラー表示の三原色R、G、Bをそれぞれ担当する各画素領域が隣接して形成され、以下の説明では、この3つの各画素をカラー表示における単位画素と表現する場合がある。
【0182】
図27(a)は、スルホールTHがたとえば一個おきの画素領域に形成されている。このため、各単位画素において該スルホールが1個の場合もあるし、2個の場合もある。
【0183】
このようにした場合、スルホールが低減する分だけ開口率が向上するという効果を奏する。
【0184】
なお、このように構成する場合、画素領域の構成は、たとえば図13に示すように、基準電極CTが表示面上に格子状に形成され、この基準電極CTに基準電圧信号線CLを介して基準信号を供給できる構成となっている。
【0185】
図27(b)は、単位画素あたり1個のスルホールTHが形成され、このスルホールはG(緑)の色を担当する画素領域内に形成されている。
【0186】
G(緑)の色を担当する画素領域は他の色を担当する画素領域よりも光の透過率が高いため、この領域にスルホールTHを形成することにより、該スルホールTHの形成による開口率の低減を極力抑えるようにしている。
(実施例31)
この実施例では、図28に示すように、基準電圧信号線CLと基準電極CTとの接続を図るスルホールTHを形成する場合においてその形状を基準電圧信号線CLの延在方向に沿って広がるように構成したものである。
【0187】
すなわち、基準電圧信号線CLと絶縁膜(絶縁膜GI、保護膜PSV1、PSV2)を介して該絶縁膜上にある基準電極CTとの接続は、該絶縁膜に該基準電圧信号線CLの幅内の領域上でかつ該基準電圧信号線CLの延在方向に沿って広がるようにして形成したスルホールTHを通してなされている。
【0188】
このように構成した場合、基準電圧信号線CLに対する基準電極CTとの接続面積を大きくとれ、その接続抵抗を大幅に低減できる効果を奏する。
(実施例32)
この実施例では、基準電圧信号線CLと画素電極PXとの間に形成する容量素子Cstgの構成を示したものである。
【0189】
すなわち、図29に示すように、基準電極CTとして前記基準電圧信号線CLと絶縁膜を介して交差する方向に形成され、かつ該絶縁膜に形成されたスルホールTHを通して接続されたものを備えるととともに、
画素電極PXとして前記基準電極CTの両脇に位置づけられたものを備え、この画素電極PXは前記基準電圧信号線CL上にて前記スルホールTHと遠ざかる方向に延在する延在部45を有している。
【0190】
この延在部45によって、画素電極PXと基準電圧信号線CLとの間にはある値以上の容量を有する容量素子Cstgを形成することができ、しかも該延在部45はスルホールTHから遠ざかって形成されるため、画素電極PXと基準電圧信号線CLとの短絡の発生を回避できる効果を奏する。
(実施例33)
この実施例は、実施例32をさらに改良したものであり、図30に示すように、基準電圧信号線CLとスルホールTHを通して接続された基準電極CTの両脇に位置づけられた画素電極PXは、前記基準電圧信号線CL上にて前記スルホールTHと近づく方向に延在する延在部46も有し、かつ該スルホールTHと遠ざかる方向に延在する前記延在部45よりも長さが小さく形成されているように構成したものである。
【0191】
このように構成することによって、延在部46のスルホールTHとの緩衝を回避できるととともに、容量素子Cstgの容量を大きくできる効果を奏する。
(実施例34)
この実施例は、図31に示すように、上述した基準電圧信号線CLを形成せず、これにより開口率の向上を図った構成となっている。
【0192】
図31に示すように、基準電極CTは、ゲート信号線GL、薄膜トランジスタTFT、ドレイン信号線DL、画素電極PXよりも上層に位置づけられているとともに、前記ゲート信号線GLおよびドレイン信号線DLに重畳されて形成される導電層の一部として構成され、該基準電極CTへの基準信号の供給は前記導電層を介してなされている。
【0193】
すなわち、該導電層は隣接する他の画素領域に対応する他の導電層とも一体に形成され、これにより表示領域の周辺にまで及んで形成されることになる。このため、基準信号はこの導電層の周辺から容易に供給することができる。
【0194】
この場合の給電はたとえば図14に示したように金属層35を介して行うことにより、前記導電層に均一に基準信号を供給することができる。
【0195】
なお、この実施例の場合、基準電極はITO膜等の光透光性を有する導電層に限らず、金属層のような不透明の導電層であってもよいことはいうまでもない。
(実施例35)
この実施例は、上述した基準電圧信号線CLと称したものを形成しない場合に、画素電極PXと基準電極CTとの間の容量素子Caddを確保するための構成を示したものである。
【0196】
すなわち、図32に示すように、基準電極CTの両脇に配置される各画素電極の接続部48を設け、この接続部48が前記基準電極CTと交差するようにし、この交差部にて容量素子Caddを形成している。
【0197】
この基準電極CTはゲート信号線GLを被う材料層と一体に形成され、前記各基準電極CTのそれぞれの両端は前記材料層と重ねられるようにして、この重ねられた部分においても容量素子Caddを形成している。
(実施例36)
また、図33に示すように、各画素電極PXの接続部48と重ねられるように、基準電極CTを一部として形成する材料層に接続部49を形成するようにしてもよい。
(実施例37)
この実施例では、一の画素領域に容量素子Cstgと容量素子addとを形成した構成となっている。
【0198】
図34に示すように、画素電極PXの延在部は絶縁膜GIを介してゲート信号線GLの一部に重畳されて容量素子Caddを形成するとともに、保護膜PSVを介して前記基準電極CTの延在部にも重畳されて容量素子Cstgを形成している。なお、図35は図34の35−35線における断面を示した図である。
(実施例38)
また、図35に示す実施例に対する他の実施例を図36に示すように、保護膜PSVが無機材料と有機材料との順次積層体(PSV1、PSV2)で構成されている場合、容量素子Cstgの容量を充分確保できないことから、容量素子Caddを併用させた構成とすることは有益となる。
【0199】
また、図36に対応する図37に示すように、基準電極CTの上面にさらに保護膜PSV3が形成されていてもよいことはもちろんである。
(実施例39)
また、上述した構成から、容量素子Cstgと容量素子Caddはほぼ同じ領域内に形成され、換言すれば各素子Cstg、Caddは重畳されて形成されているため、それらの占有面積を小さくでき開口率の向上を図ることができる。
(実施例40)
また、上述した構成から、容量素子Cstgの面積より容量素子Caddの面積を小さく形成することにより、必要な容量を確保しつつ、より電気的に安定な容量素子Cstgでの保持の役割を確保して保持電位の安定化を図ることができる。
(実施例41)
また、上述した構成から、画素電極PXの延在部は他の隣接する画素電極PXとの接続部とゲート信号線GLの一部と重畳する部分(容量素子Cadd形成部)とで構成しているため、たとえば該容量素子Caddの形成部にてショートが生じた場合、ゲート信号線と重畳する部分を他の部分とたとえばレーザ光線によって切り離すことによって、救済を図ることができる。
【0200】
この場合、容量素子Cstgによって一定の容量が確保でき、該画素の画質の低下を抑制できる。
(実施例42)
また、実施例41の場合において、基準電極CTを一部とする材料層を光透光性の材料層で構成することにより、該容量素子Caddの形成部にて生じるショートを容易に目視できる効果を奏する。
(実施例43)
上述した実施例37〜42に示した効果は、図38に示すように、基準信号線を形成し、この基準信号線と基準電極をスルホールによって接続させた構成の場合においても同様に適用できる。
(実施例44)
図39は、上述した実施例37ないし43の構成をいわゆるマルチドメイン方式に適用した場合の構成を示している。
【0201】
マルチドメイン方式とは、画素電極PXと基準電極CTとの間に発生する電界の方向を画素領域内に2個形成するようにし、これにより、表示面の垂直方向に対して異なる方向から観察しても色調の変化が生じないようにしたものである。
【0202】
そのための一実施例として、画素電極および基準電極をそれぞれその延在方向に沿って複数の屈曲部を形成してジグザグ形状としたものである。
【0203】
なお、本実施例では、図39として、容量素子Caddを構成した例を示したが、容量素子Cstgのみの場合であっても適用できる。
(実施例45)
図40は実施例44の構成にゲート信号線GLと平行に基準電圧信号線CLを設け、絶縁膜に形成されたスルホールTHを通して基準電極CTに接続された構成となっている。
(実施例46)
図41は実施例44の構成において、ドレイン信号線DLをその上層に形成されている基準電極CTの形状に対応させてその走行方向にジグザグ状にしたものである。
【0204】
これにより基準電極CTは、ドレイン信号線DLを均一な幅で被うことになり、該ドレイン信号線DLからの電界の基準電極CT側への終端を信頼性よく行うことができるようになる。
(実施例47)
この実施例は、図42に示すように、上述の実施例46の構成において基準電圧信号線CLを備えた構成とするとともに、スルホールTHを通して接続される基準電極CTの該接続部の幅を広く形成している。
(実施例48)
この実施例は、実施例23ないし26の各構成において、薄膜トランジスタTFTのバックチャネルの発生を回避するため、基準電極CTを一部として構成する導電膜の該薄膜トランジスタTFT上の領域において開口を設けた構成としたものである。
(実施例49)
この実施例は、実施例37ないし48の各構成において、基準電極CTとして、Al、Cr、Mo、Ta、Wのいずれかの材料、あるいはそれらの合金からなる材料、あるいはそれらのいくつかを積層させた材料を用いたものである。
【0205】
このようにすることによって、ドレイン信号線DL上の遮光膜の特別の形成を不要とし、また、低抵抗となるためコモン反転駆動での波形歪みを抑制できるようになる。
(実施例50)
この実施例は、実施例37ないし48の各構成において、基準電極CTとして、Al、Cr、Mo、Ta、Wのいずれかの材料、あるいはそれらの合金からなる材料、あるいはそれらのいくつかを積層させた材料を用いるととともに、基準電圧信号線CLとして、Al、Crのいずれかの材料、あるいはそれらの合金からなる材料、あるいはそれらのいくつかを積層させた材料を用いたものである。
(実施例51)
この実施例は、基準電極CTとして、ITO、In23、SnO2、IZO、ZnO2いずれかの材料、あるいはそれらの合金からなる材料、あるいはそれらのいくつかを積層させた材料を用いたものである。
【0206】
この場合、ゲート信号線GL、ドレイン信号線DL、基準電圧信号線CLの端子部において、電食を防止するために上記材料を被覆する構成とした場合、該基準電極の形成はそれと同時に行うことができ、製造工数の増大を回避することができる。
【0207】
また、この場合、容量素子の修復の際において、該容量素子を該基準電極CTを通して直接に目視できるので、レーザ切断によるリペア時の位置決めが容易となる効果を奏する。
(実施例52)
この実施例は、実施例51の構成において、いわゆるノーマリブラックモードとなっていることにある。
【0208】
これにより、ドレイン信号線上の基準電極CTは遮光膜として機能し、たとえばノーマリホワイトモードで構成した場合と比較して、光漏れによる不都合を解消することができる。
【0209】
ここで、ノーマリホワイトモードとは、画素電極PXと基準電極CTとの間に電界を発生せしめた場合、液晶の光透過率が最高となる構成をいう。
(実施例53)
この実施例は、実施例51、52の各構成において、いわゆるドット反転駆動で基準電極CTと画素電極PXとの間に電圧を印加することにある。
【0210】
基準電極CTが上述した材料(ITO、In23、SnO2、IZO、ZnO2等)で構成しその抵抗が比較的高くなることに鑑み、該ドット反転を行うことにより、表示面の輝度の均一化を向上させるようにするものである。
(実施例54)
この実施例は、上述した各構成のうち、薄膜トランジスタTFTの上方に基準電極CTを一部とする導電層が形成されたもの(開口が形成されていないもの)において、基準電極をその電位が(−)5V以上(+)10V以下の範囲内となるように駆動させることにある。
【0211】
このようにした理由は、上記範囲での基準電極の駆動は、薄膜トランジスタTFTのしきい値の変動が許容範囲内に抑えられることが判明したからである。
(実施例55)
上述した各実施例では、画素内に形成されるスイッチング素子として薄膜トランジスタTFTに限定されることなく他の構成のスイッチング素子にも適用できる。
【0212】
しかし、薄膜トランジスタTFTを適用した場合、それをON状態とするのにゲート信号線に供給する走査信号は+12V以上、OFF状態とするためには−5V以下に設定されている。
【0213】
このため、基準電極CTの電位を該条件にかからない領域として駆動することにより、この基準電極CTによって該薄膜トランジスタTFTの誤動作を防止できる。
(実施例56)
この実施例では、上述した各構成のうち、薄膜トランジスタTFTの上方に基準電極を一部とする導電層が形成されたもの(開口が形成されていないもの)において、いわゆるコモン反転駆動方法において、該基準電極の電位の最小値を−5V以上としたものである。
【0214】
このようにした場合においても、薄膜トランジスタTFTのしきい値変動を抑制させることができる。
(実施例57)
この実施例では、上述した各構成のうち、薄膜トランジスタTFTの上方に基準電極CTを一部とする導電層が形成されたもの(開口が形成されていないもの)において、基準電極の電位をほぼ一定とする駆動において、その電位を−5V以上+10V以下の範囲、望ましくは−1V以上+7V以下の範囲に設定したものである。
【0215】
このようにした場合においても、薄膜トランジスタTFTのしきい値変動を抑制させることができる。
(実施例58)
この実施例は、たとえばゲート信号線GLのゲート駆動IC5の接続近傍の構成を示したものである。
【0216】
図43に示すように、ゲート信号線GLのゲート駆動IC5の接続近傍は、上述したように、隣接する他のゲート信号線GLととともにゲート駆動IC5側に収束するパターンとして形成されている。なお、この部分は図58の一点鎖線枠Aに囲まれる部分に対応している。
【0217】
この場合において、各ゲート信号線GLの間に基準電圧信号線CLが同層で配置され、この基準電極信号線CLもゲート駆動IC5側に引き出す場合、各ゲート信号線GLの前記収束する領域にて隣接するゲート信号線GLと干渉し、ショートを起こし易くなる。
【0218】
このため、この実施例では、基準電圧信号線CLはゲート信号線GLに対して絶縁膜を介した他の層で形成するとともに、各ゲート信号線GLの前記収束する領域にて該ゲート信号線GLとほぼ直交する方向に延在する配線層50と前記絶縁膜に形成したスルホールを通して接続させる構成としたものである。
【0219】
このように構成することによって、いわゆる額縁と称される領域の増大を回避することができる。
【0220】
すなわち、先の例で、基準電圧信号線CLを各ゲート信号線GLの前記収束する領域にてショートなく形成しようとした場合、該収束の部分の各ゲート信号線の屈曲角度を小さく形成しなければならず、それだけゲート駆動IC5を表示領域ARから遠のく位置に実装しなければならないからである。
【0221】
なお、この実施例の画素としてたとえば図13に示すように構成した場合に、前記配線層50はドレイン信号線DLと同時に形成する配線層とすることができる。
【0222】
また、この実施例では、ゲート信号線GLのゲート駆動IC5の接続近傍の構成を示したものであるが、ドレイン信号線DLのドレイン駆動IC6の接続近傍においても適用できることはもちろんである。
(実施例59)
この実施例は、図43(b)に対応する図44に示すように、前記配線層50を基準電圧信号線CLと一体に形成したものである。
(実施例60)
この実施例は、実施例58に示す構成において、画素領域における構成をも示した図である。すなわち、ゲート信号線GLと基準電圧信号線CLとを同層に形成し、絶縁膜を介して該絶縁膜の上面に形成された基準電極CTと該絶縁膜に形成されたスルホールTHによって接続されている。
(実施例61)
この実施例は、実施例59に示す構成において、やはり画素領域における構成をも示した図である。
(実施例62)
図47は、図43に対応する図であり、図43と異なる構成は、配線層50に引き出される基準電圧信号線CLは、一つ置きに配置されたものとなっている。この場合、一つ置きに限定されることはなく、二つ置き、あるいは三つ置き等であってもよいことはいうまでもない。
【0223】
なお、この場合において、基準電極CTは、上述したように材料層の一部として形成されるもので、この材料層は隣接する他の画素領域における対応する材料層と接続されて形成されるようになっている。
【0224】
このように構成した場合、各ゲート信号線GLが収束する領域において、信号線の密集を回避できるようになる。
【0225】
なお、この実施例では基準電圧信号線について説明したものであるが、たとえば保持容量線においても適用できることはいうまでもない。
(実施例63)
この実施例では、図48に示すように、前記配線層50は一つのドライバチップ(ドレイン駆動IC6、ゲート駆動IC5)に接続される各ゲート信号線GLの束の外側を迂回し、さらに、該ドライバチップに隣接して引き出されるように構成されている。
【0226】
このように構成した場合、該配線層50を該ドライバチップの入力側の端子側に引き出せるようにできる。
【0227】
なお、図48に示す部分は図58に示す一点鎖線枠Bに示す部分に対応している。
(実施例64)
この実施例では、図48に対する他の実施例を示すもので、図49に示すように、ドライバチップに隣接して引き出される配線層50はドライバチップの下側に位置するように構成されている。
(実施例65)
この実施例では、上述した各実施例の構成において、配向膜ORI1、ORI2として、下記の構造式からなる材料を用いていることにある。
【0228】
【化5】
【0229】
【化6】
【0230】
このような配向膜ORI1、ORI2を用いることにより、液晶層内のイオン性不純物の移動による残像(イオン性残像)の発生を抑制できるようになる。
【0231】
さらに、配向膜中の式(1)および式(2)の物質の合計の成分比に対し、式(1)の物質が30%〜70%の割合である場合に、さらに発生を抑制できるようになる。
【0232】
ここで、イオン性残像とは、図50(a)に示すように、初期状態で隣接する領域に白および黒の表示を1時間行い、その表示を中間調で表示、その輝度変化を白表示の領域から黒表示の領域にわたって検出した際の該中間調に対応する輝度から突出した輝度の部分をいう。
【0233】
この場合、前記配向膜ORI1、ORI2として上述した材料を用いることによって、図50(a)に示すイオン性残像強度を3以下(好ましくは2以下)に抑えることができ、イオン性残像の回避を達成することができる。
【0234】
なお、図50(b)は、図50(a)の初期の黒の表示を共通の部分とし、その右側に白の表示があることを示している。
【0235】
図50(a)の場合と比べて中間調における輝度分布が異なるのはイオンが図中左側へ移動する現象が見られるからである。
(実施例66)
この実施例では、たとえば図31の構成において、その(b)に対応する図51(a)に示すように、基準電極CTが保護膜PSV(その上層が有機材料からなる保護膜PSV2)上に形成され、該基準電極CTをも被って該保護膜PSV上に配向膜ORI1が形成されている。
【0236】
そして、該保護膜PSVの上面の該基準電極CTが形成されている部分に凹陥部が形成されている。
【0237】
これにより、該基準電極CTの段差を極力小さくし、前記配向膜ORI1の該基準電極CTの近傍におけるラビング性の低下、および残像悪化、配向不良による光ぬけを解消した構成となっている。
【0238】
この場合、図51(b)に示すように、電極の厚さをH(=300nm)、凹陥部にから突出した電極の高さをH1(=0、90、150、300nm)とした場合、それぞれの電極の光抜けの状態を調査した結果、図52に示すようになった。図中、◎は光抜けの回避が最も良い状態、○は良好な状態、×は良好でない状態を示している。
【0239】
このことから、該基準電極CTは保護膜PSV2に埋め込ませた構成とすることがよく、該基準電極CTの厚さをH1、凹陥部から突出した電極の高さをH2は次式(3)に示す関係にあることが好ましいことがわかる。
【0240】
【数11】
0≦(H−H1)/H≦0.5 ……(3)
そして、この実施例では、基準電極CTの表面に直接配向膜ORI1を形成した場合について説明したものである。しかし他の絶縁膜を形成しその表面に配向膜ORI1を形成した構成の場合にも適用できる。
【0241】
この場合、基準電極CTによる段差が前記他の絶縁膜の表面に顕在化した段差におけるその高さをH1として換算すればよい。
【0242】
なお、この場合の電極として基準電極CTに限定されることはなく、他の電極であってもよく、また、透光性あるいは非透光性の材料層に限定されることはない。
(実施例67)
この実施例では、上述した各実施例で、保護膜PSVを無機材料からなる保護膜PSV1と有機材料からなる保護膜PSV2の順次積層体で形成する場合において、該保護膜PSV2の材料として、アクリル系(透明性が高い、ポジ型感光性)、ポリイミド系(耐熱性が高い)、ノボラック系(着色し易い)、ポリイミド−エポキシ共重合体(配向膜を兼用しうる)のいずれか、あるいはそれらの積層体を用いていることにある。
【0243】
このような保護膜PSV2は、膜厚400nmで95%の透光性、230℃以上の耐熱性を有する。
【0244】
また、液晶に対する汚染性が低く、耐プロセス性(スパッタ、エッチング液、剥離液、配向膜溶媒、UV/O3洗浄に耐える)を有する。
(実施例68)
画素電極PXと基準電極CTとの間に電圧を印加して電界を形成する場合、それら各電極との間に有機材料の保護膜PSV2が介在されている場合、該保護膜PSV2による駆動電圧を増加せざるを得ないことが確かめられる。
【0245】
この場合、ドライバ、すなわちゲート信号線GLに走査信号を供給するゲート駆動IC5、あるいはドレイン信号線DLに映像信号を供給するドレイン駆動IC6が、透明基板SUB1に直接実装されている場合(FCA方式)において、該駆動ICの発熱対策が必要となる。
【0246】
そこで、ノーマリブラックモードで最大輝度となる液晶駆動電圧Vmaxを有機材料からなる保護膜PSV2の膜厚、画素電極Pxと基準電極CTとの間隔、液晶の誘電率異方性との関係を究明した。
【0247】
まず、液晶の誘電率異方性、画素電極PXと基準電極CTとの間隔、Vmaxとの関係を示すグラフである図53、液晶の誘電率異方性=10での保護膜PSV2の膜厚、画素電極PXと基準電極CTとの間隔、Vmaxとの関係を示すグラフである図54、液晶の誘電率異方性=14.5での保護膜PSV2の膜厚、画素電極PXと基準電極CTとの間隔、Vmaxとの関係を示すグラフである図55を得た。
【0248】
このことから、図53に示すように、液晶の誘電率異方性の高い液晶材料を用いることによりVmaxを低減できる。そして、保護膜PSV2の膜厚の増加ととともにVmaxは増大し、画素電極PXと基準電極CTとの間隔の増加ととともにVmaxは増大する。この関係は図54、および図55に示される。
【0249】
従って、上述のグラフから次式(4)の関係が成立することが導かれる。
【0250】
【数12】
Vmax=1.9d+0.4146W−0.2328Δε+2.8218 ……(4)
ここで、dは有機材料からなる保護膜PSV2の膜厚(μm)、Wは画素電極Pxと基準電極CTとの間隔(μm)、Δεは液晶の誘電率異方性を示している。
【0251】
このことから、まず、高いΔεを有する液晶の材料としては、図55の化学構造式に示すようにシアノジフッ素液晶を用いるのが望ましく、また、Δεが14.5以上のような高い領域を実現するには、図57の化学構造式に示すようにトリフッ素ジオキサン液晶を用いるのが望ましい。
【0252】
いずれにしても、上記各液晶のうち少なくとも一方を含む液晶を用いることにより、上記Vmaxを低減できることになる。
(実施例69)
ノーマリブラックモードの構成において、画素電極PXと基準電極CTとが有機材料からなる保護膜PSV2を介して異なる層にある場合、白表示の際のドレインドライバの出力電圧の振幅を片側7.5V以下とすることによって、液晶表示を可能ならしめる。
(実施例70)
また、ノーマリブラックモードの構成において、画素電極PXと基準電極CTとが有機材料からなる保護膜PSV2を介して異なる層にある場合、上記式(4)が15Vより小さくなるようにd、W、Δεを設定し、さらに、いわゆるコモン反転を行い、白表示の際のドレインドライバの出力電圧の振幅を片側7.5V以下とすることによって、液晶表示を可能ならしめる。
【0253】
これは、コモン反転駆動によれば、同じ液晶駆動電圧を得るのに必要なドライバの出力電圧をほぼ半減できるからである。
(実施例71)
また、ノーマリブラックモードの構成において、画素電極PXと基準電極CTとが有機材料からなる保護膜PSV2を介して異なる層にある場合、上記式(4)が7.5Vより小さくなるようにd、W、Δεを設定し、さらに、白表示の際のドレインドライバの出力電圧の振幅を片側7.5V以下とすることによって、液晶表示を可能ならしめる。
(実施例72)
また、ノーマリブラックモードの構成において、画素電極PXと基準電極CTとが有機材料からなる保護膜PSV2を介して異なる層にある場合、映像信号の電圧最大振幅を前記液晶層の相対透過率を90%とするのに要する電圧以下に設定することによって、上記式(4)が9.375Vより小さい場合において、白表示の際のドレインドライバの出力電圧の振幅を7.5V以下として、液晶表示を可能ならしめる。
【0254】
これは、ノーマリブラックモードにおいては、Vmax近辺でB−Vのカーブが緩やかになるため、透過率100を得るのに要する電圧に対し、透過率90%を得るのに要する電圧はその80%で済むことによる。
(実施例73)
また、ノーマリブラックモードの構成において、画素電極PXと基準電極CTとが有機材料からなる保護膜PSV2を介して異なる層にある場合、いわゆるコモン反転を行い、映像信号の電圧最大振幅を前記液晶層の相対透過率を90%とするのに要する電圧以下に設定することによって、上記式(4)が18.75Vより小さい場合において、白表示の際のドレインドライバの出力電圧の振幅を7.5V以下として、液晶表示を可能ならしめる。
(実施例74)
ノーマリブラックモードの構成において、画素電極PXと基準電極CTとが有機材料からなる保護膜PSV2を介して異なる層にある場合、白表示の際のドライバの出力電圧の振幅を片側5V以下とすることによって、ドレインドライバの発熱の対策を図る。
(実施例75)
また、ノーマリブラックモードの構成において、画素電極PXと基準電極CTとが有機材料からなる保護膜PSV2を介して異なる層にある場合、いわゆるコモン反転を行い、白表示の際のドレインドライバの出力電圧の振幅を片側5V以下とし、かつ上記式(4)を10Vより小さくなるようにd、W、Δεを設定し、ドライバの発熱の対策を図る。
(実施例76)
また、ノーマリブラックモードの構成において、画素電極PXと基準電極CTとが有機材料からなる保護膜PSV2を介して異なる層にある場合、いわゆるコモン反転を行い、白表示の際のドレインドライバの出力電圧の振幅を片側5V以下とし、かつ上記式(4)を10Vより小さくなるようにd、W、Δεを設定することによって、ドライバの発熱の対策を図る。
(実施例77)
また、ノーマリブラックモードの構成において、画素電極PXと基準電極CTとが有機材料からなる保護膜PSV2を介して異なる層にある場合、映像信号の電圧最大振幅を前記液晶層の相対透過率を90%とするのに要する電圧以下に設定することによって、上記式(4)が6.25Vより小さい場合において、白表示の際のドレインドライバの出力電圧の振幅を片側5V以下とし、ドライバの発熱の対策を図る。
(実施例78)
また、ノーマリブラックモードの構成において、画素電極PXと基準電極CTとが有機材料からなる保護膜PSV2を介して異なる層にある場合、いわゆるコモン反転を行い、映像信号の電圧最大振幅を前記液晶層の相対透過率を90%とするのに要する電圧以下に設定して、上記式(4)が12.5Vより小さい場合において、白表示の際のドレインドライバの出力電圧の振幅を片側5V以下として、ドライバの発熱の対策を図る。
【0255】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示装置によれば、ドライバ近傍の液晶の局所的温度上昇を抑制させた液晶表示装置を得ることができる。
【0256】
また、ドライバの基板に対する応力の伝達を抑制させた液晶表示装置を得ることができる。
【0257】
また、ドライバ近傍の表示面にてアライメントずれを抑制させた液晶表示装置を得ることができる。
【0258】
また、開口率を向上せた液晶表示装置を得ることができる。
【0259】
さらに、いわゆる額縁の縮小を図った液晶表示装置を得ることができる。
【図面の簡単な説明】
【図1】本発明による液晶表示装置の一実施例を示す説明図で、ノーマリブラックモードにおける液晶駆動電圧と相対輝度との関係を示したグラフである。
【図2】本発明による液晶表示装置の一実施例を示す全体構成図である。
【図3】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図4】図3のIV−IV線における断面図である。
【図5】図3のV−V線における断面図である。
【図6】ノーマリホワイトモードにおける液晶駆動電圧と相対輝度との関係を示したグラフである。
【図7】コモン反転における画素電極と基準電極との間の電圧値を時間との関係で示したグラフである。
【図8】コモン電圧一定における画素電極と基準電極との間の電圧値を時間との関係で示したグラフである。
【図9】信号線に伝達する際の信号の歪みの発生を示した説明図である。
【図10】信号線に接続されるドライバ(ゲート駆動IC、ドレイン駆動IC)およびその近傍の構成を示す側面図である。
【図11】液晶表示装置の表示領域のうちドライバに近接する部分に変色が生じることを示す説明図である。
【図12】液晶表示装置の液晶を介して対向配置させる各基板の間に配置される支柱の一実施例を示す構成図である。
【図13】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図14】本発明による液晶表示装置に形成される基準電極の一実施例を示す平面図である。
【図15】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図16】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図17】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図18】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図19】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図20】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図21】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図22】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図23】本発明による液晶表示装置の画素内に形成されるスルホールの一実施例を示す断面図である。
【図24】本発明による液晶表示装置の画素内に形成されるスルホールの他の実施例を示す断面図である。
【図25】本発明による液晶表示装置の画素内に形成されるスルホールの他の実施例を示す断面図である。
【図26】本発明による液晶表示装置の画素内に形成されるスルホールの他の実施例を示す断面図である。
【図27】本発明による液晶表示装置の画素内に形成されるスルホールの配置の実施例を示す断面図である。
【図28】本発明による液晶表示装置の画素内に形成されるスルホールの他の実施例を示す断面図である。
【図29】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図30】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図31】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図32】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図33】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図34】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図35】図34の35−35線における断面図である。
【図36】本発明による液晶表示装置の他の実施例を示す図で、図35に対応する図である。
【図37】本発明による液晶表示装置の他の実施例を示す図で、図35に対応する図である。
【図38】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図39】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図40】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図41】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図42】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図43】本発明による液晶表示装置の他の実施例を示す構成図で、各基準電圧信号線の引出部を示した平面図である。
【図44】本発明による液晶表示装置の他の実施例を示す構成図で、各基準電圧信号線の引出部を示した断面図である。
【図45】本発明による液晶表示装置の他の実施例を示す構成図で、各基準電圧信号線の引出部を示した断面図である。
【図46】本発明による液晶表示装置の他の実施例を示す構成図で、各基準電圧信号線の引出部を示した断面図である。
【図47】本発明による液晶表示装置の他の実施例を示す構成図で、各基準電圧信号線の引出部を示した断面図である。
【図48】本発明による液晶表示装置の他の実施例を示す構成図で、ドライバの実装部分の近傍を示す平面図である。
【図49】本発明による液晶表示装置の他の実施例を示す構成図で、ドライバの実装部分の近傍を示す平面図である。
【図50】液晶内のイオン性残像の現象およびイオン性残像強度を示す説明図である。
【図51】本発明による液晶表示装置の他の実施例を示す構成図である。
【図52】図51に示した構成において電極の絶縁膜に対する埋込具合と該電極近傍の光抜け具合の関係を示したグラフである。
【図53】液晶の誘電率異方性、画素電極と基準電極との間隔、電極間電圧Vmaxとの関係を示すグラフである。
【図54】液晶の誘電率異方性=10での有機材料からなる保護膜の膜厚、画素電極と基準電極との間隔、Vmaxとの関係を示すグラフである。
【図55】液晶の誘電率異方性=14.5での有機材料からなる保護膜の膜厚、画素電極と基準電極との間隔、Vmaxとの関係を示すグラフである。
【図56】本発明による液晶表示装置に用いられる液晶中に含まれる液晶の一実施例を示す化学構造式である。
【図57】本発明による液晶表示装置に用いられる液晶中に含まれる液晶の一実施例を示す化学構造式である。
【図58】本発明による液晶表示装置のドライバの実装領域の近傍を示した平面図である。
【符号の説明】
AR……表示領域、SUB……透明基板、GL……ゲート信号線、DL……ドレイン信号線、CL……基準電圧信号線、PX……画素電極、CT……基準電極、TFT……スイッチング素子(薄膜トランジスタ)、TH……スルホール、GI……絶縁膜、PSV……保護膜、PSV1……無機材料からなる保護膜、PSV2……有機材料からなる保護膜、33……支柱、5……ゲート駆動IC(ドライバ)、6……ドレイン駆動IC(ドライバ)、ORI……配向膜、BM……ブラックマトリクス、OC……平坦化膜。

Claims (4)

  1. 液晶層を介して対向配置される各基板のうち一方の基板の液晶側の面にて、
    一対のゲート信号線と一対のドレイン信号線で囲まれた複数の画素領域を備え、
    前記各画素領域に、前記ゲート信号線からの走査信号によって作動されるスイッチング素子と、このスイッチング素子を介して前記ドレイン信号線からの映像信号が供給される画素電極と、この画素電極に離間して配置されて基準信号線からの基準信号が供給される基準電極とを備え、
    前記基準電極は、絶縁膜を介してゲート信号線、ドレイン信号線より上層に形成され、
    少なくともゲート信号線に沿って重畳された導電層と一体に形成され前記ドレイン信号線に沿って重畳された導電層を前記基準電極の一部とし、
    ゲート信号線上に重畳された該導電層は少なくとも前記スイッチング素子と対向する部分にて開口が形成されていることを特徴とする液晶表示装置。
  2. 前記開口は前記ドレイン信号線側へ前記ゲート信号線に沿って延在するようにして形成され、該ドレイン信号線の一部が該開口に対向して形成されていることを特徴とする請求項1に記載の液晶表示装置。
  3. 前記ドレイン信号線に重畳する前記基準電極に隣接する他の基準電極との間に形成される前記導電層の開口が前記スイッチング素子の形成領域に及んで形成されていることを特徴とする請求項1に記載の液晶表示装置。
  4. 前記ドレイン信号線に重畳する前記基準電極に隣接する他の基準電極との間に形成され前記導電層の前記開口は前記スイッチング素子の形成領域を超えて、前記ゲート信号線を間にして隣接する他の画素領域にまで及んで形成されていることを特徴とする請求項に記載の液晶表示装置。
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