JP2004318086A - 薄膜トランジスタ基板およびそのリペア方法 - Google Patents

Abstract

【課題】開口率を向上させるとともに、検査の確実性を達成できる補助容量構造を有する薄膜トランジスタ基板を提供する。
【解決手段】 薄膜トランジスタ基板は、絶縁基板と、絶縁基板上の画素領域の一部に設けられる薄膜トランジスタと、画素領域内に位置する補助容量電極と、絶縁膜を介して補助容量電極と対向し、前記薄膜トランジスタのソース電極およびドレイン電極と同じ層に位置する中間電極と、画素領域を覆う画素電極とを備え、前記中間電極は、２以上の部分に分割され、分割された各部分がコンタクトホールを介して画素電極と電気的に接続される。
【選択図】 図５

Description

本発明は、薄膜トランジスタ基板とその製造方法に関し、特に、表示装置に用いられる薄膜トランジスタ基板の補助蓄積容量の構造と、薄膜トランジスタ基板の製造工程における点欠陥のリペア方法に関する。

近年、情報機器等の表示部に対するいっそうの低コスト化と、高画質化が求められている。特に、携帯端末やビデオカメラのファインダ、ノートパソコンに用いられている液晶表示装置において、低コスト、高画質化の要望が高い。

液晶表示装置は、画素駆動用の薄膜トランジスタ（ＴＦＴ）が形成された薄膜トランジスタ基板（ＴＦＴ基板）と、対向基板との間に液晶を挿入し、液晶の配向を制御することによって画像表示を制御する。液晶の配向が決まるまで、薄膜トランジスタのスイッチングにより供給される電荷を数ミリ秒程度維持する必要があり、高画質を達成するために補助蓄積容量が必要不可欠である。

蓄積容量の不良は画素の欠陥につながる。このため、補助容量の欠陥を低減することは重要な課題であり、信頼性の高い補助蓄積容量の構造が不可欠となる。

一方、薄膜トランジスタ基板には、数百万個の薄膜トランジスタが形成されることもあり、薄膜トランジスタの動作不良による点欠陥をゼロにするのは困難である。したがって、薄膜トランジスタの製造過程で、検査により検出した点欠陥を補修（リペア）するための技術も重要になる。

図１および２に、従来の薄膜トランジスタ基板の平面構成と断面構成を示す。図２（ａ）は図１のＣ−Ｃ’断面図であり、図２（ｂ）は、Ｄ−Ｄ’断面図である。図２に示すように、ゲート電極１０１上にゲート絶縁膜１０３を介して半導体膜１０４が形成されている。半導体膜１０４のうち、ゲート電極１０１に対向する領域はチャネル領域として機能する。半導体層１０４上に、不純物拡散層１２１を介してソース電極１０７とドレイン電極１０６が位置する。ソース電極１０７とドレイン電極１０６はエッチングストッパ１０５を挟んで対向する。一方、補助容量電極１０２上には、ゲート絶縁膜１０３を介して中間電極１０９が位置し、補助容量を形成する。

中間電極１０９は、コンタクトホール１１１を介して、画素電極１１２と接続されている。また、画素電極１１２を介して、ソース電極１０７と中間電極１０９を接続するために、ソース電極１０７上にもコンタクトホール１１１が設けられる。このため、ソース電極１０７上にコンタクト用のパッドが必要になり、開口率の低下を招いている。

このような薄膜トランジスタ基板において、ＴＦＴの動作不良やコンタクト不良があると、画素電極１１２に電位が伝わらず点欠陥を生じる。そこで、薄膜トランジスタ基板の製造過程では、補助容量の有無を電気的に検査することによって、点欠陥の発生を調べる。点欠陥が発見された場合は、これをリペアする。

従来の点欠陥リペア技術は、ＴＦＴが動作不良となることを想定して、あらかじめリペア用に追加のＴＦＴや孤立電極を形成していた。点欠陥となった画素がある場合に、追加のＴＦＴや孤立電極を用いてリペアするのである。たとえば、画素と画素の間に孤立電極を配置しておき、孤立電極を利用して、点欠陥となった画素の画素電極をレーザ照射により隣接する正常画素の画素電極と接続する方法が知られている（たとえば、特許文献１参照）。

画素電極に必要な電位が与えられないと、その画素はノーマリブラックモードで点欠陥になるが、隣接する正常画素の画素電極と接続することによって、点欠陥画素にも電位差を生じさせることができる。

別のリペア方法として、孤立電極や追加ＴＦＴを設けることなく、点欠陥となった画素の画素電極と隣接する正常画素の画素電極を、レーザＣＶＤにより成膜したメタルで接続する方法も知られている（たとえば、特許文献２参照）。この方法では、不良となったトランジスタと、これに接続される画素電極とをレーザにより切断し、切断した画素電極と、隣接する正常画素の画素電極との間を、レーザＣＶＤによりメタル接続して電気的な導通を図る。画素配列の規則性を利用したリペア方法である。
特開平１０−１６１１５６号公報 特開２００２−２７８４７６号公報

しかし、従来のリペア方法では、正常なＴＦＴから書き込まれる電圧も補助容量も１画素分しかないにもかかわらず、２画素分を表示させるだけの電圧を保持させなければならない。そのためには、リペアすることを想定して駆動方法や駆動電圧を決めなければならず、消費電圧の増大につながる。

また、接続した２画素が同じ階調の表示をする場合には問題はないが、表示パターンの境界や輪郭線がリペアされた２画素間にまたがり、それぞれ別の階調表示を要する場合は、１つの画素は暗点または輝点として認識されることになる。

このようなリペア上の問題点は、従来の補助容量電極構造における開口率の低下とともに、画質低下の原因となっている。

そこで本発明は、開口率を向上させるとともに、検査の確実性を達成できる薄膜トランジスタ基板の補助容量電極構造を提供することを目的とする。

また、消費電力を増大させることなく、リペア後の画質の低下を効果的に抑制することのできる欠陥画素のリペア方法を提供することを目的とする。

上記の目的を達成するために、補助容量部の中間電極を複数の部分に分割し、そのうちの１の部分をソース電極と直結する。分割した中間電極のそれぞれを、コンタクトホールを介して画素電極と接続する。

また、欠陥画素のリペア方法では、点欠陥が生じた画素の画素電極を、液晶配向のドメイン境界に相当する箇所で切断し、切断した画素電極のそれぞれの部分を、点欠陥画素の両側で隣接する正常画素の画素電極と接続する。接続は、レーザＣＶＤによるメタル成膜により行う。これによって、点欠陥画素を、両側の隣接画素と同電位にする。

具体的には、本発明の第１の側面では、薄膜トランジスタ基板は、絶縁基板と、絶縁基板上の画素領域の一部に設けられる薄膜トランジスタと、画素領域内に位置する補助容量電極と、薄膜トランジスタのソース電極およびドレイン電極と同じ層に位置し、絶縁膜を介して補助容量電極と対向する中間電極と、画素領域を覆う画素電極とを備え、中間電極は２以上の部分に分割され、分割された各部分がコンタクトホールを介して画素電極と電気的に接続される。

分割された中間電極の１の部分と、薄膜トランジスタのソース電極とは、中間電極およびソース電極と同じ層に位置する接続配線によって接続されている。これにより、ソース電極上にコンタクトホールパッドを形成することなく、中間電極に電荷を供給することができる。

また、接続配線によりソース電極と直結される部分以外の中間電極部分は、コンタクトホールを介して画素電極と接続されるので、コンタクト不良が生じた場合に、補助容量の変化を生じさせ、これによって点欠陥画素の検出を確実に行わせることができる。

画素電極は、液晶材料の配向方向を決定するパターンを有し、接続配線は、液晶配向のドメイン境界に沿って延びる。これにより、各画素において、透過率の実質的な低減を防止する。

本発明の第２の側面では、薄膜トランジスタ基板のリペア方法を提供する。この方法は
（ａ）絶縁基板上に、各々が薄膜トランジスタとこの薄膜トランジスタに電気的に接続される画素電極とを有する複数の画素をマトリクス状に形成する工程と、
（ｂ）前記複数画素の中で、点欠陥を生じる画素を検出する工程と、
（ｃ）点欠陥を生じる画素において、前記画素電極を前記薄膜トランジスタから切り離す工程と、
（ｄ）切り離した画素電極を切断して画素領域を２分割する工程と、
（ｅ）前記切断した一方の画素電極部分を、一方の側で隣接する正常画素の画素電極と接続し、他方の画素電極部分を、他方の側で隣接する正常画素の画素電極と接続する工程と
を含む。

切断した画素電極部分は、レーザＣＶＤによるメタル成膜により、対応する隣接画素の画素電極と接続される。

好ましくは、前記画素形成工程は、画素電極を液晶の配向を決定する形状に形成する工程をさらに含み、前記画素電極の切断工程は、液晶配向のドメイン境界に沿って切断する工程を含む。

このようなリペア方法により、点欠陥画素の画素電極に供給する電位と補助容量を、両隣の正常画素にそれぞれ半分ずつ負担させ、点欠陥画素での画質の低下を防止する。

また、画素形成工程では、同じ色の画素を、同じ列に配列するのが望ましい。これにより、点欠陥画素の画素電極を、両隣の同じ色の正常画素の画素電極に接続することができる。

本発明の薄膜トランジスタ基板は、開口率を向上させるとともに、検査の確実性を達成できる補助容量電極構造を有する。

薄膜トランジスタ基板のリペア方法では、消費電力を増大させることなく、リペア後の画質の低下を効果的に抑制することができる。

本発明の薄膜トランジスタ基板の実施形態を説明する前に、本発明に到る過程で考えられた提案例を説明する。

図３は、従来の薄膜トランジスタ基板における開口率低下の問題を解決するために提案された構成例である。図４（ａ）および４（ｂ）は、図３の提案例のＥ−Ｅ’断面図とＦ−Ｆ’断面図である。

開口率の低下を回避するため、図３および図４（ａ）に示すように、ソース電極６と中間電極９を、これらと同じ層で構成される接続配線８で接続する。すなわち、ソース電極７と中間電極９とは、画素電極１２を介することなく、直接に接続される。中間電極９はコンタクトホール１１を介して画素電極１２と接続され、ゲート電極２への電圧印加時（ＴＦＴ導通時）にソース電極７から供給される電荷は、画素電極１２へと供給される。この構成では、１画素あたり１つのコンタクトホール１１を設けるだけで済む。

接続配線８を構成するメタル層が画素電極１２の中央を走ると、液晶パネルの開口率を低下させるかのように見える。しかし、図３のように左右に枝状に伸びる画素電極１２の構造では、液晶は画素電極１２の中央線を境に、それぞれ左右に分かれて枝状電極が延びる方向に向かって配向する。したがって、液晶配向のドメインの境界に沿った中央線領域では、もともと光透過率が低い。光透過率の低いドメイン境界に接続線８を配置することにより、光透過率の実質的な低下を回避できる。

この構成は、ソース電極７上のコンタクトホールパッドを不要にし、開口率の低減を防止できるという効果を有するが、別の問題点が生じる。すなわち、ＴＦＴの動作不良による点欠陥は、補助容量を検査する電気的検査によって正しく検出されるが、コンタクトホール１１の不良による点欠陥は、電気的な検査では発見されないという問題である。これは、コンタクトホール１１の不良が原因で画素電極１２に電位が伝わらないにもかかわらず、補助容量自体は正しく形成されているため、電気的な検査で合格判定されてしまうことに起因する。この結果、不良画素の点欠陥が見逃されてしまい、高画質を達成できなくなる。

もちろん、コンタクト不良による点欠陥を、別の検査方法で検出する限りは、図３および４に示す補助容量電極構造は有効である。この場合は、ソース電極７上のコンタクトホールパッドを不要にし、開口率を向上させるという効果が維持される。

そこで、図５および６に示すように、図３および４の提案例をさらに改良してソース電極７上のコンタクトホールパッドを不要にすると同時に、補助容量の測定に基づく電気的検査を確実する構成を提供する。図５は、本発明の一実施形態に係る薄膜トランジスタ基板の平面構成図、図６（ａ）および６（ｂ）は、図５のＡ−Ａ’断面およびＢ−Ｂ’断面である。

基板２０上に、ゲート電極１および補助容量電極２が配置されている。ゲート電極１と補助容量電極２とは、同じ層に同じ工程で形成され、基板２０側から順に、Ａｌ層、ＭｏＮ層、Ｍｏ層の３層構造を採用する。これらの３層を一括して第１導電性膜と称する。

図５および図６（ａ）に示すように、ゲート電極１上には、ゲート絶縁膜３を介して半導体膜４が位置し、ゲート電極１に対向する半導体膜４の領域でチャネル領域を構成する。半導体膜４上には、ｎ＋型半導体層２１が形成され、ソース／ドレイン不純物拡散領域として機能する。ｎ＋型半導体層２１の上には、エッチングストッパ５を挟んで、ゲート電極１にオーバーラップするようにソース電極７およびドレイン電極６が位置する。本実施形態の構成例では、ソース電極７とドレイン電極６は３層構造であり、ｎ型半導体層２１の側から順に、チタン（Ｔｉ）層７ａ、アルミニウム（Ａｌ）層７ｂ、チタン（Ｔｉ）層７ｃを含む。これらの３層を一括して、第２導電性膜と称する。

図５、図６（ａ）、図６（ｂ）に示すように、補助容量電極２の上方には、ゲート絶縁膜３を介して、２つに分割された中間電極９ａ、９ｂが位置する。一方の中間電極（第１中間電極）９ａは、ＴＦＴ部のソース電極７と同じ層に同じ材料で形成され、液晶配向のドメイン境界に沿って延びる接続配線８によって、ソース電極７に接続されている。他方の中間電極（第２中間電極）９ｂは、ソース電極７に接続されることなく、ゲート絶縁膜３を介して、補助容量電極２の上方に配置される。

ソース電極７、ドレイン電極６、接続配線８、および中間電極９ａ、９ｂは保護絶縁膜１０によって被覆され、保護絶縁膜１０上に画素電極１２が位置する。画素電極１２は、液晶の配向を決定するパターンを有し、たとえば左右に枝状に拡がる形状である。この場合、液晶は、枝状の電極が延びる方向に沿って配向するので、画素電極１２の中央部を境界に、左右で配向の方向が逆になる。上述したように、接続配線８はこのような液晶配向のドメイン境界に沿って延びる。

第１および第２の中間電極９ａ、９ｂは、それぞれコンタクトホール１１ａ、１１ｂを介して、画素電極１２と電気的に接続されている。一方、ソース電極７は、画素電極７は、画素電極１２に直接接続するコンタクトを有さない。したがって、図５および６に示す構成においても、図３および４の提案例と同様に、ソース電極７上にコンタクトホールパッドが不要となる。

また、中間電極９が複数部分（本実施形態の例では２つの部分）に分割されているので、ＴＦＴの不良に起因する場合はもちろん、コンタクトホール１１ａ、１１ｂのいずれかでコンタクト不良が発生した場合も、補助容量の変化を検出することによって、電気的検査で点欠陥が正しく検出される。

たとえば、コンタクトホール１１ａに接触不良が生じた場合、画素電極１２に電位が伝わらず、第２中間電極９ｂにも電荷が供給されなくなる。この結果、補助容量電極２との間の補助容量が減少する。この補助容量の変化を検出することによって、点欠陥を発見することができる。

以下、図示はしないが、本発明の一実施形態に係る薄膜トランジスタ基板の製造方法を説明する
（１）まず、基板２０全面に第１の導電性膜を形成し、レジストマスクを用いて所定の形状にパターニングして、ゲート電極１と補助容量電極２を形成する。上述したように、本実施形態では、第１導電性膜をＡｌ層、ＭｏＮ層、Ｍｏ層の３層構造とするので、これらの層をスパッタリングなどにより順次堆積するが、本発明がこの例に限定されるわけではない。最上層のＭｏ層の上にレジストを形成し、フォトリソグラフィ工程とエッチング工程により、３層から成る第１導電性膜をパターニングする。
（２）次に、基板全面にゲート絶縁膜３、半導体膜４、エッチングストッパ膜５を順次成膜し、エッチングストッパ膜５を半導体膜４のチャネル領域上に残るように島状にパターニングする。
（３）次に、基板全面に、ｎ＋型半導体層２１と第２導電性膜を順次成膜する。本実施形態では、第２導電性膜としてＴｉ膜７ａ、Ａｌ膜７ｂ、Ｔｉ膜７ｃを順次堆積するが、この構成例に限定されず、他の構成の導電性膜としてもよい。第２導電性膜とｎ＋型半導体層２１、および先の工程で形成した半導体膜４をパターニングして、ソース電極７、ドレイン電極６、接続配線８、および中間電極９ａ、９ｂを形成する。
（４）次に、保護絶縁膜１０を形成する。保護絶縁膜１０は、たとえばＣＶＤ法により窒化シリコン（ＳｉＮ）や酸化シリコン（ＳｉＯ2 ）などの絶縁膜を堆積するか、あるいは樹脂絶縁膜などにより形成してもよい。また、図６の断面図には図示していないが、保護絶縁膜１０の形成に先立ってカラーフィルタ（ＣＦ）を形成し、ＣＦｏｎＴＦＴ構造としてもよい。
（５）次に、保護絶縁膜１０に、分割された中間電極９ａ、９ｂに到達する開口を形成する。このとき、ＴＦＴ基板の端子部分に、外部接続用の開口も同時に形成する。保護絶縁膜に樹脂材料やカラーフィルタを用いる場合は、これらの層のパターニング時に、開口も同時に形成される。
（６）基板全面に透明導電性膜を成膜し、所定の形状にパターニングして画素電極を形成してＴＦＴ基板が完成する。

このようなＴＦＴ基板を液晶パネルに用いる場合は、ＴＦＴ基板全面に、たとえば垂直配向膜を形成し、垂直配向（ＶＡ：Vertical Alignment）方式の液晶ディスプレイとすることができる。

図７は、図５および６に示した補助容量電極構造を有する薄膜基板トランジスタの画素領域の配置構成例を示す。図７の例では、画素１７は、水平方向に走るゲート電極線１と、垂直方向に走る金属配線２１によって区画され、複数の画素１７がマトリクス状に配置される。各画素１７は、枝状の画素電極１２と、画素電極１２に電位を供給する薄膜トランジスタ（ＴＦＴ）と、補助容量電極２と、分割された中間電極９ａ、９ｂを有する。

後述する点欠陥画素のリペア技術との関連で、同一の画素列は、同一カラーの画素で構成されるのが望ましい。図７の例では、緑（Ｇ）の画素列、赤（Ｒ）の画素列、青（Ｂ）の画素列を繰り返して配列している。

図９は、このような薄膜トランジスタ基板を製造過程において修復するためのリペア方法を説明するための図である。比較として、特許文献２に開示される従来のリペア方法を図８に示す。図８および９では、図３に示した提案例の構成にリペア方法を適用した例を用いて説明する。

たとえば、ＴＦＴ１３の動作不良により、点欠陥画素１６が検出された場合を考える。図８のように、従来のリペア方法をそのまま提案例の構成に適用した場合、点欠陥画素１６において、動作不良のＴＦＴ１３と接続線８との間を、切断箇所１５で切断する。そして、点欠陥画素１６の画素電極１２と、隣接する正常画素１７ａの画素電極１２との間に、レーザＣＶＤ法により接続用メタル１４を成膜する。これにより隣接画素１７ａのＴＦＴから供給される電位が、隣接画素の画素電極１２と接続用メタル１４を介して、点欠陥画素１６の画素電極１２にも供給される。この結果、リペア後には、２画素分を含む画素１８がひとつの画素として表示されることになる。

このような従来のリペア方法では、隣接する正常画素１７ａが、点欠陥画素１６の電位をも負担するので、駆動電圧をその分増大させておく必要がある。

また、表示パターンの境界や輪郭線が、点欠陥画素１６と隣接画素１７ａにまたがり、それぞれ異なる階調表示を要するときに、いずれかの画素が暗点または輝点として認識される。

これに対して、図９に示す本発明のリペア方法では、ＴＦＴ１３の動作不良により点欠陥画素１６が検出された場合、動作不良のＴＦＴ１３と、接続配線８とを切断箇所１５でレーザ切断する。ここまでは従来のリペア方法と同様である。

本発明ではさらに、点欠陥画素１６の画素電極１２を、切断箇所１９ａと１９ｂの少なくとも一方でレーザ切断することによって、画素電極１２を２つの領域１２ａ、１２ｂに分割する。切断箇所１９ａ、１９ｂは、液晶配向の方向が分かれるドメイン境界に沿った箇所に位置する。図９の例では、画素電極１２の形状が中間電極９の形状に対応して変化する部分で切断している。この位置で切断することによって、リペア後の透過率の低下に対する影響を最小限にできる。

切断した一方の画素電極１２ａを、点欠陥画素１６の一方の側で隣接する正常画素１７ａの画素電極１２と、接続メタル１４ａにより電気的に接続する。同様に、他方の画素電極１２ｂを、点欠陥画素１６の他方の側で隣接する正常画素１７ｂの画素電極１２と、接続メタル１４ｂにより電気的に接続する。点欠陥画素の画素電極を２つの部分に切断し、それぞれを両隣の正常画素の画素電極と接続することによって、点欠陥画素の電位と補助容量を、両隣の正常画素に半分ずつ負担させる。

接続メタル１４ａ、１４ｂは、たとえばレーザＣＶＤによるメタル成膜によって形成する。切断された点欠陥画素１６の画素電極部分１２ａ、１２ｂは、接続メタル１４ａ、１４ｂを介して、それぞれ隣接画素１７ａ、１７ｂの画素電極１２と同電位になる。

この方法によれば、リペア後は、正常画素１７ａと点欠陥画素１６の一部領域とで、ひとつの画素１８ａとなる。同様に、正常画素１７ｂと点欠陥画素１６の残りの領域とで、ひとつの画素１８ｂとなる。新画素１８ａ、１８ｂは、２画素分の電位や補助容量を負担する必要がなく、約１．５倍の負担だけで済む。逆に言えば、リペアを考慮して駆動電圧を大きく設定しなくても、リペア後の新画素１８ａ、１８ｂにおいて、電位と補助容量の低下は３分の１程度で済む。

リペアした画素間に表示パターンの境界や線が表示されない場合は、リペアした欠陥画素の電位は両隣の正常画素の電位と等しくなり、暗点または輝点を生じさせず、無欠陥に等しい。

また、画素と画素の間に表示パターンの境界が来る場合であっても、欠陥の度合いは通常画素の約３分の１程度と小さく、従来のリペア方法でパターン境界が１画素分の輝点または暗点として認識される場合と比較して、はるかに欠陥が目立たない。結果として、表示画像の品質が向上する。

上述したリペア方法は、これまで示した垂直配向（ＶＡ）方式の液晶ディスプレイ用だけではなく、水平配向（ＩＰＳ：In-Plane Switching）方式の液晶ディスプレイ用薄膜トランジスタ基板にも応用できる。

図１０〜１２は、本発明のリペア方法をＩＰＳ方式の液晶ディスプレイ用薄膜トランジスタ基板に適用した例を示す。図１０は、ＩＰＳ方式液晶ディスプレイの薄膜トランジスタ基板の平面構成図、図１１は、図１０のＧ−Ｇ’断面図、図１２は本発明によるリペア後の平面図である。

詳細な製造工程は図示しないが、図１０および図１１を参照して、ＩＰＳ方式の液晶ディスプレイ用薄膜トランジスタ基板の製造方法を簡単に説明する。
（１）まず、基板８０全面に第１の導電膜を形成し、レジストマスクを用いて所定の形状にパターニングし、ゲート電極５１、共通配線６９、および共通配線６９から延びる共通電極７０を形成する。図５および図６に示した例と同様に、第１導電性膜をＡｌ層５２ａ、ＭｏＮ層５２ｂ、Ｍｏ層５２ｃの３層構造とするが（図１１参照）、本発明がこの例に限定されるわけではない。これらの層をスパッタリング等により順次堆積した後、最上層のＭｏ層の上にレジストを形成し、フォトリソグラフィ工程とエッチング工程により、３層の第１導電膜をパターニングする。
（２）次に、基板全面にゲート絶縁膜５３、半導体膜５４、エッチングストッパ膜５５を順次成膜し、エッチングストッパ膜５５を半導体膜５４のチャネル領域上に残るように島状にパターニングする。
（３）次に、基板全面にｎ＋型半導体層７１と、第２導電性膜５９を順次成膜する。本実施形態では、第２導電膜として、Ｔｉ膜５８ａ、Ａｌ膜５８ｂ、Ｔｉ膜５８ｃを順次堆積するが（図１１参照）、この構成に限定されず、他の構成の導電性膜としてもよい。第２導電性膜５９とｎ＋型半導体層５７ａ、および先の工程で形成した半導体膜５４をパターニングして、ソース電極５７、ドレイン電極５６、および画素電極６２を形成する。図１０に示す例では、画素電極６２はソース電極５７と同じ第２導電性膜５９で形成される。

このようにして作成したＩＰＳ方式の液晶ディスプレイ用薄膜トランジスタ基板のリペア方法を、図１２に示す。

動作不良となった薄膜トランジスタ（ＴＦＴ）６３による点欠陥画素６６が検出された場合、動作不良のＴＦＴ６３と、画素電極６２とを、切断箇所６５ａでレーザ切断する。さらに、点欠陥画素６６の画素電極６２をレーザ切断することによって、画素電極を２つの領域に分割する。図１０および１２に示す例のように、画素電極が画素内でフォーク状に二又に分岐する場合は、切断箇所６５ｂと６５ｃの２箇所で切断する必要がある。切断箇所６５ｂと６５ｃは、液晶配向の方向が分かれるドメイン境界に沿った箇所に位置するため、リペア後の透過率の低下に対する影響を最小限にできる。

切断した一方の画素電極６２ａを、点欠陥画素６６の一方の側で隣接する正常画素６７ａの画素電極６２と、接続メタル６４ａにより電気的に接続する。同様に、他方の画素電極６２ｂを、点欠陥画素６６の他方の側で隣接する正常画素６７ｂの画素電極６２と、接続メタル６４ｂにより電気的に接続する。このように、点欠陥画素６６の画素電極を２つの部分６２ａ、６２ｂに分割し、それぞれを両隣の正常画素の画素電極と接続することによって、点欠陥画素の電位と補助容量を、両隣の正常画素に半分ずつ負担させる。

接続メタル６４ａ、６４ｂは、たとえばレーザＣＶＤによるメタル成膜によって形成する。切断された点欠陥画素６６の画素電極部分６２ａ、６２ｂは、接続メタル６４ａ、６４ｂを介して、それぞれ隣接画素６７ａ、６７ｂの画素電極６２と同電位になる。

図９のように垂直配向（ＶＡ）方式の液晶ディスプレイ用薄膜トランジスタ基板に本発明のリペア方法を適用する場合も、図１２のように水平配向（ＩＰＳ）方式の液晶ディスプレイ用薄膜トランジスタ基板に本発明のリペア方法を適用する場合も、カラーフィルタ等を用いてＲＧＢの３色を表示する場合、メタル接続によりリペア接続する画素は、同じ色の画素同士とする必要がある。したがって、画素アレイの配列としては、図７に示したように、リペア接続の方向に沿って同色の画素が並ぶ構成とするのが望ましい。水平配向（ＩＰＳ）方式の場合も、図示はしないが、図７と同様に、同色の画素がリペア方向に沿って並ぶのが望ましい。

上述した実施形態では、垂直配向（ＶＡ）方式の例として、図３、４に示した提案例の構造に本発明のリペア方法を提供する例に基づいて説明したが、図５の補助容量電極構造を有する薄膜トランジスタ基板にも同様に適用できることは言うまでもない。

また、図３〜６および図１０では、エッチングストッパ型の薄膜トランジスタ基板の例に基づき説明したが、チャネルエッチング型の薄膜トランジスタ基板にも、本発明の補助容量電極構造とリペア方法は等しく適用される。

最後に、以上の説明に関して、以下の付記を開示する。
（付記１） 絶縁基板と、
前記絶縁基板上の画素領域の一部に設けられる薄膜トランジスタと、
画素領域内に位置する補助容量電極と、
薄膜トランジスタのソース電極およびドレイン電極と同じ層に位置し、絶縁膜を介して前記補助容量電極と対向する中間電極と、
画素領域を覆う画素電極と
を備え、中間電極は２以上の部分に分割され、分割された各部分がコンタクトホールを介して画素電極と電気的に接続されることを特徴とする薄膜トランジスタ基板。
（付記２） 前記分割された中間電極の１の部分と、前記薄膜トランジスタのソース電極とは、中間電極およびソース電極と同じ層に位置する接続配線によって接続されることを特徴とする付記１に記載の薄膜トランジスタ基板。
（付記３） 前記画素電極は、液晶材料の配向方向を決定するパターンを有し、前記接続配線は、液晶配向のドメイン境界に沿って延びることを特徴とする付記１に記載の薄膜トランジスタ基板。
（付記４） 前記画素中間電極の１の部分と、前記ソース電極および前記接続配線とは、同じ材料で一体的に構成されていることを特徴とする付記２に記載の薄膜トランジスタ基板。
（付記５） 前記画素電極は、左右に枝状に拡がるパターン形状を有し、前記接続配線は、前記枝状パターンの中心に沿って延びることを特徴とする付記３に記載の薄膜トランジスタ基板。
（付記６） 絶縁基板上に、各々が薄膜トランジスタとこの薄膜トランジスタに電気的に接続される画素電極とを有する複数の画素をマトリクス状に形成する工程と、
前記複数画素の中で、点欠陥を生じる画素を検出する工程と、
前記点欠陥を生じる画素において、前記画素電極を薄膜トランジスタから切り離す工程と、
前記切り離した画素電極を切断して、画素領域を２分割する工程と、
前記切断した一方の画素電極部分を、一方の側で隣接する正常画素の画素電極と接続し、他方の画素電極部分を、他方の側で隣接する正常画素の画素電極と接続する工程と
を含む薄膜トランジスタ基板のリペア方法。
（付記７） 前記画素電極部分は、レーザＣＶＤによるメタル成膜により、対応する隣接画素の画素電極と接続されることを特徴とする付記６に記載の薄膜トランジスタ基板のリペア方法。
（付記８） 前記画素形成工程は、画素電極を液晶の配向を決定する形状に形成する工程を含み、前記画素電極の切断工程は、液晶配向のドメイン境界に沿って切断する工程を含むことを特徴とする付記６に記載の薄膜トランジスタ基板のリペア方法。
（付記９） 前記点欠陥画素の検出は、前記各画素で形成される補助容量の変化を調べることによって行うことを特徴とする付記６に記載のリペア方法。
（付記１０） 前記薄膜トランジスタ基板は、垂直配向方式の液晶ディスプレイに使用されることを特徴とする付記６に記載のリペア方法。
（付記１１） 前記薄膜トランジスタ基板は、水平配向方式の影響ディスプレイに使用されることを特徴とする付記６に記載のリペア方法。

従来の薄膜トランジスタ基板の画素領域の平面構成図である。 図１に示す従来の薄膜トランジスタ基板の断面構成図である。 本発明の薄膜トランジスタ基板にいたる過程で提案される薄膜トランジスタ基板の、画素領域の平面構成を示す図である。 図３の提案例における薄膜トランジスタ基板の断面構成を示す図である。 本発明の一実施形態に係る薄膜トランジスタ基板の画素領域の平面構成図である。 図５の薄膜トランジスタ基板の断面構成図である。 本発明の一実施形態に係る薄膜トランジスタ基板の画素配列を示す図である。 従来のリペア方法を説明するための図である。 本発明の薄膜トランジスタ基板のリペア方法を説明するための図である。 本発明のリペア方法を水平配向方式の液晶ディスプレイ用薄膜トランジスタ基板に適用する例を説明するための図であり、リペア前の薄膜トランジスタ基板の平面図である。 図１０に示す薄膜トランジスタ基板のＧ−Ｇ’断面図である。 図１０の薄膜トランジスタ基板に本発明のリペア方法を適用した際の、リペア後の平面図である。

符号の説明

５１ ゲート電極
２ 補助容量電極
３、５３ ゲート絶縁膜
４、５４ 半導体層
５、５５ エッチングストッパ
６、５６ ドレイン電極
７、５７ ソース電極
８ 接続配線
９、９ａ、９ｂ 中間電極
１０ 保護絶縁膜
１１、１１ａ、１１ｂ コンタクトホール
１２、６２ 画素電極
１３、６３ 動作不良ＴＦＴ
１４ａ、１４ｂ、６４ａ、６４ｂ 画素接続用メタル
１５、６５ａ 動作不良トランジスタと画素電極とを切り離す切断部
１６、６６ 点欠陥画素
１７、１７ａ、１７ｂ、６７ａ、６７ｂ 正常画素
１８、１８ａ、１８ｂ、６８ａ、６８ｂ リペアにより１画素となった領域
１９ａ、１９ｂ、６５ｂ、６５ｃ 画素電極の切断箇所
２０、８０ 絶縁基板
２１、７１ ｎ型半導体膜
６９ 共通配線
７０ 共通電極

Claims (5)

1. 絶縁基板と、
   前記絶縁基板上の画素領域の一部に設けられる薄膜トランジスタと、
   前記画素領域内に位置する補助容量電極と、
   前記薄膜トランジスタのソース電極およびドレイン電極と同じ層に位置し、絶縁膜を介して前記補助容量電極と対向する中間電極と、
   前記画素領域を覆う画素電極と
   を備え、前記中間電極は２以上の部分に分割され、分割された各部分がコンタクトホールを介して前記画素電極と電気的に接続されることを特徴とする薄膜トランジスタ基板。
2. 前記分割された中間電極の１の部分と、前記薄膜トランジスタのソース電極は、前記中間電極およびソース電極と同じ層に位置する接続配線によって接続されることを特徴とする請求項１に記載の薄膜トランジスタ基板。
3. 前記画素電極は、液晶材料の配向方向を決定するパターンを有し、前記接続配線は、液晶配向のドメイン境界に沿って延びることを特徴とする請求項１に記載の薄膜トランジスタ基板。
4. 絶縁基板上に、各々が薄膜トランジスタとこの薄膜トランジスタに電気的に接続される画素電極とを有する複数の画素をマトリクス状に形成する工程と、
   前記複数画素の中で、点欠陥を生じる画素を検出する工程と、
   前記点欠陥を生じる画素において、前記画素電極を薄膜トランジスタから切り離す工程と、
   前記切り離した画素電極を切断して、画素領域を２分割する工程と、
   前記切断した一方の画素電極部分を、一方の側で隣接する正常画素の画素電極と接続し、他方の画素電極部分を、他方の側で隣接する正常画素の画素電極と接続する工程と
   を含む薄膜トランジスタ基板のリペア方法。
5. 前記画素電極部分は、レーザＣＶＤによるメタル成膜により対応する隣接画素の画素電極と接続されることを特徴とする請求項４に記載の薄膜トランジスタ基板のリペア方法。
   

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