JP4627081B2 - アクティブマトリクス基板及び表示装置 - Google Patents
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図4は、従来のアクティブマトリクス型液晶表示装置に用いられる、保持容量素子を備えたアクティブマトリクス基板の一画素の構成を示す平面模式図である。
図4において、アクティブマトリクス基板には、複数の画素電極51がマトリクス状に設けられており、これらの画素電極51の周囲を通り、互いに交差するように、走査信号を供給するための走査信号線52と、データ信号を供給するためのデータ信号線53とが設けられている。また、これらの走査信号線52とデータ信号線53との交差部分において、画素電極51に接続されるスイッチング素子としてのTFT54が設けられている。このTFT54のゲート電極には走査信号線52が接続され、ゲート電極に入力される走査信号によってTFT54が駆動制御される。また、TFT54のソース電極にはデータ信号線53が接続され、TFT54のソース電極にデータ信号が入力される。更に、ドレイン電極には、接続電極55と、接続電極55を介して保持容量素子の一方の電極(保持容量上電極)55aと、コンタクトホール56を介して画素電極51とが接続されている。保持容量(共通)配線57は、この保持容量素子の他方の電極(保持容量下電極)として機能する。
図5においては、ガラス、プラスチック等の透明絶縁性基板(絶縁基板)61上に、走査信号線52に接続されたゲート電極62が設けられている。走査信号線52、ゲート電極62は、チタン、クロム、アルミニウム、モリブデン等の金属膜や、それらの合金、積層膜で形成される。保持容量素子の他方の電極(保持容量下電極)を構成する、保持容量(共通)配線57は、走査信号線52やゲート電極62と同一材料により形成されている。その上を覆ってゲート絶縁膜63が設けられている。ゲート絶縁膜63は、窒化シリコンや酸化シリコン等の絶縁膜により形成される。その上には、ゲート電極62と重畳するように、アモルファスシリコンやポリシリコン等からなる高抵抗半導体層64と、更にソース電極66a及びドレイン電極66bとなる、リン等の不純物をドープしたn+アモルファスシリコン等からなる低抵抗半導体層とが設けられる。また、ソース電極66aと接続するように、データ信号線53が形成されている。更に、ドレイン電極66bと接続するように、接続電極55が設けられ、接続電極55は延伸されて、保持容量素子の一方の電極である保持容量上電極55aを構成し、画素電極51とはコンタクトホール56を介して接続されている。データ信号線53、接続電極55、 保持容量上電極55aは、同一材料により形成され、チタン、クロム、アルミニウム、モリブデン等の金属膜や、それらの合金、積層膜が用いられる。画素電極51は、例えば、ITO(酸化インジウム錫)、IZO(酸化インジウム亜鉛)、酸化亜鉛、酸化スズ等の透明性を有する導電膜で形成される。コンタクトホール56は、TFT54、走査信号線52、データ信号線53及び接続電極55の上部を覆うように形成された層間絶縁膜68を貫くように形成されている。層間絶縁膜68の材料としては、例えば、アクリル樹脂や、窒化シリコン、酸化シリコン等が挙げられる。図4、5に示すような構造のアクティブマトリクス基板については、開示されている(例えば、特許文献2参照。)。
特許文献3に開示されている保持容量配線を画素内にて分割する方法により、保持容量配線を冗長化したアクティブマトリクス基板では、保持容量(共通)配線の一部が画素内にて複線化されており、また、保持容量配線(保持容量下電極)と保持容量上電極との間の絶縁層に導電性異物やピンホールが存在し、短絡した際に、短絡した保持容量配線(保持容量下電極)を、レーザー等により破壊分離できる構造になっている。
しかしながら、この方法では、複数に分割された中間層の保持容量下電極のそれぞれが、コンタクトホールを介して下層の保持容量下電極と接続され、上層の保持容量上電極が画素電極として用いられる構成であることから、製造プロセスの簡略化、製造コスト低減等が求められていた。
しかしながら、データ信号線と同一工程にて形成される保持容量上電極は、データ信号線と膜残り等によって短絡しやすく、特許文献6に記載の方法では、第1領域及び第2領域がともに短絡した場合に修復することができないという点で工夫の余地があった。また、特許文献6に記載の方法では、保持容量素子の一部である補助容量電極の第1領域が、データ信号線と膜残り等によって短絡した場合や、補助容量共通配線(保持容量配線)とピンホールや導電性異物等により層間で短絡した場合に、レーザー照射にて第3領域の切断箇所X1(特許文献6の図1参照。)及び接続配線の切断箇所X3(特許文献6の図1参照。)を切断し、接続配線と第2領域とを修正用接続電極を介して接続させるための接続点Y1及びY2(特許文献6の図1参照。)を電気的に接続する必要があるため、計4箇所にレーザー照射が必要であった。そのため、修復時間や修復工程を短縮させるうえで、未だ工夫の余地があった。
以下に本発明を詳述する。
なお、薄膜トランジスタのドレイン電極が画素電極に(直接)接続された形態において、ドレイン電極と画素電極とが絶縁膜を介して異なる層に設けられる場合には、コンタクトホール(層間を導通させる導電経路)を介してドレイン電極が画素電極に接続される。また、ドレイン電極が接続電極に接続された形態では、保持容量上電極に接続電極及び画素電極が接続される。この場合、接続電極と保持容量上電極とが接続され、接続電極及び保持容量上電極の少なくとも一方と画素電極とがコンタクトホールを介して接続されることが好ましい。すなわち、画素電極は、薄膜トランジスタ及び保持容量上電極と電気的に接続されていれば、接続電極に直接接続されていても、保持容量上電極に直接接続されていてもよい。
本発明のアクティブマトリクス基板の構成としては、このような構成要素を必須として構成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
このような構成とすることにより、保持容量配線と保持容量上電極との間の絶縁膜に導電性異物やピンホールが存在し、保持容量上電極が保持容量配線と短絡したり、同一工程にて形成されたデータ信号線と短絡したりしてしまった場合であっても、短絡が生じた部位を含む分割電極のみを絶縁処理により電気的に分離することにより、残りの分割電極を有効に機能させ、保持容量素子の機能を維持させることが可能となる。また、保持容量上電極の両端部は、通常ではデータ信号線等が配置されて短絡が生じやすいが、本発明では、保持容量上電極が3個以上に分割されていることにより、両端部の分割電極2個がともに短絡が生じた場合であっても、絶縁処理を行って残りの分割電極を有効に機能させ、保持容量素子の機能を維持させることが可能となる。このようなアクティブマトリクス基板は、液晶表示装置等の表示装置の画素電極基板として用いれば、保持容量上電極の短絡に起因する表示画像における点欠陥の発生を効果的に抑制することができ、表示装置の表示品位の低下を防止し、歩留りを向上させることができるものであり、高いパネル品位が要求される大型液晶テレビ等の液晶パネルに好適に用いることができるものである。
また、上記分割電極の形状及び配置形態としては特に限定されるものではなく、例えば、四角形の分割電極を3個以上並設した形態、1個の枠形状の分割電極の枠内に、四角形の分割電極を2個以上並設した形態等が挙げられる。
本発明において、接続電極が設けられる場合、上記アクティブマトリクス基板は、分割電極それぞれに対して接続電極が接続され、分割電極が短絡した場合に、上記分割電極に接続された接続電極が分離され、上記分割電極と他の分割電極とが電気的に分離されたものであることが好ましい。本発明においては、分割電極が短絡した場合等の必要に応じて接続電極の一部をレーザー等にて破壊分離することにより、任意の短絡した分割電極を容易に電気的に分離することができる。また、本発明において、接続電極が設けられない場合、上記アクティブマトリクス基板は、分割電極がそれぞれコンタクトホールを介して画素電極に接続され、分割電極が短絡した場合に、上記分割電極が画素電極から分離され、上記分割電極と他の分割電極とが電気的に分離されたものであることが好ましい。このようなアクティブマトリクス基板を表示装置の画素電極基板として用いれば、短絡による点欠陥が正常画素に近い状態で修復されている。
実施例1では、保持容量下電極として保持容量(共通)配線を形成するCs−on−Common方式で実施した形態について、図1及び2を参照して説明する。
図1は、本発明の好適な形態におけるアクティブマトリクス基板の一画素の構成を示す平面模式図であり、図2は、図1に示すアクティブマトリクス基板を、線分D−D’にて切断した断面を示す断面模式図である。
図1において、アクティブマトリクス基板には、複数の画素電極21がマトリクス状に設けられており、これらの画素電極21の周囲を通り、互いに交差するように、走査信号を供給するための各走査信号線22と、データ信号を供給するためのデータ信号線23とが設けられている。また、これらの走査信号線22とデータ信号線23との交差部分において、画素電極21に接続されるスイッチング素子としてのTFT24が設けられている。このTFT24のゲート電極32には走査信号線22が接続され、ゲート電極32に入力される走査信号によってTFT24が駆動制御される。また、TFT24のソース電極36aにはデータ信号線23が接続され、TFT24のソース電極36aにデータ信号が入力される。更に、ドレイン電極36bには、接続電極25と、接続電極25を介して保持容量素子の一方の電極(保持容量上電極)25a、25b及び25cと、コンタクトホール26aを介して画素電極21とが接続されている。保持容量(共通)配線27は、この保持容量素子の他方の電極(保持容量下電極)として機能する。
また接続電極25は、保持容量上電極25a、25b及び25cのいずれかが短絡した際には、短絡した保持容量上電極のみをTFT24のドレイン電極36bから電気的に分離できるように、保持容量上電極25a、25b及び25cのそれぞれに接続されている。膜残り98等により短絡が生じた際には、接続電極25の切断箇所Kをレーザー等により破壊分離すれば、短絡した保持容量上電極を容易にドレイン電極36bから分離できる。
但し、コンタクトホール26aでの画素電極21のITO等の膜をカバレージ良く接続することが難しいことや、保持容量電極のアルミニウム等の金属膜と画素電極のITO等の膜との接触抵抗が大きい等の問題により、コンタクトの信頼性が懸念される場合は、保持容量上電極25a及び/又は25cにもコンタクトホールを設けてもよい。
実施例1において、保持容量上電極25a、25b及び25cとしては、図1に示すように、その形状が四辺形となっているが、これに限定されず、三角形、半円形、台形等の形状であってもよい。すなわち、保持容量上電極は、ゲート絶縁膜33の上に、保持容量(共通)配線27のパターンに重なるように設けられ、少なくとも、データ信号線23に近接する保持容量上電極を他の部分と分割されるようにすればよい。なお、保持容量上電極は、図1に示すように、3分割され、保持容量上電極25a、25b及び25cとして形成されているが、分割数(N)はこれに限定されず、N≧3であればよい。
また保持容量(共通)配線27としては、上述したように、走査信号線22やゲート電極32と同一材料にて形成されているが、これに限定されるものではない。すなわち、走査信号線22やゲート電極32の形成前後に、他の材料(例えば、ITO等の透明導電膜が挙げられる。)を用いて、保持容量(共通)配線27を形成してもよい。
また保持容量素子を構成する絶縁膜としては、図2に示すように、ゲート絶縁膜33のみとなっているが、これに限定されるものではない。すなわち、保持容量(共通)電極27の上に、ゲート絶縁膜33以外の新たな絶縁層をゲート絶縁膜33の前後に形成してもよい。
実施例2では、保持容量(共通)配線を配置せずに、隣接の走査信号線を保持容量下電極として使用する方法、すなわちCs−on−Gate方式で実施した形態について、図3を参照して説明する。
図3は、本発明の好適な形態におけるアクティブマトリクス基板の一画素の構成を示す平面模式図である。
図3において、アクティブマトリクス基板には、複数の画素電極21がマトリクス状に設けられており、これらの画素電極21の周囲を通り、互いに交差するように、走査信号を供給するための走査信号線22と、データ信号を供給するためのデータ信号線23とが設けられている。また、これらの走査信号線22とデータ信号線23との交差部分において、画素電極21に接続されるスイッチング素子としてのTFT24が設けられている。このTFT24のゲート電極には走査信号線22が接続され、ゲート電極に入力される走査信号によってTFT24が駆動制御される。また、TFT24のソース電極にはデータ信号線23が接続され、TFT24のソース電極にデータ信号が入力される。更に、ドレイン電極には、接続電極25と、接続電極25を介して保持容量素子の一方の電極(保持容量上電極)25d、25e、25f及び25gと、コンタクトホール26b、26cを介して画素電極21とが接続されている。保持容量素子の他方の電極(保持容量下電極)としては隣接の走査信号線22’を使用している。
また接続電極25は、保持容量上電極25d、25e、25f及び25gのいずれかが短絡した際には、短絡した保持容量上電極のみをTFT24のドレイン電極から電気的に分離できるように、保持容量上電極25d、25e、25f及び25gのそれぞれに接続されている。膜残り等により短絡が生じた際には、接続電極25の切断箇所Kをレーザー等により破壊分離すれば、短絡した保持容量上電極を容易にドレイン電極から電気的に分離できる。
またコンタクトホール26b、26cは、分割された保持容量上電極において、データ信号線23と接近した保持容量上電極25d、25g以外の箇所に、すなわち保持容量上電極25e、25fのみに形成されている。
但し、コンタクトホール26b、26cでの画素電極21となるITO等の膜をカバレージ良く形成することが難しいことや、保持容量電極を形成するアルミニウム等の金属膜と画素電極となるITO等の膜との接触抵抗が大きい等の問題により、コンタクトの信頼性が懸念される場合は、保持容量上電極25d及び/又は25gにもコンタクトホールを設けてもよい。
実施例2において、保持容量上電極25d、25e、25f及び25gとしては、図3に示すように、その形状が四辺形となっているが、これに限定されず、三角形、半円形、台形等の形状であってもよい。すなわち、保持容量上電極は、保持容量素子の絶縁膜の上に、隣の走査信号線22’のパターンに重なるように設けられ、少なくとも、データ信号線23に近接する保持容量上電極を他の部分と分割されるようにすればよい。なお、保持容量上電極は、図3に示すように、4分割され、保持容量上電極25d、25e、25f及び25gとして形成されているが、分割数(N)はこれに限定されず、N≧3であればよい。
実施例2においてはまた、図3に示すような配線パターンに接続電極25が形成されているが、これに限定されるものではない。すなわち、接続電極25は、保持容量上電極25d、25e、25f及び25gのいずれかが短絡した際、短絡した保持容量上電極のみをTFT24のドレイン電極から電気的に分離できるよう、保持容量上電極25d、25e、25f及び25gのそれぞれに、ドレイン電極につながる接続電極25の一部が接続されていればよい。
実施例3では、Cs−on−Commom方式でドレイン電極が接続配線を介して保持容量上電極に接続された形態について、図6を参照して説明する。
図6は、本発明の好適な形態におけるアクティブマトリクス基板の一画素の構成を示す平面模式図である。
図6において、アクティブマトリクス基板には、複数の画素電極21がマトリクス状に設けられており、これらの画素電極21の周囲を通り、互いに交差するように、走査信号を供給するための走査信号線22と、データ信号を供給するためのデータ信号線23とが設けられている。また、これらの走査信号線22とデータ信号線23との交差部分において、画素電極21に接続されるスイッチング素子としてのTFT24が設けられている。このTFT24のゲート電極には走査信号線22が接続され、ゲート電極に入力される走査信号によってTFT24が駆動制御される。また、TFT24のソース電極にはデータ信号線23が接続され、TFT24のソース電極にデータ信号が入力される。更に、ドレイン電極には、接続電極25と、接続電極25を介して保持容量素子の一方の電極(保持容量上電極)25bと、コンタクトホール26bを介して画素電極21とが接続されている。
本実施例では、接続電極25と、3つの分割電極25a、25b及び25cのうち、中央の分割電極25bとが接続されているが、これに限定されるものではない。すなわち、分割電極25a、25b及び25cがそれぞれコンタクトホール26a、26b及び26cを有し、そのコンタクトホール26a、26b及び26cを介して画素電極21と接続される場合は、分割電極25a、25b、25cのうち少なくとも一つに接続電極25が接続されていれば、全ての分割電極25a、25b及び25cと薄膜トランジスタ24のドレイン電極とを導通させることができる。
その他、本実施例においても、保持容量上電極(分割電極)25a、25b及び25cの形状及び分割数や、接続電極25のパターンについては、実施例1同様に特に限定されるものではない。
実施例4では、Cs−on−Commom方式でドレイン電極が接続電極を介さずに直接コンタクトホールを介して画素電極に接続された形態について、図7を参照して説明する。
図7は、本発明の好適な形態におけるアクティブマトリクス基板の一画素の構成を示す平面模式図である。
図7において、アクティブマトリクス基板には、複数の画素電極21がマトリクス状に設けられており、これらの画素電極21の周囲を通り、互いに交差するように、走査信号を供給するための走査信号線22と、データ信号を供給するためのデータ信号線23とが設けられている。また、これらの走査信号線22とデータ信号線23との交差部分において、画素電極21に接続されるスイッチング素子としてのTFT24が設けられている。このTFT24のゲート電極には走査信号線22が接続され、ゲート電極に入力される走査信号によってTFT24が駆動制御される。また、TFT24のソース電極にはデータ信号線23が接続され、TFT24のソース電極にデータ信号が入力される。更に、ドレイン電極には、コンタクトホール28を介して画素電極21が接続されている。画素電極21には、コンタクトホール26a、26b、26cを介して保持容量素子の一方の電極(保持容量上電極)25a、25b及び25cが接続されており、保持容量配線27とともに、保持容量素子を構成している。すなわち、接続電極は設けられておらず、TFT24のドレイン電極と保持容量上電極(分割電極)25a、25b及び25cとは、それぞれの分割電極)25a、25b及び25cに形成されたコンタクトホール26a、26b、26c、画素電極21及びコンタクトホール28を介して導通されている。
なお、本実施例においても、保持容量上電極(分割電極)25a、25b及び25cの形状及び分割数については、実施例1同様に特に限定されるものではない。
22:走査信号線
22’:隣接(次段)の走査信号線
23:データ信号線
24:薄膜トランジスタ(TFT)
25:接続電極
25a〜g:保持容量上電極(分割電極)
26a〜c、28:コンタクトホール
27:保持容量(共通)配線(保持容量下電極)
31:絶縁基板
32:ゲート電極
33:ゲート絶縁膜
34:高抵抗半導体層
36a:ソース電極
36b:ドレイン電極
38:層間絶縁膜
51:画素電極(太線内)
52:走査信号線
53:データ信号線
54:薄膜トランジスタ(TFT)
55:接続電極
56:コンタクトホール
57:保持容量(共通)配線(保持容量下電極)
61:絶縁基板
62:ゲート電極
63:ゲート絶縁膜
64:高抵抗半導体層
66a:ソース電極
66b:ドレイン電極
68:層間絶縁膜
98:膜残り
99:(ゲート絶縁膜の)ピンホール、導電性異物
Claims (5)
- 基板上の走査信号線とデータ信号線との交点に設けられ、ゲート電極が走査信号線に接続され、ソース電極がデータ信号線に接続され、ドレイン電極が接続電極に接続された薄膜トランジスタと、
保持容量配線又は走査信号線と少なくとも絶縁膜を介して対向するように設けられ、接続電極及び画素電極と接続された保持容量上電極とを備えたアクティブマトリクス基板であって、
該保持容量上電極は、保持容量配線又は走査信号線と対向する領域で3個以上の分割電極からなるものであり、かつ両端に位置する分割電極のうちのいずれか一方のみに設けられたコンタクトホールを含む1以上のコンタクトホールを介して画素電極に接続されていることを特徴とするアクティブマトリクス基板。 - 前記接続電極は、2以上の経路を有し、薄膜トランジスタと接続された2本以上の接続電極が架橋されて保持容量上電極に接続されることを特徴とする請求項1記載のアクティブマトリクス基板。
- 基板上の走査信号線とデータ信号線との交点に設けられ、ゲート電極が走査信号線に接続され、ソース電極がデータ信号線に接続され、ドレイン電極が画素電極に電気的に接続された薄膜トランジスタと、
保持容量配線又は走査信号線と少なくとも絶縁膜を介して対向するように設けられた保持容量上電極とを備えたアクティブマトリクス基板であって、
該保持容量上電極は、保持容量配線又は走査信号線と対向する領域で3個の分割電極からなり、
該3個の分割電極は、中央の分割電極のみにコンタクトホールが設けられ、かつ該中央の分割電極の面積が最も小さいことを特徴とするアクティブマトリクス基板。 - 請求項1〜3のいずれかに記載のアクティブマトリクス基板を備えたことを特徴とする表示装置。
- 前記表示装置は、液晶表示装置であることを特徴とする請求項4記載の表示装置。
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Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
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CN114115600A (zh) * | 2021-11-24 | 2022-03-01 | 福建华佳彩有限公司 | 一种减少面板内层触控线路不良的设计方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02165125A (ja) * | 1988-12-20 | 1990-06-26 | Seiko Epson Corp | 表示装置 |
JPH117046A (ja) * | 1997-06-16 | 1999-01-12 | Sharp Corp | 液晶表示装置 |
JP2002055361A (ja) * | 2000-05-31 | 2002-02-20 | Sharp Corp | 液晶表示装置及びその欠陥修正方法 |
JP2004093654A (ja) * | 2002-08-29 | 2004-03-25 | Sanyo Electric Co Ltd | 液晶表示器及びその製造方法 |
JP2004318086A (ja) * | 2003-03-31 | 2004-11-11 | Fujitsu Display Technologies Corp | 薄膜トランジスタ基板およびそのリペア方法 |
JP2005242306A (ja) * | 2004-01-28 | 2005-09-08 | Sharp Corp | アクティブマトリクス基板及び表示装置 |
-
2007
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02165125A (ja) * | 1988-12-20 | 1990-06-26 | Seiko Epson Corp | 表示装置 |
JPH117046A (ja) * | 1997-06-16 | 1999-01-12 | Sharp Corp | 液晶表示装置 |
JP2002055361A (ja) * | 2000-05-31 | 2002-02-20 | Sharp Corp | 液晶表示装置及びその欠陥修正方法 |
JP2004093654A (ja) * | 2002-08-29 | 2004-03-25 | Sanyo Electric Co Ltd | 液晶表示器及びその製造方法 |
JP2004318086A (ja) * | 2003-03-31 | 2004-11-11 | Fujitsu Display Technologies Corp | 薄膜トランジスタ基板およびそのリペア方法 |
JP2005242306A (ja) * | 2004-01-28 | 2005-09-08 | Sharp Corp | アクティブマトリクス基板及び表示装置 |
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