JP4954548B2 - 液晶表示装置およびその制御方法 - Google Patents

Description

本発明は液晶表示装置およびその制御方法に関するものである。

液晶表示装置で表示される画像はフレーム単位で表示が行われる。この場合、フレーム単位で各画素に対しては表示画像の明度や色合いに応じて画素電極と対向電極間で電圧が印加されるが、表示品質を向上させるため、フレーム毎に電圧を反転させる交流駆動制御が行われる。

この交流駆動制御については、従来種々のものが提案されており、フレーム全体の極性をフレーム毎に反転させるフレーム間交流、行または列ごとに反転させる行間交流または列間交流、千鳥配列状の単位で反転させる行列間交流などがある。

一般に書き込み特性は反対極性の場合に必ずしも同じではなく、しかも局所的に書き込み特性にばらつきがある。このため、反転前後のレベルの非対称性が生じてフリッカを発生させるが、行列間交流の場合には、レベル非対称箇所が空間的にばらつくため、フリッカが生じにくく、全体の画質は比較的良好となる。一方、フレーム間交流の場合には、レベル不一致箇所傾向がフレーム全体に現れるため、フリッカが生じやすく、全体の画質に悪影響を与えやすい。行間交流、列間交流の場合にはこれらの中間の画質となる。

一方、フレーム間交流では全画素をフレームごとに同時に反転させれば良いため、その制御がきわめて容易であるのに対し、行列間交流では千鳥状に画素を反転させなければならず、制御は複雑となる。

このことから、同じ画質ならばフリッカが生じにくい方式では制御のためのクロック周波数を下げることができ、低消費電力化を図ることができる。

このため、ドット反転と同様の効果を簡単な制御で行うことが提案されている。

このような例としては特許文献１（特開２０００−２６７６３４号公報）に開示されたものがあり、この特許文献１には、行選択を行うゲート配線を、列ごとに２行間で交互に配線しているものが開示されている。
特開２０００−２６７６３４号公報

しかしながら、特許文献１に記載のものは、行選択制御は通常と同様に容易であり、ドット反転と同様の画質を得ることはできるが、ゲート配線を１列ごとに２行間で蛇行させなければならず、製造上の困難性があるとともに不要な寄生容量が発生しやすいという問題がある。

本発明は、このような従来の問題を解決するためになされたもので、行間あるいは列間反転と同様の制御を行いながら、ドット反転の画質が得られ、かつ製造も容易で、消費電力を低減することのできる液晶表示装置およびその制御方法を提供することを目的とする。

本発明の一つの態様によれば、
マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、
前記画素アレイの複数の行単位に設けられたゲート線であって、対となる隣接行に対応する２本がゲート線対となって前記隣接行間に配置されたゲート線と、
前記画素アレイの複数の列単位に設けられたソース線と、
前記ゲート線にゲートが接続され、前記ゲート線が活性化されたときは前記ソース線のうちの選択されたものから対応する前記液晶素子に電圧を印加する薄膜トランジスタ回路とを備え、
前記薄膜トランジスタ回路は、各画素について対応するソース線と液晶素子間に複数のトランジスタを直列接続して構成され、
前記トランジスタ回路の直列接続された複数のトランジスタのうち、前記画素アレイにおいて、１つの対角線位置に存在する２つのトランジスタが両方ともｎチャネルトランジスタ、あるいは他の対角線位置に存在する２つのトランジスタのうち１つのトランジスタがｎチャネルトランジスタで他の１つのトランジスタがｐチャネルトランジスタであり、前記２つのトランジスタの一方のゲートは前記ゲート線対の一方に、２つのトランジスタの他方のゲートは前記ゲート線対の他方にそれぞれ接続され、
対となる２行の各２つのトランジスタとソース線間を、いずれか一方の行に設けられた追加のｎチャネルトランジスタを介して接続したことを特徴とするアクティブマトリクス型液晶表示装置が提供される。

本発明の一つの態様では、ゲート線を液晶表示素子に接続するトランジスタを各画素について複数とし、これを選択的に制御することにより、行間交流制御により行列間交流制御と同じ画素を得ることが可能となり、また、同じ画質ならばクロック周波数を低下させることができるため、消費電力を低下させることができる。

以下、図面を参照しながら、本発明の実施の形態のいくつかを詳細に説明する。

図１は本発明の第１の実施の形態にかかる液晶表示装置における画素部内の制御回路の構成を示す回路図である。

図１には、４行３列分の制御回路が示され、隣接する２行の間には２本１組のゲート線ＧａＮとＧｂＮの組および次のＧａＮ＋１とＧｂＮ＋１の組が示されている。ここでは、左上の２行２列分の構成につき説明する。

液晶１_ＭＮはｎチャネルトランジスタ３_ＭＮおよびこれに直列に接続されたｎチャネルトランジスタ５_ＭＮを介してソース線ＳＭに接続されており、トランジスタ３_ＭＮのゲートはゲート線ＧａＮに、トランジスタ５_ＭＮのゲートはゲート線ＧｂＮに接続されている。

次の行の液晶２_ＭＮにはｎチャネルトランジスタ４_ＭＮおよびこれに直列に接続されたｐチャネルトランジスタ６_ＭＮを介してソース線ＳＭに接続されており、トランジスタ４_ＭＮのゲートはゲート線ＧａＮに、トランジスタ６_ＭＮのゲートはゲート線ＧｂＮに接続されている。

次の列では、液晶１_{（Ｍ＋１）Ｎ}はｎチャネルトランジスタ３_{（Ｍ＋１）Ｎ}およびこれに直列に接続されたｐチャネルトランジスタ５_ＭＮを介してソース線ＳＭ＋１に接続されており、トランジスタ３_{（Ｍ＋１）Ｎ}のゲートはゲート線ＧａＮに、トランジスタ５_{（Ｍ＋１）Ｎ}のゲートはゲート線ＧｂＮに接続されている。

次の行の液晶２_{（Ｍ＋１）Ｎ}にはｎチャネルトランジスタ４_{（Ｍ＋１）Ｎ}およびこれに直列に接続されたｎチャネルトランジスタ６_{（Ｍ＋１）Ｎ}を介してソース線ＳＭ＋１に接続されており、トランジスタ４_ＭＮのゲートはゲート線ＧａＮに、トランジスタ６_ＭＮのゲートはゲート線ＧｂＮに接続されている。

従来の液晶表示装置では、製法上の制約から、pチャネルトランジスタが用いられることはなかったが、近年低温ポリシリコン技術が用いられるようになった結果、pチャネルトランジスタの形成が可能になったものである。

図２および図３はこのような回路においてソース線およびゲート線に印加される電圧波形を示す波形図であり、図３は図２の一垂直走査期間（フィールド期間）後の電圧波形を示す。

図２および図３に示されるように、ソース電位は一水平走査期間ごとに交番する。まず、図２に示すように、ゲート線ＧａＮとＧｂＮが共にハイのときはｎチャネルトランジスタ３_ＭＮおよびこれに直列に接続されたｎチャネルトランジスタ５_ＭＮが導通するため液晶１_ＭＮに正のソース電圧が印加される。このとき隣接列では次の行の液晶２_{（Ｍ＋１）Ｎ}に正のソース電圧が印加される。

次の水平走査期間では、ゲート線ＧａＮはハイ、ゲート線ＧｂＮはロウとなるため、ｎチャネルトランジスタ５_ＭＮが遮断される一方でｐチャネルトランジスタ６_ＭＮが導通し、液晶２_ＭＮには負のソース電圧が印加される。隣接列では、前の行の液晶１_{（Ｍ＋１）Ｎ}に負のソース電圧が印加される。

次の水平走査期間では駆動されるゲート線が次のＧａＮ＋１とＧｂＮ＋１の組に移行し、以下順次すべてのゲート線で同様の動作が繰り返される。したがって、正のソース電圧が印加される液晶と負のソース電圧が印加される液晶はそれぞれ千鳥配置となる。

図３に示す次の垂直走査期間では、ゲート線Ｇｂの電位が反転される。この結果、各液晶に印加される電圧極性は図２の場合とは全く反対になる。

このように、各画素内で液晶とゲート配線間に２つのトランジスタを直列に配設し、隣接行および列については一方を２つともｎチャネル、他方を２つのうち一つをｐチャネルとすることにより、複雑なゲート配線や、特殊な液晶の接続を必要とすることなく、行列間交流型の液晶駆動を行うことができる。

図４は、図１に示した構成の変形例を示すもので、ゲート線と液晶の間に３つの直列接続されたトランジスタを設けた構成を採用する。すなわち、図１に示した構成に加えて、ｎチャネルトランジスタ５_ＭＮとソース線ＳＭとの間にｎチャネルトランジスタ７_ＭＮが接続され、pチャネルトランジスタ６_ＭＮとソース線ＳＭとの間にｎチャネルトランジスタ８_ＭＮが接続されている。追加されたｎチャネルトランジスタ７_ＭＮおよび８_ＭＮのゲートは、トランジスタ３_ＭＮおよびトランジスタ４_ＭＮのゲートと同様にゲート線ＧａＮに接続されている。このような構成は隣接列でも同様となっている。

図４に示した構成では、pチャネルトランジスタは安定に形成可能な２つのnチャネルトランジスタの間に介在するため、誤動作が少ない。

図５は図４で追加した２つのトランジスタを１つのトランジスタで兼用させたもので、図４におけるｎチャネルトランジスタ７_ＭＮは省略され、トランジスタ５_ＭＮもトランジスタ８_ＭＮに直列接続されている。

この実施例では、図４の場合よりもトランジスタの数が一つ少ないにもかかわらず安定動作を期待できる。

以上の実施例は行間交流を例にとって説明したが、列間交流の場合にも可能である。図６は列間交流を実現する構成の一例を示す回路図であり、ここでは（ｎ〜ｎ＋３）行（ｍ〜ｍ＋２）列の構成が示されているが、特に（ｎ〜ｎ＋１）行（ｍ〜ｍ＋１）列について詳細に説明する。

まずｍ列ｎ行について見ると、ソース線Ｓｍと次列のソース線Ｓｍ＋１の間にｎチャネルトランジスタ１２_ｍｎおよびｐチャネルトランジスタ１４_ｍｎが直列接続され、これらのゲートは左右選択線Ｌ／Ｒに接続されている。トランジスタ１２_ｍｎとトランジスタ１４_ｍｎとの接続ノードと液晶１１_ｍｎ間にはｎチャネルトランジスタ１３_ｍｎが接続され、そのゲートはゲート線Ｇｎに接続されている。

同じ列の次の行では、ソース線Ｓｍと次列のソース線Ｓｍ＋１の間にｐチャネルトランジスタ１２_{ｍ（ｎ＋１）}およびｐチャネルトランジスタ１４_{ｍ（ｎ＋１）}が直列接続され、これらのゲートは左右選択線Ｌ／Ｒに接続されている。トランジスタ１２_{ｍ（ｎ＋１）}とトランジスタ１４_{ｍ（ｎ＋１）}との接続ノードと液晶１１_{ｍ（ｎ＋１）}間にはｎチャネルトランジスタ１３_{ｍ（ｎ＋１）}が接続され、そのゲートはゲート線Ｇｎ＋１に接続されている。

隣接するｍ＋１列についてはｎ行では、ソース線Ｓｍ＋１と次列のソース線Ｓｍ＋２の間にｎチャネルトランジスタ１２_{（ｍ＋１）ｎ}およびｐチャネルトランジスタ１４_{（ｍ＋１）ｎ}が直列接続され、これらのゲートは左右選択線Ｌ／Ｒに接続されている。トランジスタ１２_{（ｍ＋１）ｎ}とトランジスタ１４_{（ｍ＋１）ｎ}との接続ノードと液晶１１_{（ｍ＋１）ｎ}間にはｎチャネルトランジスタ１３_{（ｍ＋１）ｎ}が接続され、そのゲートはゲート線Ｇｎに接続されている。

同じ列の次の行では、ソース線Ｓｍ+１と次列のソース線Ｓｍ＋２の間にｐチャネルトランジスタ１２_{（ｍ＋１）（ｎ＋１）}およびｎチャネルトランジスタ１４_{（ｍ＋１）（ｎ＋１）}が直列接続され、これらのゲートは左右選択線Ｌ／Ｒに接続されている。トランジスタ１２_{（ｍ＋１）（ｎ＋１）}とトランジスタ１４_{（ｍ＋１）（ｎ＋１）}との接続ノードと液晶１１_{（ｍ＋１）（ｎ＋１）}間にはｎチャネルトランジスタ１３_{（ｍ＋１）（ｎ＋１）}が接続され、そのゲートはゲート線Ｇｎ＋１に接続されている。

次にこの回路の制御につき、図７および図８を参照して説明する。図７はある垂直走査期間、図８はその次の垂直走査期間における、左右選択線とゲート線に印加される波形を示す。

左右選択線Ｌ／Ｒは液晶に印加されるソース電圧を液晶の左右いずれのソース線から供給を受けるかを決定する信号を供給する。すでに説明したように、２つのソース線間に直列接続されたｎチャネルトランジスタとｐチャネルトランジスタは行毎に反対位置に配置される。

図７に示すように、Ｌ／Ｒ線がハイであるときには、ｎ行ではトランジスタ１２がオンとなって左側のソース線と接続されるのに対し、ｎ＋１行ではトランジスタ１４がオンとなって右側のソース線と接続される。

左側のソース線Ｓｍには常に正のソース電位が、右側のソース線Ｓｍ＋１には常に負のソース電位が与えられため、液晶１１_ｍｎにはゲート線Ｇｎがハイのときに正のソース電位が印加され、液晶１１_{ｍ（ｎ＋１）}にはゲート線Ｇｎ＋１がハイのときに負のソース電位が印加される。

隣接列について見ると、同様に左側のソース線から電位を供給されるため、液晶１１_{ｍ（ｍ＋１）ｎ}には負のソース電位が印加され、液晶１１_{（ｍ＋１）（ｎ＋１）}には正のソース電位が印加される。

このように水平走査期間の経過とともに、正電位と負電位の液晶が千鳥状に分布することになる。

次に、図８に示すように、左右選択線Ｌ／Ｒをロウにすると、ｐチャネルトランジスタがオンとなるため、各液晶で接続されるソース線が図７の場合とは左右逆になり、液晶に印加される電位の極性は反転する。

このようにして、行間交流の場合と同様に、複雑なゲート配線や、特殊な液晶の接続を必要とすることなく、行列間交流型の液晶駆動を行うことが可能となる。

図９は図６に示した実施例の変形例であり、基本構成は図トランジスタ１２および１４をソース線に接続せずに共通接続し、その共通接続点とソース線との間にｎチャネルトランジスタ１５を接続し、そのゲートをゲート線に接続したものであり、トランジスタ１５、１２，１３あるいは１５，１４，１３の３つのトランジスタを介する径路で液晶に電圧が印加される。

この実施例では図６に示した回路と比べてより誤動作が少なく、リーク電流を減少できることから消費電力をさらに減少させることができる。

図１０は図１に示した実施態様の更なる変形例を示すもので、図１において説明した基本の４つの画素について示しており、同じ構成要素には同じ参照符号を付けて詳細な説明を省略する。

この実施の形態では、左上の画素では、ｎチャネルトランジスタ３_ＭＮと液晶の接続点に接続された補助容量９_ＭＮが積極的に利用され、この補助容量の他方側は対向電極ＣＮに接続されている。隣接列においても同様に補助容量９_{（Ｍ＋１）Ｎ}は対向電極ＣＮに接続されている。

また、隣接行においても、同様に補助容量１０_ＭＮおよび１０_{（Ｍ＋１）Ｎ}の他方側も対向電極Ｃ_Ｎに接続されている。

また、この実施の形態でも図１の場合と同様に、ソース線には水平走査期間ごとに反転した電位が与えられる。

図１１を参照して、図１０の構成における動作を説明する。
ゲート線ＧａおよびＧｂが共にハイである期間に対向電極Ｃ_Ｎは一旦負側に引き下げられる。液晶と補助容量の接続ノードをＰで表すと、最初の水平走査期間にＰ１ノードにはソース線ＳＭより電圧が供給され、液晶１_ＭＮへの書き込みが行われると共に、補助容量９ＭＮも充電される。

次の水平走査期間ではゲート線ＧｂＮがロウとなることにより、補助容量９_ＭＮに蓄積された電荷が液晶１_ＭＮに供給され、Ｐ１ノードの電位はさらに上昇する。この現象はキックバックと称される。一方、隣接列の画素では、ゲート線ＧｂＮがロウとなってｐチャネルトランジスタ５_{（Ｍ＋１）Ｎ}がオンとなってソース線ＧｂＮより負の電圧が供給され、液晶１_{（Ｍ＋１）Ｎ}への書き込みが行われるとともに補助容量９（_{Ｍ＋１）Ｎ}が負側に充電される。

この水平走査期間の終了時点で対向電極ＣＮの電位はゼロとなるため、Ｐ1ノードの電位はピーク値から少し低下したレベルで安定し、Ｐ２ノードの電位は書き込み開始時よりもさらに低下したレベルで安定する。このような動作はいわゆる容量性駆動である。

垂直走査期間の終了時にはＰ１とＰ２は全く逆の動作を行うことになるが、図１１から明らかなように、正側と負側の書き込み開始時の電圧差に比べて安定時の電圧差が大きく、よりコントラストの高い高品位の画質が得られるとともに、同じ画質ならば、ソース線に供給する電圧の絶対値を下げることができ、低消費電力化も実現できる。

なお、この実施の形態においては、容量性駆動を隣接部分で共通に行う点に特徴がある。

図１２は図６で説明した実施例の変形例で、図６と同じ構成要素には同じ参照番号を付してその説明を省略する。

図６の構成と異なるところは、ゲート線のレベルに応じてスイッチングされ、左右のソース線のいずれかの電圧を液晶に印加するトランジスタ１３と液晶の接続ノードに一端が接続された補助容量１６を有していることと、ゲート線が設けられている行間部分の次の行間部分に２本の対向電極が配設されており、この対向電極に補助容量が接続されている点である。

具体的には、n行とn+１行との間にはこれらに対応した２本の対向電極CnおよびCn+1が配設されており、対向電極Cnには補助容量16mnと16m(n+１)とが接続され、対向電極Cn+1には補助容量(16m+1)n)と16(m+1)(n+１)とが接続されている点である。

この構成の動作は基本的に図６の場合と同様で、容量性駆動を組み合わせることによって、さらに低電力消費での列間交流制御で行列間交流制御の場合と同様の画質を得ることができる。

以上説明したような容量性駆動を隣接部分で共通に行うことは、図１あるいは図６に示した特殊な制御で行列間交流を実現した構成のみでなく、従来通常に行われている行間交流、列間交流、行列間交流の各制御に適用しても消費電力を減少させることが可能となる。

図１３は通常の行間交流制御の場合に適用した実施例を示す回路図である。基本となる４つの画素についてのみ説明すると、液晶素子２１mnはゲートがゲート線ＧＮに接続されたｎチャネルトランジスタ２２mnを介してソース線Ｓｎされており、トランジスタ２２と液晶素子２１の接続ノードには補助容量２３ｍｎが接続され、他端は対向電極ＣＮに接続されており、この接続関係はこれに隣接する他の３画素でも同じ構成となっている。

この実施例では行間交流を行う構成となっており、ｎ行の液晶素子がすべて正側に駆動されるとき、ｎ＋１行の液晶表示素子はすべて負側に駆動される。そして、２つの行で共通に補助電極に接続された対向電極に対して特殊な駆動を行っている。

図１４はこのような対向電極に対する駆動の様子を示すもので、最初の水平走査期間の間、ｎ行の液晶素子を正側に駆動するためにｎ行のトランジスタを導通するようにゲート線ＧＮにハイ電圧が供給され、対向電極ＣＮでは基準レベルよりも引き下げておく。これによりP1ノードのレベルが上昇して液晶素子への書き込みが行われると共に補助容量２３ＭＮが充電される。この期間、Ｎ＋１行ではノードＰ２のレベルが低下する。

次の水平走査期間では、ゲート線ＧＮ＋１にハイ電圧が供給されるが、対向電極ＣＮのレベルも正側に反転させる。これにより、Ｐ１ノードの電位はさらに上昇すると共に、Ｐ２ノードの電位は負側の書き込み電位となり、補助容量２３Ｍ（Ｎ＋１）も負側に充電される。このため、ゲート線ＧＮ＋１が基準電位に戻ったときに補助容量２３Ｍ（Ｎ＋１）はＰ２電位をさらに低下させる。

垂直走査期間経過後ゲート線ＧＮ、ＧＮ＋１には先に説明したのと同様なハイレベル信号が現れるが、今度はＰ２が正側、Ｐ１が負側に駆動される。

このように対向電極の電位をゲート線の選択に同期させて振らせることにより、補助容量の充電を利用して液晶駆動ノードの電位を大きく変化させることができ、逆に同じ振幅ならば全体の電位を低下させて消費電力を低下させることができる。

図１５は列間交流制御に適用した実施例を説明する回路図である。図１３の場合との違いは、２行１列ごとに対向電極の制御が分割されている点である。すなわち、図１５に示すように、ｍ列のｎ行およびｎ＋１行の画素部の補助容量２３ｍｎと２３ｍ（ｎ＋１）は対向電極ＣＮに接続され、ｍ＋１列のｎ行およびｎ＋１行の画素部の補助容量２３（ｍ＋１）ｎと２３（ｍ＋１）（ｎ＋１）は対向電極ＣＮ＋１に接続されている。

この構成の動作は図１６で説明されており、ゲート線ＧＮをハイにすることによりノードＰ１のレベルを上昇させると共にノードＰ２のレベルを低下させることによってそれぞれ液晶素子への書き込みを行い、次の水平走査期間ではゲート線ＧＮ＋１をハイにすることによりノードＰ３のレベルを上昇させると共にノードＰ４のレベルを低下させてそれぞれ液晶素子の書き込みを行う。

この時点で対向電極ＣＮの電位を上昇させ、対向電極ＣＮ＋１の電位を低下させることにより、すでにハイレベルにあるノードＰ１およびＰ３の電位はさらに上昇し、すでにローレベルにあるノードＰ２およびＰ４の電位はさらに低下する。

垂直走査期間経過後ゲート線ＧＮＧＮ＋１にハイレベルを与えることにより、列単位で正負を交換する列間交流が実現できる。

図１７は行列間交流制御に適用した実施例を説明する回路図である。この構成自体は図１５と全く同じであるので、詳細な説明は省略する。

図１８はその動作を示す波形図であり、図１６の列間交流の場合との相違は、ゲート線の活性化に同期させて対向電極の極性を正負間で交換している点である。これによる液晶素子接続ノードの電位変化は図１１で説明したのと全く同じである。

以上のように、液晶素子とその選択トランジスタの接続ノードに接続された補助容量を対向電極の電圧制御により充放電させることにより、より低い動作電圧で確実な液晶への書き込みが可能になる。

以上の説明した各実施例は限定的なものではなく、本発明の精神を逸脱することなく、当業者が想到できるあらゆる変形例にも適用できるものである。

本発明の第１の実施の形態にかかる液晶表示装置の画素部内の制御回路の構成を示す回路図である。 図１におけるソース線およびゲート線に印加される電圧波形を示す波形図である。 図２の垂直走査期間後におけるソース線およびゲート線に印加される電圧波形を示す波形図である。 図１の構成の変形例を示す回路図である。 図１の構成のさらなる変形例を示す回路図である。 本発明の第２の実施の形態にかかる液晶表示装置の画素部内の制御回路の構成を示す回路図である。 図６における左右選択線およびゲート線に印加される電圧波形を示す波形図である。 図７の垂直走査期間後における左右選択線およびゲート線に印加される電圧波形を示す波形図である。 図６の構成の変形例を示す回路図である。 本発明の第３の実施の形態にかかる液晶表示装置の画素部内の制御回路の構成を示す回路図である。 図１０におけるゲート線、対向電極、液晶接続ノードにおける電圧変化を示す波形図である。 本発明の第４の実施の形態にかかる液晶表示装置の画素部内の制御回路の構成を示す回路図である。 対向電極の電位操作により補助容量の充放電を活用する本発明にかかる液晶表示装置の行間交流制御を行う実施例を説明する回路図である。 図１３における動作を説明する波形図である。 列間交流制御を行う他の実施例を説明する回路図である。 図１５における動作を説明する波形図である。 行列間交流制御を行う他の実施例を説明する回路図である。 図１７における動作を説明する波形図である。

符号の説明

１、２、１１、２１ 液晶素子
３、４、５、６、７、８、１２、１３、１４、１５、２２ トランジスタ
９、１６、２３ 補助容量
Ｃ 対向電極
Ｇａ、Ｇｂ ゲート線
Ｌ／Ｒ 左右選択線
Ｓ ソース線

Claims (3)

1. マトリクス状に配設され、それぞれ液晶素子を有する画素アレイと、
   前記画素アレイの複数の行単位に設けられたゲート線であって、対となる隣接行に対応する２本がゲート線対となって前記隣接行間に配置されたゲート線と、
   前記画素アレイの複数の列単位に設けられたソース線と、
   前記ゲート線にゲートが接続され、前記ゲート線が活性化されたときは前記ソース線のうちの選択されたものから対応する前記液晶素子に電圧を印加する薄膜トランジスタ回路とを備え、
   前記薄膜トランジスタ回路は、各画素について対応するソース線と液晶素子間に複数のトランジスタを直列接続して構成され、
   前記トランジスタ回路の直列接続された複数のトランジスタのうち、前記画素アレイにおいて、１つの対角線位置に存在する２つのトランジスタが両方ともｎチャネルトランジスタ、あるいは他の対角線位置に存在する２つのトランジスタのうち１つのトランジスタがｎチャネルトランジスタで他の１つのトランジスタがｐチャネルトランジスタであり、前記２つのトランジスタの一方のゲートは前記ゲート線対の一方に、２つのトランジスタの他方のゲートは前記ゲート線対の他方にそれぞれ接続され、
   対となる２行の各２つのトランジスタとソース線間を、いずれか一方の行に設けられた追加のｎチャネルトランジスタを介して接続したことを特徴とするアクティブマトリクス型液晶表示装置。
2. 前記ゲート線対には、前記対となる２行が選択されるときには、その１方は水平走査期間ごとにハイレベルが印加され、他方には１行分の水平走査期間終了後にハイからロウあるいはその逆のレベル変化を生じ、このハイからロウあるいはその逆のレベル変化は垂直走査期間ごとに交換されるような制御が行われることを特徴とする請求項１に記載のアクティブマトリクス型液晶表示装置。
3. 前記トランジスタ回路の直列接続されたトランジスタは、前記画素アレイにおいて、１つの対角線位置に存在するものは、３つともｎチャネルトランジスタ、他の対角線位置に存在するものは中央のｐチャネルトランジスタの両側にｎチャネルトランジスタを有する３つのトランジスタで構成され、
   同一列の隣接行の画素におけるそれぞれ３つのトランジスタのうちの中央のもののゲートが前記ゲート線対の一方に、他の４つのトランジスタのゲートは前記ゲート線対の他方にそれぞれ接続されたことを特徴とする請求項１に記載のアクティブマトリクス型液晶表示装置。

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