JP5891678B2 - 電気光学装置および表示装置 - Google Patents

Description

本技術は、画素ごとに２本のデータ線が割り当てられた電気光学装置およびそれを備えた表示装置に関する。

近年、オフィスだけでなく、家庭でも、スクリーンに映像を投影するプロジェクタが広く利用されている。プロジェクタは、光源からの光をライトバルブで変調することにより画像光を生成し、スクリーンに投射して表示を行うものである。ライトバルブは、液晶パネルで構成されており、各画素が外部からの映像信号に応じてアクティブマトリクス駆動されることにより、光を変調するようになっている（例えば、特許文献１参照）。

特開２００６−０７９１１８号公報

プロジェクタが家庭で普及するに伴い、プロジェクタの小型化および高精細化が進んでいる。そのため、各画素に含まれる画素回路において、容量素子の容量を十分に確保できるスペースがなくなりつつある。そこで、更なる高精細化を容易にするために、大きな容量素子を必要としないデジタル駆動で液晶素子を駆動することが考えられる。

デジタル駆動方式では、映像信号の各フレームが、１フレーム期間より短時間である異なる表示期間を持つ複数のサブフレームで構成され、各サブフレームを順に選択的にオン、オフ制御することにより１フレームが表示される。このとき、各サブフレームにおいて、前半と後半とで液晶に印加する電圧の正負を反転させる反転駆動を行うことがある。この反転駆動は、液晶に加わる直流成分をキャンセルすることで、フリッカーや、直流電圧印加による液晶材料の劣化を抑制することを目的としている。

このような反転駆動を実現する簡易な方法として、例えば、正極性の映像信号と、負極性の映像信号とで、選択回路およびバッファ回路のセットを１つずつ画素回路に設けることが考えられる。ここで、メモリ回路がＳＲＡＭ（Static Random Access Memory）からなる場合、上述の画素回路には、例えば、１２個のトランジスタが必要となる。例えば、図８に示したように、メモリ回路２８Ａで６個のトランジスタ（Ｎ１，Ｎ２，Ｎ５，Ｎ６，Ｐ１，Ｐ２）、選択回路２８Ｂで４個のトランジスタ（Ｎ３，Ｎ４，Ｐ３，Ｐ４）、バッファ回路２８Ｃで２個のトランジスタ（Ｎ７，Ｐ５）が必要となる。しかし、高精細化の観点からは、トランジスタの数をできるだけ少なくして、画素回路の面積を小さくすることが好ましい。

本技術はかかる問題点に鑑みてなされたものであり、その目的は、画素回路の面積を小さくすることの可能な電気光学装置および表示装置を提供することにある。

本技術の電気光学装置は、２本のデータ線を一組とする複数組のデータ線と、複数本のゲート線とがそれぞれ交差する部分に対応して設けられた複数の画素を備えている。各画素は、電気光学素子と、電気光学素子に接続された画素回路とを有している。画素回路は、一組のデータ線およびゲート線に接続された保持回路と、保持回路の出力と電気光学素子とに接続された選択回路とを有している。保持回路は、一組のデータ線の一方に印加される第１映像信号を、ゲート線に印加される書込選択信号に応じてサンプリングして保持するとともに、一組のデータ線の他方に印加される第２映像信号を、ゲート線に印加される書込選択信号に応じてサンプリングして保持することの可能な構成となっている。選択回路は、保持回路で保持された第１映像信号および第２映像信号を、出力選択信号に応じて選択的に電気光学素子に出力することの可能な構成となっている。選択回路の出力が、電気光学素子に直接、接続されている。電気光学素子は、画素回路から見たときの当該電気光学素子の負荷容量が、保持回路に保持されたサンプリング信号の情報を破壊しない大きさとなるように、構成されている。保持回路は、書込選択信号に応じて第１映像信号をサンプリングするトランジスタと、書込選択信号に応じて第２映像信号をサンプリングするトランジスタと、第１映像信号および第２映像信号のサンプリング信号を保持するＳＲＡＭ（Static Random Access Memory）とを有している。選択回路は、ＳＲＡＭに保持された、第１映像信号のサンプリング信号を出力選択信号に応じて電気光学素子に出力する一対のトランジスタと、ＳＲＡＭに保持された、第２映像信号のサンプリング信号を出力選択信号に応じて電気光学素子に出力する一対のトランジスタとを有している。ＳＲＡＭは、複数のトランジスタで構成されている。保持回路および選択回路に含まれる各トランジスタは、ゲートと、ゲートを間にして互いに対向する一対のソース・ドレイン領域とを有している。保持回路および選択回路に含まれる複数のトランジスタは、第１チャネル型の複数の第１トランジスタと、第２チャネル型の複数の第２トランジスタとで構成されている。ＳＲＡＭおよび選択回路に含まれる複数の第１トランジスタでは、互いに隣接する第１トランジスタ同士において、ソース・ドレイン領域が互いに共通化されている。ＳＲＡＭおよび選択回路に含まれる複数の第２トランジスタでは、互いに隣接する第２トランジスタ同士において、ソース・ドレイン領域が互いに共通化されている。複数の第１トランジスタにおいて、ソース・ドレイン領域が一列に配置されている。複数の第２トランジスタにおいても、ソース・ドレイン領域が一列に配置されている。

本技術の表示装置は、照明光学系と、入力された映像信号に基づいて照明光学系からの光を変調することにより、画像光を生成する電気光学装置と、電気光学装置で生成された画像光を投射する投影光学系とを備えている。この表示装置に搭載されている電気光学装置は、上記の電気光学装置と同一の構成要素を備えている。

本技術の電気光学装置および表示装置では、選択回路が、保持回路の出力と電気光学素子とに接続されている。つまり、選択回路の出力と電気光学素子との間にバッファ回路が設けられておらず、選択回路の出力と、電気光学素子とが互いに直接に接続されている。そのため、バッファ回路によって占められていた領域の分だけ、画素回路のサイズが小さくなる。

本技術の電気光学装置および表示装置によれば、バッファ回路を省略し、選択回路の出力と、電気光学素子とを互いに直接に接続するようにしたので、バッファ回路によって占められていた領域の分だけ、画素回路のサイズを小さくすることができる。

本技術の一実施の形態に係る投射型表示装置の全体構成を示す図である。 図１の液晶ライトバルブの概略構成を示す図である。 図２の画素の機能ブロックを示す図である。 図３の画素の回路構成を示す図である。 図４の画素のレイアウトの一例を示す図である。 図５の画素のうちゲート、ソースおよびドレインだけを抽出した図である。 本実施の形態の画素回路と、従来の画素回路との相違点を示す図である。 図７における従来の画素の回路構成を示す図である。

以下、実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態
２．変形例

＜１．実施の形態＞
［構成］
図１は、本技術の一実施の形態に係る投射型表示装置１０の全体構成の一例を表したものである。投射型表示装置１０は、例えば、図示しない情報処理装置の画面に表示されている画像をスクリーン２０上に投影するものである。投射型表示装置１０は、反射型の液晶パネルをライトバルブとして使用した反射型液晶プロジェクタである。投射型表示装置１０は、例えば、赤、緑および青の各色用の液晶ライトバルブ２１Ｒ，２１Ｇ，２１Ｂを３枚用いてカラー画像表示を行う、いわゆる３板方式のものである。投射型表示装置１０は、例えば、光源１１と、ダイクロイックミラー１２，１３と、全反射ミラー１４とを備えている。投射型表示装置１０は、さらに、例えば、偏光ビームスプリッタ１５，１６，１７と、合成プリズム１８と、投射レンズ１９とを備えている。

なお、光源１１、ダイクロイックミラー１２，１３、全反射ミラー１４、偏光ビームスプリッタ１５，１６，１７および合成プリズム１８からなる光学系が、「照明光学系」の一具体例に相当する。また、投射レンズ１９が、「投影光学系」の一具体例に相当する。

光源１１は、カラー画像表示に必要とされる、赤色光、青色光および緑色光を含んだ白色光を発するものであり、例えばハロゲンランプ、メタルハライドランプまたはキセノンランプなどにより構成されている。ダイクロイックミラー１２は、光源１１の光路ＡＸ上に配置されており、光源１１からの光を、青色光Ｂとその他の色光（赤色光Ｒ，緑色光Ｇ）とに分離する機能を有している。ダイクロイックミラー１３は、光源１１の光路ＡＸ上に配置されており、ダイクロイックミラー１２を通過した光を、赤色光Ｒと緑色光Ｇとに分離する機能を有している。全反射ミラー１４は、ダイクロイックミラー１２で反射された光の光路上に配置されており、ダイクロイックミラー１２によって分離された青色光Ｂを、偏光ビームスプリッタ１７に向けて反射するようになっている。

偏光ビームスプリッタ１５は、赤色光Ｒの光路上に配置されており、偏光分離面１５Ａにおいて、入射した赤色光Ｒを互いに直交する２つの偏光成分に分離する機能を有している。偏光ビームスプリッタ１６は、緑色光Ｇの光路上に配置されており、偏光分離面１６Ａにおいて、入射した緑色光Ｇを互いに直交する２つの偏光成分に分離する機能を有している。偏光ビームスプリッタ１７は、青色光Ｂの光路上に配置されており、偏光分離面１７Ａにおいて、入射した青色光Ｂを互いに直交する２つの偏光成分に分離する機能を有している。偏光分離面１５Ａ，１６Ａ，１７Ａは、一方の偏光成分（例えばＳ偏光成分）を反射し、他方の偏光成分（例えばＰ偏光成分）を透過するようになっている。

液晶ライトバルブ２１Ｒ，２１Ｇ，２１Ｂは、反射型の液晶パネルを含んで構成されたものであり、入力された映像信号に基づいて入射光を変調することにより、各色の映像光を生成するものである。なお、液晶ライトバルブ２１Ｒ，２１Ｇ，２１Ｂの構成については、後に詳述するものとする。液晶ライトバルブ２１Ｒは、偏光分離面１５Ａにおいて反射された赤色光Ｒの光路上に配置されている。液晶ライトバルブ２１Ｒは、例えば、赤色の映像信号に応じてパルス幅変調（ＰＷＭ）されたデジタル信号によって駆動され、それによって入射光を変調させると共に、その変調光を偏光ビームスプリッタ１５に向けて反射する機能を有している。液晶ライトバルブ２１Ｇは、偏光分離面１６Ａにおいて反射された緑色光Ｇの光路上に配置されている。液晶ライトバルブ２１Ｇは、例えば、緑色の映像信号に応じてパルス幅変調（ＰＷＭ）されたデジタル信号によって駆動され、それによって入射光を変調させると共に、その変調光を偏光ビームスプリッタ１６に向けて反射する機能を有している。液晶ライトバルブ２１Ｂは、偏光分離面１７Ａにおいて反射された青色光Ｂの光路上に配置されている。液晶ライトバルブ２１Ｂは、例えば、青色の映像信号に応じてパルス幅変調（ＰＷＭ）されたデジタル信号によって駆動され、それによって入射光を変調させると共に、その変調光を偏光ビームスプリッタ１７に向けて反射する機能を有している。

合成プリズム１８は、液晶ライトバルブ２１Ｒ，２１Ｇ，２１Ｂから出射され、偏光ビームスプリッタ１５，１６，１７を透過した各変調光の光路が互いに交差する位置に配置されている。合成プリズム１８は、各変調光を合成し、カラーの映像光を生成する機能を有している。投射レンズ１９は、合成プリズム１８から出射された映像光の光路上に配置されており、合成プリズム１８から出射された映像光を、スクリーン２０に向けて投射する機能を有している。

図２は、図１の液晶ライトバルブ２１Ｒ，２１Ｇ，２１Ｂの全体構成の一例を表したものである。液晶ライトバルブ２１Ｒ，２１Ｇ，２１Ｂは、例えば、パネル部２２と、パネル部２２に接続されたフレキシブルプリント基板（ＦＰＣ：Flexible printed circuits）２３（以下、ＦＰＣ２３と称する。）とを有している。パネル部２２は、例えば、複数の画素２５がマトリクス状に形成された画素領域２４と、データ線駆動回路２６と、走査線駆動回路２７とを有している。パネル部２２は、各画素２５がデータ線駆動回路２６および走査線駆動回路２７によってアクティブ駆動されることにより、外部から入力されたデジタル信号に基づく画像を表示するものである。

パネル部２２は、列方向に延在する２本のデータ線ＤＴＬ，ｘＤＴＬを一組とする複数組のデータ線と、行方向に延在する複数本のゲート線ＷＳＬとを有している。なお、パネル部２２が、「電気光学装置」の一具体例に相当する。一組のデータ線ＤＴＬ，ｘＤＴＬと、ゲート線ＷＳＬとの交差部分に対応して、画素２５が設けられている。一組のデータ線ＤＴＬ，ｘＤＴＬは、データ線駆動回路２６の出力端（図示せず）に接続されている。各ゲート線ＷＳＬは、走査線駆動回路２７の出力端（図示せず）に接続されている。

データ線駆動回路２６は、例えば、外部から供給される１水平ライン分のデジタル信号（正極側のデジタル信号、負極側のデジタル信号）を、各画素２５に信号電圧として供給するものである。具体的には、データ線駆動回路２６は、例えば、１水平ライン分の正極側のデジタル信号を、走査線駆動回路２７により選択された１水平ラインを構成する各画素２５に、データ線ＤＴＬを介してそれぞれ供給するものである。さらに、データ線駆動回路２６は、例えば、１水平ライン分の負極側のデジタル信号を、走査線駆動回路２７により選択された１水平ラインを構成する各画素２５に、データ線ｘＤＴＬを介してそれぞれ供給するものである。

走査線駆動回路２７は、例えば、外部から供給される走査タイミング制御信号に応じて、駆動対象の画素２５を選択する機能を有している。具体的には、走査線駆動回路２７は、例えば、走査線ＷＳＬを介して、選択パルスを画素２５の選択回路（図示せず）に印加することにより、マトリックス状に形成されている画素２５のうちの１行を駆動対象として選択するようになっている。そして、これらの画素２５では、データ線駆動回路２６から供給される信号電圧に応じて、１水平ラインの表示がなされる。このようにして、走査線駆動回路２７は、例えば、時分割的に１水平ラインずつ順次走査を行い、画素領域全体にわたった表示を行うようになっている。

次に、画素２５の回路構成について説明する。画素２５は、図３に示したように、液晶素子２９と、液晶素子２９に接続された画素回路２８とを有している。画素回路２８は、メモリ回路２８Ａと、メモリ回路２８Ａの出力と液晶素子２９とに接続された選択回路２８Ｂとを有している。画素回路２８は、選択回路２８Ｂの出力と液晶素子２９との間に、バッファ回路を有していない。そのため、液晶素子２９の負荷容量が画素回路２８から見える。しかし、液晶素子２９は、画素回路２８から見たときの当該液晶素子２９の負荷容量が、メモリ回路２８Ａに保持されたサンプリング信号の情報（例えば「１」や「０」の情報）を破壊しない大きさとなるように、構成されている。従って、本実施の形態では、上述のバッファ回路が必要ない。

図４は、メモリ回路２８Ａおよび選択回路２８Ｂの一例と、液晶素子２９の概略構成とを表したものである。メモリ回路２８Ａは、一組のデータ線ＤＴＬ，ｘＤＴＬおよびゲート線ＷＳＬに接続されている。メモリ回路２８Ａは、データ線ＤＴＬに印加される正極の映像信号（第１映像信号）を、ゲート線ＷＳＬに印加される書込選択信号Ｖｗｓｌに応じてサンプリングして保持するとともに、データ線ｘＤＴＬに印加される負極の映像信号（第２映像信号）を、ゲート線ＷＳＬに印加される書込選択信号Ｖｗｓｌに応じてサンプリングして保持することの可能な構成となっている。メモリ回路２８Ａは、例えば、書込選択信号Ｖｗｓｌに応じて正極の映像信号をサンプリングするｎチャネル型（第１チャネル型）のトランジスタＮ５と、書込選択信号Ｖｗｓｌに応じて負極の映像信号をサンプリングするｎチャネル型のトランジスタＮ６を有している。メモリ回路２８Ａは、例えば、さらに、トランジスタＮ５およびトランジスタＮ６でサンプリングされたサンプリング信号を保持するＳＲＡＭを有している。

メモリ回路２８Ａは、例えば、図４に示したように、ＳＲＡＭを含んで構成されており、２つのＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを互いに向かい合わせた構造を有している。一方のＣＭＯＳインバータは、ｎチャネル型のトランジスタＮ５を介してデータ線ＤＴＬに接続されたものである。このＣＭＯＳインバータは、ｐチャネル型（第２チャネル型）のトランジスタＰ１のソースまたはドレインと、ｎチャネル型のトランジスタＮ１のソースまたはドレインとを互いに直列接続したものを、電源線ＶＣＣとグラウンド線ＧＮＤとの間に直列挿入したものである。トランジスタＰ１のソースまたはドレインが電源線ＶＣＣ側に接続され、トランジスタＮ１のソースまたはドレインがグラウンド線ＧＮＤ側に接続されている。また、トランジスタＰ１，Ｎ１のゲート電極同士が互いに接続されている。なお、トランジスタＰ１のゲートと、トランジスタＮ１のゲートとの接続点をα１と称する。また、トランジスタＰ１のソースまたはドレインと、トランジスタＮ１のソースまたはドレインとの接続点をα２と称する。

他方のＣＭＯＳインバータは、ｎチャネル型のトランジスタＮ６を介してデータ線ｘＤＴＬに接続されたものである。このＣＭＯＳインバータは、ｐチャネル型のトランジスタＰ２のソースまたはドレインと、ｎチャネル型のトランジスタＮ２のソースまたはドレインとを互いに直列接続したものを、電源線ＶＣＣとグラウンド線ＧＮＤとの間に直列挿入したものである。トランジスタＰ２のソースまたはドレインが電源線ＶＣＣ側に接続され、トランジスタＮ２のソースまたはドレインがグラウンド線ＧＮＤ側に接続されている。また、トランジスタＰ２およびトランジスタＮ２のゲート電極同士が互いに接続されている。なお、トランジスタＰ２のゲートと、トランジスタＮ２のゲートとの接続点をα３と称する。また、トランジスタＰ２のソースまたはドレインと、トランジスタＮ２のソースまたはドレインとの接続点をα４と称する。

さらに、ｎチャネル型のトランジスタＮ５のソースおよびドレインがデータ線ＤＴＬと、接続点α１とにそれぞれ別個に接続されており、トランジスタＮ５のゲートがゲート線ＷＳＬに接続されている。一方、ｎチャネル型のトランジスタＮ６のソースおよびドレインがデータ線ｘＤＴＬと、接続点α３とにそれぞれ別個に接続されており、トランジスタＮ６のゲートがゲート線ＷＳＬに接続されている。

選択回路２８Ｂは、メモリ回路２８Ａで保持された正極の映像信号（第１映像信号）および負極の映像信号（第２映像信号）を、出力選択信号Ｖｓｅｌ１〜Ｖｓｅl４に応じて選択的に液晶素子２９に出力することの可能な構成となっている。選択回路２８Ｂは、メモリ回路２８Ａ（ＳＲＡＭ）に保持された、正極の映像信号のサンプリング信号を出力選択信号Ｖｓｅｌ１〜Ｖｓｅl４に応じて液晶素子２９に出力する一対のｐチャネル型のトランジスタＰ３およびｎチャネル型のトランジスタＮ３を有している。選択回路２８Ｂは、さらに、メモリ回路２８Ａ（ＳＲＡＭ）に保持された、負極の映像信号のサンプリング信号を出力選択信号Ｖｓｅｌ１〜Ｖｓｅl４に応じて液晶素子２９に出力する一対のｐチャネル型のトランジスタＰ４およびｎチャネル型のトランジスタＮ４を有している。

トランジスタＰ３のソースと、トランジスタＮ３のソースとが互いに接続されており、トランジスタＰ３のドレインと、トランジスタＮ３のドレインとが互いに接続されている。さらに、トランジスタＰ４のソースと、トランジスタＮ４のソースとが互いに接続されており、トランジスタＰ４のドレインと、トランジスタＮ４のドレインとが互いに接続されている。トランジスタＰ３，Ｎ３のソースまたはドレインは、接続点α１に接続されており、トランジスタＰ３，Ｎ３のソースおよびドレインのうち接続点α１に非接続の端子は、液晶素子２９に接続されている。一方、トランジスタＰ４，Ｎ４のソースまたはドレインは、接続点α３に接続されており、ランジスタＰ４，Ｎ４のソースおよびドレインのうち接続点α３に非接続の端子は、液晶素子２９に接続されている。

液晶素子２９は、例えば、反射電極２９Ａ、液晶層２９Ｂおよび透明電極２９Ｃを、当該液晶素子２９の光入射面とは反対側から積層して構成されたものである。反射電極２９Ａは、液晶素子２９に入射する光を反射するとともに、各画素２５の画素電極として機能するものである。透明電極２９Ｃは、各画素２５に共通する電極として機能するものである。

次に、画素回路２８のレイアウトについて説明する。図５は、画素回路２８のレイアウトの一例を表したものである。なお、図５には、列方向に互いに隣接する２つの画素回路２８だけが示されているが、実際には、これらの画素回路２８に隣接して、これらの画素回路２８と同一の構成を有する複数の画素回路２８が、図５の左右方向（行方向）に連続して形成されている。

画素回路２８は、ｐチャネル型の複数のトランジスタＰ１〜Ｐ４と、ｎチャネル型の複数のトランジスタＮ１〜Ｎ６とを備えている。トランジスタＰ１〜Ｐ４およびトランジスタＮ１〜Ｎ６は、ゲート３１と、ゲート３１を間にして互いに対向するソース３２およびドレイン３３とを有している。なお、ソース３２およびドレイン３３が、「一対のソース・ドレイン領域」の一具体例に相当する。トランジスタＰ１〜Ｐ４は、例えば、トランジスタＰ１、Ｐ３、Ｐ４、Ｐ２の順に行方向に配置されている。トランジスタＮ１〜Ｎ４は、例えば、トランジスタＮ１、Ｎ３、Ｎ４、Ｎ２の順に行方向に配置されている。

トランジスタＰ１〜Ｐ４では、互いに隣接するトランジスタ同士において、ソース３２およびドレイン３３のいずれか一方が互いに共用化（共通化）されている。ここで、共用化（共通化）とは、一方のトランジスタのソースまたはドレインを構成する拡散領域が他方のトランジスタのソースまたはドレインを構成する拡散領域でもあることを意味している。また、別の言い方をすると、共用化（共通化）とは、ソースまたはドレインとして使用可能な１つの拡散領域にオーミック接触した１つのコンタクト電極が２つのトランジスタのソース電極またはドレイン電極となっていることを意味している。

なお、図示しないが、場合によっては、互いに隣接するトランジスタ同士において、ソース３２およびドレイン３３が互いに別個に形成されていてもよい。トランジスタＮ１〜Ｎ４では、互いに隣接するトランジスタ同士において、ソース３２およびドレイン３３のいずれか一方が互いに共用化（共通化）されている。なお、図示しないが、場合によっては、互いに隣接するトランジスタ同士において、ソース３２およびドレイン３３が互いに別個に形成されていてもよい。

トランジスタＮ５，Ｎ６では、ソース３２およびドレイン３３がトランジスタＮ１〜Ｎ４のソース３２およびドレイン３３の配列方向と交差する方向に互いに対向するように配置されている。さらに、トランジスタＮ５，Ｎ６において、トランジスタＮ１〜Ｎ４に近接するソース３２またはドレイン３３がトランジスタＮ１〜Ｎ４のソース３２またはドレイン３３と電気的に接続されている。具体的には、トランジスタＮ５において、ソース３２がトランジスタＮ１のドレイン３３と電気的に接続されている。また、トランジスタＮ６において、ソース３２がトランジスタＮ２のソース３２と電気的に接続されている。

トランジスタＰ１〜Ｐ４において、ソース３２およびドレイン３３が一列に（図では行方向に一列に）配置されており、トランジスタＮ１〜Ｎ４においても、ソース３２およびドレイン３３が一列に（図では行方向に一列に）配置されている。トランジスタＰ１〜Ｐ４におけるソース３２およびドレイン３３の配列方向と、トランジスタＮ１〜Ｎ４におけるソース３２およびドレイン３３の配列方向とが、互いに平行となっている。トランジスタＰ１〜Ｐ４において、一列に配列されたソース３２およびドレイン３３のうち画素回路２８における端部に相当する部分が、当該画素回路２８に隣接する他の画素回路２８におけｐチャネル型のトランジスタのソースまたはドレインと共用化（共通化）されている。また、トランジスタＮ１〜Ｎ４において、一列に配列されたソース３２およびドレイン３３のうち画素回路２８における端部に相当する部分が、当該画素回路２８に隣接する他の画素回路２８におけるｎチャネル型のトランジスタのソースまたはドレインと共用化（共通化）されている。さらに、トランジスタＮ５，Ｎ６において、ソース３２およびドレイン３３のうちトランジスタＮ１〜Ｎ４に未接続の方が、当該画素回路２８に隣接する他の画素回路２８におけるｎチャネル型のトランジスタのソースまたはドレインと共用化（共通化）されている。

なお、場合によっては、トランジスタＰ１〜Ｐ４において、一列に配列されたソース３２およびドレイン３３のうち画素回路２８における端部に相当する部分が、当該画素回路２８に隣接する他の画素回路２８におけるｐチャネル型のトランジスタのソースまたはドレインとは別個に形成されていてもよい。また、場合によっては、トランジスタＮ１〜Ｎ４において、一列に配列されたソース３２およびドレイン３３のうち画素回路２８における端部に相当する部分が、当該画素回路２８に隣接する他の画素回路２８におけるｎチャネル型のトランジスタのソースまたはドレインとは別個に形成されていてもよい。また、場合によっては、トランジスタＮ５，Ｎ６において、ソース３２およびドレイン３３のうちトランジスタＮ１〜Ｎ４に未接続の方が、当該画素回路２８に隣接する他の画素回路２８におけるｎチャネル型のトランジスタのソースまたはドレインとは別個に形成されていてもよい。

各ソース３２および各ドレイン３３には、積層方向に延在するコンタクト３６が１つずつ設けられている。コンタクト３６は、後述する配線３４Ａ〜３４Ｅ，３５Ａ，３５Ｂと、ソース３２またはドレイン３３とを互いに電気的に接続する役割を有している。また、コンタクト３６は、ソース３２もしくはドレイン３３と、データ線ＤＴＬ、データ線ｘＤＴＬ、電源線ＶＣＣ、グラウンド線ＧＮＤもしくは液晶素子２９とを互いに電気的に接続する役割も有している（図５中の太い矢印参照）。

トランジスタＰ１と、トランジスタＮ１とにおいて、ゲート３１同士が配線３４Ａで電気的に接続されている。同様に、トランジスタＰ２と、トランジスタＮ２とにおいて、ゲート３１同士が配線３４Ｅで電気的に接続されている。また、トランジスタＰ１のドレイン３３（またはトランジスタＰ３のソース３２）と、トランジスタＮ１のドレイン３３（またはトランジスタＮ３のソース３２）とが配線３４Ｂで電気的に接続されている。同様に、トランジスタＰ３のドレイン３３（またはトランジスタＰ４のソース３２）と、トランジスタＮ３のドレイン３３（またはトランジスタＮ４のソース３２）とが配線３４Ｃで電気的に接続されている。さらに、トランジスタＰ４のドレイン３３（またはトランジスタＰ２のソース３２）と、トランジスタＮ４のドレイン３３（またはトランジスタＮ２のソース３２）とが配線３４Ｄで電気的に接続されている。また、配線３４Ａと、配線３４Ｄとは、配線３５Ｂで電気的に接続されている。さらに、配線３４Ｂと、配線３４Ｅとは、配線３５Ａで電気的に接続されている。

図６は、図５に示した画素回路２８のうち、ゲート３１、ソース３２およびドレイン３３だけを抜き出したものである。なお、図６では、ゲート３１、ソース３２およびドレイン３３の符号が省略されており、その代わりに、ソース３２およびドレイン３３の面積についての数値が記載されている。例えば、図中の（１）は、図中で（１）と書かれている箇所に、ソース３２またはドレイン３３が１つ配置されていることを意味している。また、例えば、図中の（０．５）は、図中で（０．５）と書かれている箇所に、ソース３２またはドレイン３３が０．５個配置されていることを意味している。ここで、０．５個というのは、その該当箇所において、ソース３２またはドレイン３３が２つの画素回路２８で共有されていること意味しており、その該当箇所が、通常のソース３２またはドレイン３３の面積の半分となっていることを意味している。

図７は、本実施の形態の画素回路２８と、従来の画素回路との特徴を対比したものである。ここで、従来の画素回路は、図８に示したように、画素回路２８がバッファ回路２８Ｃを有している点で、本実施の形態の画素回路２８と相違している。なお、図７には、本実施の形態の画素回路２８において、ソース３２およびドレイン３３が共有化（共通化）されている場合の結果と、互いに別個に形成されている場合の結果が示されている。

本実施の形態の画素回路２８では、従来の画素回路におけるバッファ回路２８Ｃが設けられていないことから、その分だけ（２個だけ）、トランジスタの数が少なくなっている。また、本実施の形態の画素回路２８において、ソース３２およびドレイン３３が共有化（共通化）されていない場合には、ソースおよびドレインの数は、従来の画素回路におけるバッファ回路２８Ｃが省略されている分だけ（４個だけ）、少なくなっている。また、本実施の形態の画素回路２８において、ソース３２およびドレイン３３が共有化（共通化）されている場合には、ソースおよびドレインの数は、図６に記載の数字の合計に相当し、１１個となっている。この数は、従来の画素回路におけるソースおよびドレインの数の半分よりも少なくなっている。つまり、本実施の形態の画素回路２８において、ソース３２およびドレイン３３が共有化（共通化）されている場合、画素回路２８の面積は、従来の画素回路の面積の半分よりも小さくなっている。

[動作]
次に、本実施の形態の投射型表示装置１０の動作について説明する。本実施の形態の投射型表示装置１０では、光源１１から出射された白色光は、まず、ダイクロイックミラー１２によって青色光Ｂとその他の色光（赤色光Ｒおよび緑色光Ｇ）とに分離される。このうち青色光Ｂは、全反射ミラー１４によって、偏光ビームスプリッタ１７に向けて反射される。一方、赤色光Ｒおよび緑色光Ｇは、ダイクロイックミラー１３によって、さらに、赤色光Ｒと緑色光Ｇとに分離される。分離された赤色光Ｒは、偏光ビームスプリッタ１５に入射し、分離された緑色光Ｇは、偏光ビームスプリッタ１６に入射する。

偏光ビームスプリッタ１５，１６，１７において、入射した各色光は、偏光分離面１５Ａ，１６Ａ，１７Ａにおいて、互いに直交する２つの偏光成分に分離される。このとき、一方の偏光成分（例えばＳ偏光成分）が液晶ライトバルブ２１Ｒ，２１Ｇ，２１Ｂに向けて反射される。このとき、各液晶ライトバルブ２１Ｒ，２１Ｇ，２１Ｂは、各色の映像信号に応じてパルス幅変調（ＰＷＭ）されたデジタル信号によって駆動されているので、それによって各偏光光が画素２５ごとに変調されると共に、その変調光が偏光ビームスプリッタ１５，１６，１７を透過して、合成プリズム１８へ入射する。各変調光は、合成プリズム１８で合成され、それによって得られたカラーの映像光が投射レンズ１９によってスクリーン２０に投射される。このようにして、カラーの映像がスクリーン２０に表示される。

[効果]
次に、本実施の形態の投射型表示装置１０の効果について説明する。本実施の形態では、選択回路２８Ｂが、メモリ回路２８Ａの出力と液晶素子２９とに接続されている。つまり、選択回路２８Ｂの出力と液晶素子２９との間にバッファ回路が設けられておらず、選択回路２８Ｂの出力と、液晶素子２９とが互いに直接に接続されている。そのため、バッファ回路によって占められていた領域の分だけ、画素回路２８のサイズを小さくすることができる。また、バッファ回路の分だけ、トランジスタの数を少なくすることもできる。

また、本実施の形態において、互いに隣接するトランジスタＰ１〜Ｐ４同士において、ソースおよびドレインのうち少なくとも一方が互いに共通化され、互いに隣接する第２トランジスタ同士において、ソースおよびドレインのいずれか一方が互いに共通化されていることが好ましい。このように、ソースまたはドレインの共通化によって、ソースやドレインで占められていた領域の分だけ、画素回路のサイズを小さくすることができる。

＜２．変形例＞
上記実施の形態において、メモリ回路２８ＡがＳＲＡＭ以外のメモリ回路で構成されていてもよい。また、各画素２８は、液晶素子２９を有していたが、液晶素子２９の代わりに、液晶素子２９以外の電気光学素子を有していてもよい。

また、例えば、本技術は以下のような構成を取ることができる。
（１）
２本のデータ線を一組とする複数組のデータ線と、複数本のゲート線とがそれぞれ交差する部分に対応して設けられた複数の画素を備え、
各画素は、電気光学素子と、前記電気光学素子に接続された画素回路とを有し、
前記画素回路は、一組のデータ線および前記ゲート線に接続された保持回路と、前記保持回路の出力と前記電気光学素子とに接続された選択回路とを有し、
前記保持回路は、一組のデータ線の一方に印加される第１映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持するとともに、一組のデータ線の他方に印加される第２映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持することの可能な構成となっており、
前記選択回路は、前記保持回路で保持された第１映像信号および第２映像信号を、出力選択信号に応じて選択的に前記電気光学素子に出力することの可能な構成となっている
電気光学装置。
（２）
前記選択回路の出力が、前記電気光学素子に直接、接続されている
（１）に記載の電気光学装置。
（３）
前記電気光学素子は、前記画素回路から見たときの当該電気光学素子の負荷容量が、前記保持回路に保持されたサンプリング信号の情報を破壊しない大きさとなるように、構成されている
（１）または（２）に記載の電気光学装置。
（４）
前記保持回路は、前記書込選択信号に応じて前記第１映像信号をサンプリングするトランジスタと、前記書込選択信号に応じて前記第２映像信号をサンプリングするトランジスタと、前記第１映像信号および前記第２映像信号のサンプリング信号を保持するＳＲＡＭ（Static Random Access Memory）とを有し、
前記選択回路は、前記ＳＲＡＭに保持された、前記第１映像信号のサンプリング信号を前記出力選択信号に応じて前記電気光学素子に出力する一対のトランジスタと、前記ＳＲＡＭに保持された、前記第２映像信号のサンプリング信号を前記出力選択信号に応じて前記電気光学素子に出力する一対のトランジスタとを有する
（１）ないし（３）のいずれか１つに記載の電気光学装置。
（５）
前記ＳＲＡＭは、複数のトランジスタで構成され、
前記保持回路および前記選択回路に含まれる各トランジスタは、ゲートと、前記ゲートを間にして互いに対向する一対のソース・ドレイン領域とを有し、
前記保持回路および前記選択回路に含まれる複数のトランジスタは、第１チャネル型の複数の第１トランジスタと、第２チャネル型の複数の第２トランジスタとで構成され、
前記ＳＲＡＭおよび前記選択回路に含まれる複数の第１トランジスタでは、互いに隣接する第１トランジスタ同士において、前記ソース・ドレイン領域が互いに共通化されており、
前記ＳＲＡＭおよび前記選択回路に含まれる複数の第２トランジスタでは、互いに隣接する第２トランジスタ同士において、前記ソース・ドレイン領域が互いに共通化されている
（４）に記載の電気光学装置。
（６）
前記複数の第１トランジスタにおいて、前記ソース・ドレイン領域が一列に配置されており、
前記複数の第２トランジスタにおいても、前記ソース・ドレイン領域が一列に配置されている
（５）に記載の画素回路。
（７）
前記複数の第１トランジスタにおけるソース・ドレイン領域の配列方向と、前記複数の第２トランジスタにおけるソース・ドレイン領域の配列方向とが、互いに平行となっている
（６）に記載の画素回路。
（８）
前記保持回路に含まれる、前記ＳＲＡＭ以外の複数のトランジスタでは、一対のソース・ドレイン領域が前記第２トランジスタのソース・ドレイン領域の配列方向と交差する方向に互いに対向するように配置され、さらに、前記第２トランジスタに近接するソース・ドレイン領域が前記第２トランジスタのソース・ドレイン領域と電気的に接続されている
（５）ないし（７）のいずれか１つに記載の画素回路。
（９）
前記複数の第１トランジスタにおいて、一列に配置された複数のソース・ドレイン領域のうち当該画素回路の端部に相当するソース・ドレイン領域が、当該画素回路に隣接する他の画素回路に含まれるソース・ドレイン領域と共通化されている
（５）ないし（７）のいずれか１つに記載の画素回路。
（１０）
前記複数の第２トランジスタにおいて、一列に配置された複数のソース・ドレイン領域のうち当該画素回路の端部に相当するソース・ドレイン領域が、当該画素回路に隣接する他の画素回路に含まれるソース・ドレイン領域と共通化されている
（９）に記載の画素回路。
（１１）
前記保持回路に含まれる、前記ＳＲＡＭ以外の複数のトランジスタにおいて、前記第２トランジスタに未接続のソース・ドレイン領域が、当該画素回路に隣接する他の画素回路に含まれるソース・ドレイン領域と共通化されている
（８）に記載の画素回路。
（１２）
照明光学系と、
入力された映像信号に基づいて前記照明光学系からの光を変調することにより、画像光を生成する電気光学装置と、
前記電気光学装置で生成された画像光を投射する投影光学系と
を備え、
前記電気光学装置は、
２本のデータ線を一組とする複数組のデータ線と、複数本のゲート線とがそれぞれ交差する部分に対応して設けられた複数の画素を有し、
各画素は、電気光学素子と、前記電気光学素子に接続された画素回路とを有し、
前記画素回路は、一組のデータ線および前記ゲート線に接続された保持回路と、前記保持回路の出力と前記電気光学素子とに接続された選択回路とを有し、
前記保持回路は、一組のデータ線の一方に印加される第１映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持するとともに、一組のデータ線の他方に印加される第２映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持することの可能な構成となっており、
前記選択回路は、前記保持回路で保持された第１映像信号および第２映像信号を、出力選択信号に応じて選択的に前記電気光学素子に出力することの可能な構成となっている
表示装置。

１０…投射型表示装置、１１…光源、１２，１３…ダイクロイックミラー、１４…全反射ミラー、１５，１６，１７…偏光ビームスプリッタ、１５Ａ，１６Ａ，１７Ａ…偏光分離面、１８…合成プリズム、１９…投射レンズ、２０…スクリーン、２１Ｒ，２１Ｇ，２１Ｂ…液晶ライトバルブ、２２…パネル部、２３…ＦＰＣ、２４…画素領域、２５…画素、２６…データ線駆動回路、２７…走査線駆動回路、２８…画素回路、２８Ａ…メモリ回路、２８Ｂ…選択回路、２９…液晶素子、２９Ａ…反射電極、２９Ｂ…液晶層、２９Ｃ…透明電極、３１…ゲート、３２…ソース、３３…ドレイン、３４Ａ〜３４Ｅ，３５Ａ，３５Ｂ…配線、３６…コンタクト、ＡＸ…光路、Ｒ…赤色光、Ｇ…緑色光、Ｂ…青色光、ＤＴＬ…信号線、ＷＳＬ…走査線、Ｐ１〜Ｐ４，Ｎ１〜Ｎ６…トランジスタ。

Claims (7)

1. ２本のデータ線を一組とする複数組のデータ線と、複数本のゲート線とがそれぞれ交差する部分に対応して設けられた複数の画素を備え、
   各画素は、電気光学素子と、前記電気光学素子に接続された画素回路とを有し、
   前記画素回路は、一組のデータ線および前記ゲート線に接続された保持回路と、前記保持回路の出力と前記電気光学素子とに接続された選択回路とを有し、
   前記保持回路は、一組のデータ線の一方に印加される第１映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持するとともに、一組のデータ線の他方に印加される第２映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持することの可能な構成となっており、
   前記選択回路は、前記保持回路で保持された第１映像信号および第２映像信号を、出力選択信号に応じて選択的に前記電気光学素子に出力することの可能な構成となっており、
   前記選択回路の出力が、前記電気光学素子に直接、接続されており、
   前記電気光学素子は、前記画素回路から見たときの当該電気光学素子の負荷容量が、前記保持回路に保持されたサンプリング信号の情報を破壊しない大きさとなるように、構成されており、
   前記保持回路は、前記書込選択信号に応じて前記第１映像信号をサンプリングするトランジスタと、前記書込選択信号に応じて前記第２映像信号をサンプリングするトランジスタと、前記第１映像信号および前記第２映像信号のサンプリング信号を保持するＳＲＡＭ（Static Random Access Memory）とを有し、
   前記選択回路は、前記ＳＲＡＭに保持された、前記第１映像信号のサンプリング信号を前記出力選択信号に応じて前記電気光学素子に出力する一対のトランジスタと、前記ＳＲＡＭに保持された、前記第２映像信号のサンプリング信号を前記出力選択信号に応じて前記電気光学素子に出力する一対のトランジスタとを有し、
   前記ＳＲＡＭは、複数のトランジスタで構成され、
   前記保持回路および前記選択回路に含まれる各トランジスタは、ゲートと、前記ゲートを間にして互いに対向する一対のソース・ドレイン領域とを有し、
   前記保持回路および前記選択回路に含まれる複数のトランジスタは、第１チャネル型の複数の第１トランジスタと、第２チャネル型の複数の第２トランジスタとで構成され、
   前記ＳＲＡＭおよび前記選択回路に含まれる複数の第１トランジスタでは、互いに隣接する第１トランジスタ同士において、前記ソース・ドレイン領域が互いに共通化されており、
   前記ＳＲＡＭおよび前記選択回路に含まれる複数の第２トランジスタでは、互いに隣接する第２トランジスタ同士において、前記ソース・ドレイン領域が互いに共通化されており、
   前記複数の第１トランジスタにおいて、前記ソース・ドレイン領域が一列に配置されており、
   前記複数の第２トランジスタにおいても、前記ソース・ドレイン領域が一列に配置されている
   電気光学装置。
2. 前記複数の第１トランジスタにおけるソース・ドレイン領域の配列方向と、前記複数の第２トランジスタにおけるソース・ドレイン領域の配列方向とが、互いに平行となっている
   請求項１に記載の電気光学装置。
3. 前記保持回路に含まれる、前記ＳＲＡＭ以外の複数のトランジスタでは、一対のソース・ドレイン領域が前記第２トランジスタのソース・ドレイン領域の配列方向と交差する方向に互いに対向するように配置され、さらに、前記第２トランジスタに近接するソース・ドレイン領域が前記第２トランジスタのソース・ドレイン領域と電気的に接続されている
   請求項１または請求項２に記載の電気光学装置。
4. 前記複数の第１トランジスタにおいて、一列に配置された複数のソース・ドレイン領域のうち当該画素回路の端部に相当するソース・ドレイン領域が、当該画素回路に隣接する他の画素回路に含まれるソース・ドレイン領域と共通化されている
   請求項１または請求項２に記載の電気光学装置。
5. 前記複数の第２トランジスタにおいて、一列に配置された複数のソース・ドレイン領域のうち当該画素回路の端部に相当するソース・ドレイン領域が、当該画素回路に隣接する他の画素回路に含まれるソース・ドレイン領域と共通化されている
   請求項４に記載の電気光学装置。
6. 前記保持回路に含まれる、前記ＳＲＡＭ以外の複数のトランジスタにおいて、前記第２トランジスタに未接続のソース・ドレイン領域が、当該画素回路に隣接する他の画素回路に含まれるソース・ドレイン領域と共通化されている
   請求項３に記載の電気光学装置。
7. 照明光学系と、
   入力された映像信号に基づいて前記照明光学系からの光を変調することにより、画像光を生成する電気光学装置と、
   前記電気光学装置で生成された画像光を投射する投影光学系と
   を備え、
   前記電気光学装置は、
   ２本のデータ線を一組とする複数組のデータ線と、複数本のゲート線とがそれぞれ交差する部分に対応して設けられた複数の画素を有し、
   各画素は、電気光学素子と、前記電気光学素子に接続された画素回路とを有し、
   前記画素回路は、一組のデータ線および前記ゲート線に接続された保持回路と、前記保持回路の出力と前記電気光学素子とに接続された選択回路とを有し、
   前記保持回路は、一組のデータ線の一方に印加される第１映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持するとともに、一組のデータ線の他方に印加される第２映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持することの可能な構成となっており、
   前記選択回路は、前記保持回路で保持された第１映像信号および第２映像信号を、出力選択信号に応じて選択的に前記電気光学素子に出力することの可能な構成となっており、
   前記選択回路の出力が、前記電気光学素子に直接、接続されており、
   前記電気光学素子は、前記画素回路から見たときの当該電気光学素子の負荷容量が、前記保持回路に保持されたサンプリング信号の情報を破壊しない大きさとなるように、構成されており、
   前記保持回路は、前記書込選択信号に応じて前記第１映像信号をサンプリングするトランジスタと、前記書込選択信号に応じて前記第２映像信号をサンプリングするトランジスタと、前記第１映像信号および前記第２映像信号のサンプリング信号を保持するＳＲＡＭ（Static Random Access Memory）とを有し、
   前記選択回路は、前記ＳＲＡＭに保持された、前記第１映像信号のサンプリング信号を前記出力選択信号に応じて前記電気光学素子に出力する一対のトランジスタと、前記ＳＲＡＭに保持された、前記第２映像信号のサンプリング信号を前記出力選択信号に応じて前記電気光学素子に出力する一対のトランジスタとを有し、
   前記ＳＲＡＭは、複数のトランジスタで構成され、
   前記保持回路および前記選択回路に含まれる各トランジスタは、ゲートと、前記ゲートを間にして互いに対向する一対のソース・ドレイン領域とを有し、
   前記保持回路および前記選択回路に含まれる複数のトランジスタは、第１チャネル型の複数の第１トランジスタと、第２チャネル型の複数の第２トランジスタとで構成され、
   前記ＳＲＡＭおよび前記選択回路に含まれる複数の第１トランジスタでは、互いに隣接する第１トランジスタ同士において、前記ソース・ドレイン領域が互いに共通化されており、
   前記ＳＲＡＭおよび前記選択回路に含まれる複数の第２トランジスタでは、互いに隣接する第２トランジスタ同士において、前記ソース・ドレイン領域が互いに共通化されており、
   前記複数の第１トランジスタにおいて、前記ソース・ドレイン領域が一列に配置されており、
   前記複数の第２トランジスタにおいても、前記ソース・ドレイン領域が一列に配置されている
   表示装置。

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