JP3875128B2 - 表示装置および表示方法 - Google Patents
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Landscapes
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Description
【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Electro Luminescence）素子やＦＥＤ（Field Emission Device）素子等の電気光学素子をマトリックス状に配置して構成される表示装置および表示方法に関する。
【０００２】
【従来の技術】
近年、前記有機ＥＬ素子やＦＥＤ素子等の自発光デバイスを用いた薄型表示装置の開発が活発に行われている。これら自発光デバイスでは、素子の発光輝度が素子を流れる電流密度に比例することが知られている。そして、有機ＥＬ素子をアクティブ素子で駆動する場合、階調表示を実現する手法は、アナログ階調制御とデジタル階調制御とに大別することができる。
【０００３】
アナログ階調制御は、有機ＥＬ素子を流れる電流値を制御する方法である。しかし、このアクティブ素子は閾値や移動度などの素子特性がバラツキ易いので、このバラツキを克服してアナログ階調を得る手段が各種考案されている。
【０００４】
一方、デジタル階調制御は、画素分割階調と時間分割階調とに区分することができ、画素分割階調は１つの画素を複数の有機ＥＬ素子で構成し、各有機ＥＬ素子を選択的にｏｎ／ｏｆｆ駆動することで階調表示を行う方法であり、時間分割階調は有機ＥＬ素子を流れる電流の時間を制御する方法である。前記画素分割階調は、前記のように１つの画素を複数の有機ＥＬ素子で構成するので、高精細な用途には適さない。このため、ＰＤＰ（Plasma Display Panel）等では、デジタル階調制御として時間分割階調が用いられている。
【０００５】
そこで、時間分割階調の駆動方法として、特開昭６３−２２６１７８号公報の駆動方法を使用する例を図１５に示す。同図は、その先行技術での駆動方法を示す図である。この図１５の例では、マトリクス型ディスプレイの走査信号線はＧ１〜Ｇ１５の１５本で１つの単位と想定されており、各走査信号線Ｇ１〜Ｇ１５の選択状態を、図１５（３）〜（１７）でそれぞれ示している。そして、各画素で１６階調（４ｂｉｔ）の階調表示を実現しており、各ｂｉｔの重み１：２：４：８に比例した時間だけ、各画素は対応した２値表示を行う。図１５（１）は単位時間を示し、１フレーム期間Ｔｆは１５の単位時間から構成されている。図１５（２）は、前記ｂｉｔの重みを示す。
【０００６】
各画素は表示状態を保持するメモリ素子を備えており、図１５（３）〜（１７）において、斜線は走査信号線によって選択されていることを表し、次の斜線まで、その状態を保持する。こうして、各ｂｉｔの表示期間の比率が、前記１：２：４：８となる。
【０００７】
しかしながら、共通のデータ信号線を用いて、異なる走査信号線にそれぞれ対応した複数の各画素へ異なるデータを同時に書込むことは不可能なので、この特開昭６３−２２６１７８号では、図１６（２）に部分時間として示すように、図１５（１）の各単位時間を、さらにｂｉｔの数４で分割し、その各単位時間の第１の部分時間では１ｂｉｔ目の書込みを行い、第２の部分時間では２ｂｉｔ目の書込みを行い、第３の部分時間では３ｂｉｔ目の書込みを行い、第４の部分時間では４ｂｉｔ目の書込みを行うことで、図１５で示すような時間分割の階調制御を可能にしている。なお、図１６（１）の単位時間は図１５（１）に、図１６（３）のビットの重みは図１５（２）に、図１６（４）〜（１８）の選択状態は図１５（３）〜（１７）に、それぞれ対応している。また、図１６（１９）は、部分時間の通算の表示である。
【０００８】
【発明が解決しようとする課題】
しかし、上記特開昭６３−２２６１７８号公報に記載されている時間分割階調の駆動方法では、図１６に示すように、実際の部分表示期間の通算は１：２：４：８の比率ではなく、５：９：１３：２９となっている。すなわち、実際の部分表示期間は、各ｂｉｔの重み１：２：４：８に比例した時間にはなっていない。このように、上記公報に記載の駆動方法は表示期間の比率を厳密に調整して、各ｂｉｔの重みに対応した比率とすることが困難であるという問題点がある。
【０００９】
また、図１６の（１９）の通算時間０１〜０５に示すように、走査信号線Ｇ１を選択した後、走査信号線Ｇ１５、Ｇ１３、Ｇ９、Ｇ２を順に選択することとなる。すなわち、走査信号線を連続的に選択するのではなく、離散的な選択を行うので、上記した問題点に加えて、外部から入力される同期信号に応答して、各走査信号線に選択信号を出力するコントロール回路（走査コントローラ）の制御が複雑になるという問題点もある。
【００１０】
本発明の目的は、各ビットの表示期間とビットの重みとを厳密に一致させることができるとともに、コントロール回路の制御を容易に行うことができる表示装置および表示方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の表示装置は、相互に交差する複数の第１および第２の信号線で区画された各領域に電気光学素子を備え、その電気光学素子が、それぞれ対応する第１のアクティブ素子によって、前記第１の信号線で選択されている間に、第２の信号線に出力される信号レベルに対応した表示を行うように駆動される表示装置において、前記電気光学素子に対応して配置される複数個の第２のアクティブ素子と、前記複数個の第２のアクティブ素子によって取込まれた信号レベルをそれぞれ保持する複数個の画素メモリと、前記第１のアクティブ素子によって取込まれた信号レベルを保持する電位保持手段と、前記複数個の第２のアクティブ素子をそれぞれ選択駆動する複数本のビット選択線とを備えており、前記第１の信号線が選択状態で、前記第１のアクティブ素子を介して前記電位保持手段に表示信号レベルが設定されるとともに、前記第２のアクティブ素子が選択駆動されることで前記画素メモリにもその表示信号レベルが設定され、前記第１の信号線の非選択状態で、前記第２のアクティブ素子が選択駆動されて、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられることを特徴とする。
【００１２】
なお、前記画素メモリＲ１，Ｒ２の表示信号レベルは、前記第１のアクティブ素子Ｑ１および第２のアクティブ素子Ｑ２とを介して設定される場合と、新たな第６のアクティブ素子を介して設定される場合とがある。
【００１３】
前者の構成によれば、第１の信号線Ｇの走査によって表示が行われるとともに、ビット選択線Ｓａ，Ｓｂを選択することで、そのビット選択線Ｓａ，Ｓｂに対応する画素メモリＲ１，Ｒ２に表示信号レベルを書込んでおくことができる。そして、第１の信号線Ｇの非選択状態でビット選択線Ｓａ，Ｓｂを選択することで、前記画素メモリＲ１，Ｒ２から表示信号レベルを読出すことができる。
【００１４】
また、後者の構成によれば、第６のアクティブ素子が選択されている間に画素メモリＲ１，Ｒ２に表示信号レベルを書込んでおくことができる。そして、第１の信号線Ｇの非選択状態でビット選択線Ｓａ，Ｓｂを選択することで、前記画素メモリＲ１，Ｒ２から表示信号レベルを読出すことができる。
【００１５】
したがって、第１の信号線Ｇを順に走査してゆく１走査期間内で、下位のビットのデータを表示して残った時間を上位のビットのデータ表示に用いることができる。このため、各ビットの表示期間と各ビットの重みとを厳密に一致させることができる。例えば、４ｂｉｔのデータ表示を行う場合に、各ビットの表示期間を各ビットの重みに対応する１：２：４：８に厳密に一致させることが可能となる。また、各ビットの選択期間を隣り合う走査信号線Ｇで連続させることができるので、外部から入力される同期信号に応答して、各走査信号線Ｇに選択信号を出力するコントロール回路（走査コントローラ）の制御が容易となる。
【００１６】
また、本発明の表示装置は、相互に交差する複数の第１および第２の信号線で区画された各領域に電気光学素子を備え、その電気光学素子が、それぞれ対応する第１のアクティブ素子によって、前記第１の信号線で選択されている間に、第２の信号線に出力される信号レベルに対応した表示を行うように駆動され、前記電気光学素子に対応して配置される１または複数の第２のアクティブ素子と、前記第２のアクティブ素子によって取込まれた信号レベルを保持する画素メモリと、前記第１のアクティブ素子によって取込まれた信号レベルを保持する電位保持手段と、前記第２のアクティブ素子を選択駆動するビット選択線とを備えており、前記第１の信号線が選択状態で、第１のアクティブ素子を介して前記電位保持手段に表示信号レベルが設定されるとともに、前記第２のアクティブ素子が選択駆動されることで前記画素メモリにもその表示信号レベルが設定され、前記第１の信号線の非選択状態で、前記第２のアクティブ素子が選択駆動されて、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられる表示装置において、前記電位保持手段に関連して、前記第１の信号線とは択一的に選択出力が導出される第３の信号線からの選択出力に応答し、前記第２の信号線とは独立した信号レベルを前記電位保持手段に与える第３のアクティブ素子をさらに備え、前記第１のアクティブ素子によって表示信号レベルが設定され、前記第３のアクティブ素子によって消去信号レベルが設定されることを特徴とする。
【００１７】
上記の構成によれば、第１の信号線Ｇの走査により表示が開始された後、その走査が総ての第１の信号線Ｇについて終了する以前に、第３の信号線Ｓの走査によって、前記表示を消去してゆくことができる。すなわち、単位表示時間を、走査期間よりも短くすることができる。
【００１８】
したがって、デジタル階調制御を行うにあたって、下位のビットのデータにも、そのビットの重みに対応した短時間の表示を正確に行わせることができ、ビット数の多い細かな階調制御を行うことができる。
【００１９】
さらにまた、本発明の表示装置では、前記電位保持手段は、コンデンサによって構成されており、前記コンデンサと前記第２のアクティブ素子との間に第４のアクティブ素子を配置したことを特徴とする。
【００２０】
上記の構成によれば、第１の信号線Ｇの非選択状態で、第２のアクティブ素子Ｑ１０が選択駆動されたとき、前記第４のアクティブ素子Ｑ４を非選択駆動することで、画素メモリＲ１，Ｒ２に保持される表示信号レベルが前記コンデンサＣ１の影響によって不必要に書変わってしまうことを防止することができる。
【００２１】
したがって、コンデンサＣ１の容量を大きくすることができるので、時間経過に伴う該コンデンサＣ１の電位変化を少なくでき、好適である。
【００２２】
また、本発明の表示装置は、前記画素メモリの入出力端子間に第５のアクティブ素子が配置され、前記第５のアクティブ素子が非選択駆動されている間に、前記画素メモリの表示信号レベルが設定され、前記電位保持手段に表示信号レベルを設定する動作と、前記電気光学素子の表示信号レベルを、前記画素メモリに対応した表示信号レベルに切換える動作とが、１フレーム期間内に行われることを特徴とする。
【００２３】
上記の構成によれば、画素メモリＲ１，Ｒ２として主に２つのインバータ回路ＩＮＶ１，ＩＮＶ２の入出力端子間が相互に接続されたスタティックメモリの構成を想定すると、第１のインバータ回路ＩＮＶ１の入力端子と第２のインバータ回路ＩＮＶ２の出力端子とが直接接続される場合、第１のインバータ回路ＩＮＶ１の入力に第２のインバータ回路ＩＮＶ２の出力が影響するので、第２のインバータ回路ＩＮＶ２の出力があっても、第１のインバータ回路ＩＮＶ１の入力端子に前記第２の信号線Ｄの信号が正しく入力されるように第２のインバータ回路ＩＮＶ２の出力インピーダンスを調整しなければならないのに対して、第１のインバータ回路ＩＮＶ１の入力端子と第２のインバータ回路ＩＮＶ２の出力端子との間に第５のアクティブ素子Ｑ５を配置することで、前記第１のインバータ回路ＩＮＶ１の入力端子に前記第２の信号線Ｄの信号を入力するにあたって、該第５のアクティブ素子Ｑ５を非選択状態とすることで、前記第２のインバータ回路ＩＮＶ２の出力が第１のインバータ回路ＩＮＶ１の入力端子に印加されることを防止し、画素メモリＲ１，Ｒ２の表示信号レベルを設定することができる。
【００２４】
また、前記第１の信号線Ｇが非選択状態で、前記第５のアクティブ素子Ｑ５を選択状態とすることで、前記画素メモリＲ１，Ｒ２の出力を入力端子へ印加してスタティックメモリ回路を構成し、前記画素メモリＲ１，Ｒ２の表示信号レベルが保持される。
【００２５】
さらにまた、本発明の表示装置では、前記画素メモリには、前記電気光学素子へ負荷電流を供給する第１の電源線から電源を供給することを特徴とする。
【００２６】
上記の構成によれば、第１のアクティブ素子Ｑ１が選択されている間に、第１の電源線Ｅの電位を前記負荷電流が流れない電位、たとえばＧＮＤ電位とすることで、表示を行うことなく、電位保持手段Ｃ１や画素メモリＲ１，Ｒ２への信号レベルの書込みのみを行うことができる。また、電位保持手段Ｃ１や画素メモリＲ１，Ｒ２に記憶されたデータに基づく電気光学素子Ｐの表示期間を、第１のアクティブ素子Ｑ１の走査期間とは独立に制御可能となり、表示期間で時間分割階調表示を実現することもできる。
【００２７】
本発明の表示方法は、相互に交差する複数の第１および第２の信号線で区画された各領域に電気光学素子を備え、その電気光学素子が、それぞれ対応する第１のアクティブ素子によって、前記第１の信号線で選択されている間に、第２の信号線に出力される信号レベルに対応した表示を行い、前記第１の信号線が選択状態である間に、第１のアクティブ素子を介して電位保持手段に表示信号レベルが設定されるとともに、前記第２のアクティブ素子が選択駆動されて、前記画素メモリにその表示信号レベルが設定される表示信号レベル設定ステップと、前記第１の信号線が非選択状態である間に、前記第２のアクティブ素子が選択駆動されて、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられる表示信号切換ステップとを含む表示方法において、ビット走査期間において、前記第１の信号線が選択状態である間に、前記表示信号レベルのデータを表示した後、前記複数の第１信号線の何れも選択されていない状態で、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられることを特徴とする表示方法。
【００２８】
上記の構成によれば、上記説明した本発明の表示装置と同様に、各ビットの表示期間とビットの重みとを厳密に一致させることができる。また、各ビットの選択期間を隣り合う走査信号線で連続させることができるので、コントロール回路の制御が容易となる。
さらにまた、本発明の表示装置では、前記複数個の画素メモリが、ダイナミックメモリによって構成されていることを特徴とする。
【００２９】
【発明の実施の形態】
本発明の実施の第１の形態について、図１および図２に基づいて説明すれば、以下のとおりである。
【００３０】
図１は、本発明の実施の第１の形態の表示装置における素子回路Ａｂの電気回路図である。この素子回路Ａｂは、有機ＥＬディスプレイの素子回路であり、図１では、マトリクス状に配列される各素子回路の内、任意の１つを示している。この素子回路Ａｂは、画素の等価回路であり、相互に交差する複数の第１および第２の信号線Ｇ，Ｄ（この図１では、１つの素子回路に対応したそれぞれ１本しか図示せず）で区画された各領域に形成されており、走査信号線Ｇで選択されている間に、対応するデータ信号線Ｄからデータ信号を取込むｎ型のＴＦＴＱ１と、前記ＴＦＴＱ１で取込まれたデータ信号を保持するコンデンサＣ１と、有機ＥＬ素子Ｐと、前記コンデンサＣ１の充電電圧に対応して、電源線Ｅから有機ＥＬ素子Ｐに流れる電流を制御するｐ型のＴＦＴＱ２と、複数（図１の例では２つ）の画素メモリＲ１，Ｒ２とを備えて構成される。
【００３１】
前記電気光学素子Ｐは、それぞれ対応する第１のアクティブ素子Ｑ１によって、前記第１の信号線Ｇで選択されている間に、第２の信号線Ｄに出力される信号レベルに対応した表示を行うように駆動される。また、前記画素メモリＲ１，Ｒ２の記憶内容が、対応したビット選択線Ｓａ，Ｓｂの選択によって電位保持手段であるコンデンサＣ１にセットされることで、該コンデンサＣ１の保持する信号レベルに対応した表示を行う。なお、前記ビット選択線Ｓａ，Ｓｂ等は図示しないコントローラにより制御される。前記ビット選択線Ｓａ，Ｓｂは、有機ＥＬパネル上で、前記素子回路Ａｂを貫くように、前記走査信号線Ｇと平行に配設されている。
【００３２】
前記画素メモリＲ１，Ｒ２は、相互に等しく構成され、前記データ信号の書込み／読出しを制御する第２のアクティブ素子であるｎ型のＴＦＴＱ１０と、ｐ型のＴＦＴＱ１１およびｎ型のＴＦＴＱ１２から成る１段目のＣＭＯＳインバータＩＮＶ１と、ｐ型のＴＦＴＱ１３およびｎ型のＴＦＴＱ１４から成る２段目のＣＭＯＳインバータＩＮＶ２とを備えて構成される。ＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の電源電圧は、前記電源線Ｅと接地電位との間の電圧となり、１段目のＣＭＯＳインバータＩＮＶ１の出力が２段目のＣＭＯＳインバータＩＮＶ２の入力に与えられ、該２段目のＣＭＯＳインバータＩＮＶ２の出力が１段目のＣＭＯＳインバータＩＮＶ１の入力に帰還されて、自己保持、すなわちメモリ動作が行われる。画素メモリＲ１，Ｒ２のゲートには、それぞれ前記ビット選択線Ｓａ，Ｓｂが接続されている。
【００３３】
前記２段目のＣＭＯＳインバータＩＮＶ２の出力インピーダンスは、前記データ信号線Ｄと、ＴＦＴＱ１と、ＴＦＴＱ１０との出力インピーダンスを合計した値よりも大きく選ばれる。このように設定することで、１段目のＣＭＯＳインバータＩＮＶ１の入力に２段目のＣＭＯＳインバータＩＮＶ２の出力が印加されていても、前記１段目のＣＭＯＳインバータＩＮＶ１の入力に、前記データ信号線Ｄの電位を正しく入力することができる。
【００３４】
したがって、前記走査信号線Ｇが選択されると、第１のアクティブ素子であるＴＦＴＱ１が導通して、データ信号線ＤからコンデンサＣ１にデータ信号が書込まれる。この状態で、ビット選択線Ｓａ，Ｓｂが選択されてＴＦＴＱ１０が導通すると、画素メモリＲ１，Ｒ２へも、前記データ信号線Ｄからのデータ信号が書込まれる。
【００３５】
そして、走査信号線Ｇが非選択、すなわちＴＦＴＱ１が遮断している状態で、ビット選択線Ｓａ，Ｓｂが選択されてＴＦＴＱ１０が導通すると、画素メモリＲ１，Ｒ２から前記データ信号が読出され、コンデンサＣ１にセットされる。また、ビット選択線Ｓａ，Ｓｂが非選択、すなわちＴＦＴＱ１０が遮断している状態で、走査信号線Ｇが選択され、すなわちＴＦＴＱ１が導通すると、前記画素メモリＲ１，Ｒ２にデータ信号が書込まれることなく、コンデンサＣ１にだけセットされる。
【００３６】
なお、画素メモリＲ１，Ｒ２から読出したデータ信号をコンデンサＣ１にセットするためには、コンデンサＣ１に貯えられていた電荷によって、逆に画素メモリＲ１，Ｒ２の記憶内容が書換えられてしまわないように、コンデンサＣ１の容量は、制御すべき最長の時間に亘ってＴＦＴＱ２を制御することができる範囲で、可能な限り小さな値に設定することが望ましい。
【００３７】
また、前記画素メモリＲ１，Ｒ２に表示信号レベルを設定するにあたって、前記ＴＦＴＱ１，Ｑ２を用いるのではなく、各画素メモリＲ１，Ｒ２の２段目のＣＭＯＳインバータＩＮＶ２の入力（＝１段目のＣＭＯＳインバータＩＮＶ１の出力）と前記データ信号線Ｄとの間に、新たな第６のアクティブ素子を用いるようにしてもよい。これによって、前記ＴＦＴＱ１，Ｑ２が共に非選択状態でも、前記画素メモリＲ１，Ｒ２に表示信号レベルを設定することができる。
【００３８】
図２は、上述のように構成される有機ＥＬディスプレイを用いた本発明の表示方法である時間分割階調での駆動方法（表示方法）の一例を示す図である。この図２においては、有機ＥＬパネルの走査信号線はＧ１〜Ｇ１５の１５本で１つの単位と想定されており、各走査信号線Ｇ１〜Ｇ１５の選択状態を、図２（７）〜（２１）で示している。図２（１）は単位時間表示であり、図２（２２）は通算の時間表示（単位時間数）である。図２（３）はｂｉｔ４のデータの通算表示時間を示し、図２（５）はｂｉｔ３のデータの通算表示時間を示す。図２（６）は、ビットの重みを示す。
【００３９】
注目すべきは、図２（２）に示す前記ビット選択線Ｓａ１（前記走査信号線Ｇ１〜Ｇ１５に対応してＳａ１〜Ｓａ１５を記載すべきところ、図面の簡略化のためにＳａ１のみとしている。以下のビット選択線Ｓｂについても同様。）の選択走査および図２（４）に示す前記ビット選択線Ｓｂ１の選択走査である。各ビット選択線Ｓａ，Ｓｂは、特に記載しない限り、非選択状態であり、前記図２（２），（４）では、ハイレベルＨが選択状態を表す。画素メモリＲ１，Ｒ２には、ｂｉｔ４のデータおよびｂｉｔ３のデータがそれぞれ記憶されるものとする。各走査期間Ｔｓ１〜Ｔｓ４は、１５単位時間で構成される。
【００４０】
表示期間Ｔａの最初の走査期間Ｔｓ１において、走査信号線Ｇ１〜Ｇ１５が順に選択されてｂｉｔ４のデータを表示させながら、ビット選択線Ｓａが選択されて該ｂｉｔ４のデータが画素メモリＲ１に書込まれてゆく。走査信号線Ｇ１〜Ｇ１５の選択を終了するまで、したがって１５単位時間に亘って、該ｂｉｔ４のデータが表示される。
【００４１】
走査期間Ｔｓ１が終了すると、連続して次の走査期間Ｔｓ２に入り、表示をｂｉｔ４に対応したデータからｂｉｔ３のデータヘ切換えながら、ビット選択線Ｓｂが選択されて該ｂｉｔ３のデータが画素メモリＲ２に書込まれてゆく。そして、この走査期間Ｔｓ２で該ｂｉｔ３のデータを９単位時間に亘って表示した後、走査信号線Ｇ１〜Ｇ１５が選択されていない状態で、その選択を追いかけるように、ビット選択線Ｓａが選択されてｂｉｔ４のデータが画素メモリＲ１から読出され、残りの６単位時間に亘って表示される。これによって、ｂｉｔ４のデータの通算表示時間は２１単位時間となる。
【００４２】
こうして走査期間Ｔｓ２を終了すると、走査期間Ｔｓ３では、表示をｂｉｔ４に対応したデータからｂｉｔ２のデータヘ切換え、８単位時間に亘って表示した後、走査信号線Ｇ１〜Ｇ１５が選択されていない状態で、その選択を追いかけるように、ビット選択線Ｓｂが選択されてｂｉｔ３のデータが画素メモリＲ２から読出され、残りの７単位時間に亘って表示される。これによって、ｂｉｔ３のデータの通算表示時間は１６単位時間となる。
【００４３】
走査期間Ｔｓ４では、表示をｂｉｔ３に対応したデータからｂｉｔ１のデータヘ切換え、４単位時間に亘って表示した後、ビット選択線Ｓａが選択されてｂｉｔ４のデータが画素メモリＲ１から再び読出され、残りの１１単位時間に亘って表示される。これによって、ｂｉｔ４のデータの通算表示時間は３２単位時間となり、各ｂｉｔの表示期間の比率が、厳密に前記１：２：４：８となる。
【００４４】
このように画素メモリＲ１，Ｒ２を用い、走査信号線Ｇで選択されていないときに、ビット選択線Ｓａ，Ｓｂを選択することで、任意のタイミングで上位のビットのデータを読出し、表示を行うことができる。これによって、下位のビットのデータでの表示が終了すると、そのビットの走査期間Ｔｓ内での残りの時間を上位のビットのデータの表示に用いることができる。このため、複数の各ビットに対して等間隔の走査期間を設定しても、表示期間Ｔａの中で走査してない期間や発光に使われていない時間を短縮することができる新規な時間分割階調表示（表示方法）を実現することができる。なお、図２に示した時間分割階調表示においては、発光期間Ｔｄ＝表示期間Ｔａ＝フレーム期間Ｔｆとなっている。
【００４５】
このように本発明の表示方法では、前述の特開昭６３−２２６１７８号の時間分割階調表示方法と比べて、各ビットの表示期間が厳密に各ビットの重みになるという効果と、走査を１ライン毎に順番に行うので、制御が楽になるという効果を得ることができる。
【００４６】
なお、本駆動方法では、
発光に使用される時間＝時間分割階調表示に必要な走査時間 …（１）
となるように走査信号線Ｇの数を１５本と設定している。この式１を満足する条件を、４ｂｉｔ階調表示について調ベた結果を表１に示す。
【００４７】
【表１】
【００４８】
表１において、（ａ）はｂｉｔ数、（ｂ）は走査信号線数、（ｃ）は走査信号線数×ｂｉｔ数＝時間分割階調表示に必要な走査時間、（ｄ）は１階調当りの表示期間、（ｅ）は発光に使用される階調表示期間である。（ｆ）は判定であり、「▲」とあるのは走査信号線数×ｂｉｔ数＞時間分割階調表示となって本構成では階調表示ができない場合であり、「△」とあるのは走査を不連続にすれば４ｂｉｔ階調表示が可能な場合であり、「○」とあるのが上記式１を満たし、階調表示可能な場合である。
【００４９】
また、（ｆ）で「△」とあり、階調表示は可能であるが、走査を不連続としない限り表示階調数が制限される場合に、走査を連続にして表示可能な階調数を（ｇ）に示している。さらにまた、（ｈ）は必要な画素メモリの素子数であり、「○」の数だけ電位保持手段が必要であることを表す。なお、この表１に示したのは、必要メモリ数が２以下の場合だけである。
【００５０】
一方、表２には、同様に２ｂｉｔの階調表示の場合での実現可能性の判定結果を示し、（ａ）〜（ｈ）の内容は、それぞれ表１に対応している。
【００５１】
【表２】
【００５２】
この表２から、走査信号線数が３の倍数本のとき、前記式１を満たすことが理解される。なお、この表１に示したのは、必要メモリ数が１の場合だけである。
【００５３】
また、表３には、同様に３ｂｉｔの階調表示の場合での実現可能性の判定結果を示し、（ａ）〜（ｈ）の内容は、それぞれ前記の表１および表２に対応している。
【００５４】
【表３】
【００５５】
この表３から、走査信号線数が７の倍数本のとき、前記式１を満たすことが理解される。なお、表３に示したのは、必要メモリ数が１の場合だけである。
【００５６】
本発明の実施の第２の形態について、図３〜図５に基づいて説明すれば、以下のとおりである。
【００５７】
図３は、本発明の実施の第２の形態の有機ＥＬディスプレイにおける素子回路Ａｃの電気回路図である。この素子回路Ａｃは、前述の図１で示す素子回路Ａｂに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｃでは、１つの画素メモリＲ１を備えるとともに、コンデンサＣ１（および画素メモリＲ１）を初期化電位に接続することで、記憶されたデータを消去する第３のアクティブ素子であるＴＦＴＱ３が設けられていることである。また、そのＴＦＴＱ３を駆動するために、前記走査信号線Ｇと平行に、走査信号線Ｓが設けられている。
【００５８】
このような素子回路Ａｃを用いた駆動方法（表示方法）は、図４に示すようになる。図４（１）は走査期間Ｔｓを８等分した部分時間を示し、図４（３）はｂｉｔ４のデータの通算表示時間を示し、図４（５）はビットの重みを示し、図４（２２）は通算の表示時間を示す。図４（２）にはビット選択線Ｓａ１の選択走査を示し、図４（４）は走査信号線Ｓ１の選択走査を示す。一方、この例では走査信号線はＧ１〜Ｇ１６の１６本で１つの単位と想定されており、図４（６）〜（２１）はそれぞれの選択状態を示す。
【００５９】
表示期間Ｔａの最初の走査期間Ｔｓ１にｂｉｔ４のデータを表示させながら、ＴＦＴＱ１０を介してそのデータを画素メモリＲ１に記憶させておく。走査信号線Ｇ１〜Ｇ１６まで選択を終了すると、連続して次の走査期間Ｔｓ２に入り、表示をｂｉｔ４に対応したデータからｂｉｔ３に対応したデータに切換える。このとき、走査期間Ｔｓをｂｉｔ３に対応したデータの表示期間より大き目に設定し、前述のようにｂｉｔ３に対応したデータの表示期間が終了すると、その走査を追いかけるように、表示させるべきデータを、ｂｉｔ４に対応したデータに切換える走査を行ってもよい。しかしながら、この図４の例では、走査期間Ｔｓ＝ｂｉｔ３に対応したデータ表示期間となっているので、そのような走査は挿入されていない。
【００６０】
ｂｉｔ３に対応したデータを表示させる走査を走査信号線Ｇ１〜Ｇ１６まで終了すると、連続して次の走査期間Ｔｓ３に入り、表示をｂｉｔ２に対応したデータに切換える。この走査を追いかけるように、４部分時間後からビット選択線Ｓａの選択走査を開始し、ＴＦＴＱ１０を介して前記画素メモリＲ１からデータを読出して、再びｂｉｔ４に対応したデータの表示を行う。ｂｉｔ２に対応したデータをコンデンサＣ１に保持させる走査を走査信号線Ｇ１〜Ｇ１６まで終了したら、連続して次の走査期間Ｔｓ４に入り、表示をｂｉｔ１に対応したデータに切換える。この走査を追いかけるように、２部分時間後に、画素メモリＲ１からデータを読出して、再びｂｉｔ４に対応したデータの表示を行う。この最後のｂｉｔ４のデータに対応した表示までに、８＋４＝１２部分時間だけ表示しているので、この走査を追いかけるように、４部分時間後に走査信号線Ｓを選択走査し、コンデンサＣ１のデータを消去して、ブランク表示を行う。
【００６１】
このように、図３の回路構成では、最後の走査期間Ｔｓ４において、ｂｉｔ４に対応したデータの表示（＝総てのデータの表示）を終了した後、余分な時間が残されていると、その時点で、走査信号線Ｇ１〜Ｇ１６やビット選択線Ｓａとは独立した走査を行うことができる。これによって、前述の実施の形態では、ｎｂｉｔ分の発光に使用される時間＝ｎｂｉｔ分の走査に必要な時間でないと、余分な走査時間が必要であったり、表示階調数が減ってしまう等の不具合があるのに対して、本実施の形態では、走査信号線Ｓの選択走査によって消去走査を行うことで、そのような不具合を解消することができる。
【００６２】
なお、図４では走査信号線数を１６本としたけれども、これは、
走査信号線数≧ｂｉｔ３の表示期間 …（２）
発光に使用される時間
≧走査信号線数×（ｂｉｔ数４−１）＋ｂｉｔ１の表示期間 …（３）
時間分割階調表示に必要な走査時間≧発光に使用される時間 …（４）
の各条件を満たす走査信号線数から選ばれている。これらの式２〜４を満たす条件を、４ｂｉｔ階調表示について調べた結果を表４に示す。
【００６３】
【表４】
【００６４】
表４において、（ａ）はｂｉｔ数、（ｂ）は走査信号線数、（ｃ）は走査信号線数×ｂｉｔ数＝時間分割階調表示に必要な走査時間、（ｄ）は１階調当りの表示期間、（ｅ）はｂｉｔ３の表示期間、（ｆ）は走査信号線数×（ｂｉｔ数４−１）＋ｂｉｔ１の表示期間、（ｇ）は発光に使用される階調表示期間である。（ｈ）は判定であり、「▲」とあるのは４ｂｉｔ階調で表示可能であるけれども発光期間が不連続となる場合であり、「△」とあるのは４ｂｉｔ階調で表示可能で、かつ発光期間が連続となる場合であり、「○」とあるのが上記式２〜４を満足する場合である。
【００６５】
表４から、走査信号線数が４，８，９，１２，１３，１４，１６本（以下続くが省略）の場合に、上記式２〜４を満足することが理解される。前記図４では、走査信号線はＧ１〜Ｇ１６の１６本で、４ｂｉｔ階調表示であり、実線で示すように表示走査が連続的に行われており、この表４の結果に合致している。
【００６６】
一方、表５には、同様に２ｂｉｔの階調表示の場合での実現可能性の判定結果を示し、（ａ）〜（ｈ）の内容は、それぞれ表４に対応している。
【００６７】
【表５】
【００６８】
この表５から、走査信号線数が２，３，４，５，６（以下続くが省略）の場合に、前記式２〜４を満足することが理解される。
【００６９】
また、表６には、同様に３ｂｉｔの階調表示の場合での実現可能性の判定結果を示し、（ａ）〜（ｈ）の内容は、それぞれ前記の表４および表５に対応している。
【００７０】
【表６】
【００７１】
この表６から、走査信号線数が３，５，６，７，８，９，１０（以下続くが省略）の場合に、前記式２〜４を満足することが理解される。
【００７２】
なお、図５に、前記表４における発光が不連続となる場合の駆動方法の一例を示す。この図５の例は、前記表４（ｈ）において「▲」である４ｂｉｔ階調で表示可能であるけれども発光期間が不連続となる判定例である走査信号線がＧ１〜Ｇ１０の１０本の場合を示す。図５（１）〜（５），（１６）は、図４（１）〜（５），（２２）にそれぞれ対応しており、前記走査信号線Ｇ１〜Ｇ１０の選択状態はそれぞれ図５（６）〜（１５）である。図５（１）では、走査期間Ｔｓは、１０等分されている。
【００７３】
表示期間Ｔａの最初の走査期間Ｔｓ１にｂｉｔ４のデータを表示させながら、ＴＦＴＱ１０を介してそのデータが画素メモリＲ１に記憶されるが、直ちにその走査を追いかけるように、１部分時間後から走査信号線Ｓを選択走査し、コンデンサＣ１のデータを消去して、ブランク表示が行われる。この走査によって、走査信号線Ｇ１〜Ｇ１０まで選択を終了すると、連続して次の走査期間Ｔｓ２に入り、表示をｂｉｔ４に対応したデータからｂｉｔ１に対応したデータに切換える。この走査を追いかけるように、２部分時間後からビット選択線Ｓａを選択走査し、ＴＦＴＱ１０を介して前記画素メモリＲ１からデータを読出して、ｂｉｔ４に対応したデータの表示を行う。
【００７４】
ｂｉｔ１に対応したデータを表示させる走査を走査信号線Ｇ１〜Ｇ１０まで終了すると、連続して次の走査期間Ｔｓ３に入り、表示をｂｉｔ３に対応したデータに切換える。この走査を追いかけるように、８部分時間後からビット選択線Ｓａの選択走査を開始し、ＴＦＴＱ１０を介して前記画素メモリＲ１からデータを読出して、再びｂｉｔ４に対応したデータの表示を行う。ｂｉｔ３に対応したデータをコンデンサＣ１に保持させる走査を走査信号線Ｇ１〜Ｇ１０まで終了したら、連続して次の走査期間Ｔｓ４に入り、表示をｂｉｔ２に対応したデータに切換える。この走査を追いかけるように、４部分時間後に、画素メモリＲ１からデータを読出して、再びｂｉｔ４に対応したデータの表示を行う。この最後のｂｉｔ４のデータに対応した表示までに、１＋８＋２＝１１部分時間だけ表示しているので、この走査を追いかけるように、５部分時間後に走査信号線Ｓを選択走査し、コンデンサＣ１のデータを消去するブランク表示を行う。
【００７５】
このように、１フレーム期間Ｔｆに離散する発光期間Ｔｄが存在することを許容するのであれば、前記図４の走査と同様に、ｎｂｉｔ分の発光に使用される時間≠ｎｂｉｔ分の走査に必要な時間での走査を実現することができる。
【００７６】
本発明の実施の第３の形態について、図６および図７に基づいて説明すれば、以下のとおりである。
【００７７】
図６は、本発明の実施の第３の形態の有機ＥＬディスプレイにおける素子回路Ａｄの電気回路図である。この素子回路Ａｄは、前述の図３で示す素子回路Ａｃに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｄでは、前記電源線Ｅとは独立したロジック用の第２の電源線Ｅａを備えるとともに、コンデンサＣ１および画素メモリＲ１は、その電源線Ｅａに接続されることである。
【００７８】
この新たなロジック用の電源線Ｅａを備えることで、前記図５で示す走査を、図７のように変化することができる。図７（１）〜（３），（５）〜（１７）は、図５（１）〜（３），（４）〜（１６）にそれぞれ対応している。図７（４）は、前記電源線Ｅの電圧を示し、この例では、ＶＤＤ電位とＧＮＤ電位との間で変化可能となっている。
【００７９】
先ず、１フレーム期間Ｔｆの最初の走査期間Ｔｓ１では、電源線ＥをＧＮＤ電位として、ｂｉｔ４のデータが画素メモリＲ１に記憶されてゆく。この走査を追いかけるように、１単位時間後に、ブランク表示とされ、コンデンサＣ１には非発光状態に対応した電位が保持されてゆく。この走査期間Ｔｓ１では、電源線Ｅの電位が前述のようにＧＮＤ電位であるので、有機ＥＬ素子Ｐは発光しない。
【００８０】
このようなｂｉｔ４のデータの画素メモリＲ１への書込みが走査信号線Ｇ１〜Ｇ１０に対して順に行われると、電源線ＥがＶＤＤ電位とされた後、次の走査期間Ｔｓ２に入り、ｂｉｔ１に対応したデータが表示される。そして、この走査を追いかけるように、２単位時間後に、画素メモリＲ１のデータが読出されて、ｂｉｔ４のデータに対応した表示が始めて行われる。
【００８１】
走査期間Ｔｓ３に入り、ｂｉｔ３に対応したデータが表示され、この走査を追いかけるように、８単位時間後に、画素メモリＲ１のデータが読出されて、ｂｉｔ４のデータに対応した表示が再び行われる。走査期間Ｔｓ４でも、ｂｉｔ２に対応したデータが表示された後、４単位時間後に、画素メモリＲ１のデータが読出されて、ｂｉｔ４のデータに対応した表示が再び行われる。こうして、ｂｉｔ４に対応したデータは、８＋２＋６＝１６単位時間表示される。
【００８２】
このように、有機ＥＬ素子Ｐの電源線Ｅを制御しながら画素メモリＲ１ヘデータを書込んでゆくことで、表４の判定（ｈ）で「▲」となっている走査信号線数の総て（の同一１フレームの表示）を連続的に表示可能にすることができ、前記走査信号線数の制限をなくすことができる。
【００８３】
本発明の実施の第４の形態について、図８および図９に基づいて説明すれば、以下のとおりである。
【００８４】
図８は、本発明の実施の第４の形態の有機ＥＬディスプレイにおける素子回路Ａｅの電気回路図である。この素子回路Ａｅは、前述の図６で示す素子回路Ａｄに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｅでは、前記選択信号線Ｓおよびそれに対応したＴＦＴＱ３が設けられていないことである。すなわち、前述の素子回路Ａｄのように、有機ＥＬ素子Ｐの電源線Ｅと画素メモリＲ１の電源線Ｅａとを個別に制御している場合、この素子回路Ａｅのように初期化用のＴＦＴＱ３を持たない構成であっても、同等の表示を行うことができる。また、コンデンサＣ１は、ＴＦＴＱ３を改めて形成しなくても、ＴＦＴＱ２のゲート浮遊容量等を用いて電位を保持することもできる。
【００８５】
図９は、前記素子回路Ａｅの駆動方法（表示方法）の一例を示す図である。図９（１）〜（４），（５），（１４）は、図７（１）〜（４），（６），（１７）にそれぞれ対応している。この例では、走査信号線はＧ１〜Ｇ８の８本であり、その選択状態はそれぞれ図９（６）〜（１３）で示される。図９（１）では、走査期間Ｔｓは、８等分されている。
【００８６】
先ず、１フレーム期間Ｔｆの最初の走査期間Ｔｓ１では、電源線ＥをＧＮＤ電位として、ｂｉｔ４のデータが画素メモリＲ１に記憶されてゆく。この走査を追いかけるように、前述の素子回路Ａｄでは１単位時間後にブランク表示のデータがコンデンサＣ１にセットされていたのに対して、この素子回路Ａｅではブランク走査が行われないけれども、電源線Ｅの電位が前述のようにＧＮＤ電位であるので、有機ＥＬ素子Ｐは発光しない。
【００８７】
このようなｂｉｔ４のデータの画素メモリＲ１への書込みが走査信号線Ｇ１〜Ｇ８に対して順に行われると、電源線ＥがＶＤＤ電位とされた後、次の走査期間Ｔｓ２に入り、ｂｉｔ１に対応したデータが表示される。そして、この走査を追いかけるように、２単位時間後に、画素メモリＲ１のデータが読出されて、ｂｉｔ４のデータに対応した表示が始めて行われる。
【００８８】
走査期間Ｔｓ３に入り、ｂｉｔ３に対応したデータが該走査期間Ｔｓ３の８単位時間の全長に亘って表示され、ｂｉｔ３のデータの表示が終了すると、次の走査期間Ｔｓ４に入り、ｂｉｔ２に対応したデータが表示された後、４単位時間後に、画素メモリＲ１のデータが読出されて、ｂｉｔ４のデータに対応した表示が再び行われる。このｂｉｔ４のデータの読出しが総ての走査信号線Ｇ１〜Ｇ８に対して終了すると、該ｂｉｔ４に対応したデータは、６＋８＝１４単位時間表示されたことになるので、さらに２単位時間後に、消去期間Ｔｓａとなり、電源線Ｅの電位がＧＮＤ電位とされる。
【００８９】
ここで、上記のような走査が可能となる条件は、
発光に使用される時間
≧（走査信号線数×（ｂｉｔ数４−１）＋ｂｉｔ１の表示期間）…（５）
である。そこで、表１の判定（ｆ）において「▲」を記し、表示できないとした条件でも、上記式５は満足するので、この図９のように走査は不連続となるけれども、設定された４ｂｉｔ階調での表示は可能となる。このように、本駆動方法を採用することによって、前述の走査信号線数の制限の課題を緩和することができる。
【００９０】
本発明の実施の第５の形態について、図１０および図１１に基づいて説明すれば、以下のとおりである。
【００９１】
図１０は、本発明の実施の第５の形態の有機ＥＬディスプレイにおける素子回路Ａｆの電気回路図である。この素子回路Ａｆは、前述の図６で示す素子回路Ａｄに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｆでは、２つの画素メモリＲ２１，Ｒ２２を備えており、それらはコンデンサＣ２１，Ｃ２２と、それに直列に挿入されるｎ型のＴＦＴＱ２１，Ｑ２２とによって構成されていることである。一方、前記コンデンサＣ１はｎ型のＴＦＴＱ２０を介して電源線Ｅに接続され、前記ＴＦＴＱ２０は選択線Ｓｃによって制御される。
【００９２】
したがって、前述の画素メモリＲ１，Ｒ２が、ＣＭＯＳインバータＩＮＶ１，ＩＮＶ２から成るスタティックメモリ構成でデジタルデータをストアしていたのに対して、この画素メモリＲ２１，Ｒ２２は、コンデンサＣ２１，Ｃ２２から成るダイナミックメモリ構成でアナログデータをストアするので、前述のデジタル階調制御と、電圧値によるアナログ階調制御とを併用することができる。画素メモリＲ２１，Ｒ２２に要求される記憶時間が、数Ｈｚ以上の１フレーム期間Ｔｆ以内である場合には、このように画素メモリＲ２１，Ｒ２２がダイナミックメモリ構成であっても、コンデンサＣ１に直列にアクティブ素子Ｑ２０を配置すれば、支障があまりない。また、コンデンサＣ２１，Ｃ２２を改めて形成しなくとも、ＴＦＴＱ２０等のアクティブ素子や有機ＥＬ素子Ｐに付随する浮遊容量を用いて電位を保持することもできる。
【００９３】
ビット選択線Ｓａ，ＳｂによってＴＦＴＱ２１，Ｑ２２の何れも非導通状態とされているときに、前記選択線ＳｃによってＴＦＴＱ２０が導通され、コンデンサＣ１へのデータの書込み・消去／読出しが行われる。このように構成することによって、有機ＥＬ素子Ｐの輝度補正を、前記のように、デジタル階調制御とアナログ階調制御とを併用して行うことができる。
【００９４】
また、図１１の素子回路Ａｇは、上述の素子回路Ａｆに類似したものであり、有機ＥＬ素子Ｐの非発光状態を、コンデンサＣ１へのデータの書込み・消去／読出し状態の制御とを個別に実現するブランク表示を行うものである。
【００９５】
本発明の実施の第６の形態について、図１２および図１３に基づいて説明すれば、以下のとおりである。
【００９６】
図１２は、本発明の実施の第６の形態の有機ＥＬディスプレイにおける素子回路Ａｈの電気回路図である。この素子回路Ａｈは、前述の図１で示す素子回路Ａｂに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。この素子回路Ａｈでは、前記素子回路Ａｂにおける画素メモリＲ２が設けられておらず、画素メモリＲ１のみを備えている。この素子回路Ａｈは、１つの画素メモリＲ１であっても、前記の素子回路Ａｅのように走査を不連続とすることで、以下に詳述するように、前記素子回路Ａｂと同様に、４ｂｉｔ階調表示が可能となっている。
【００９７】
図１３は、前記素子回路Ａｈの駆動方法（表示方法）の一例を示す図である。この図１３では、走査信号線はＧ１〜Ｇ１４の１４本で１つの単位と想定されており、各走査信号線Ｇ１〜Ｇ１４の選択状態を、図１３（５）〜（１８）で示している。図１３（１）は単位時間表示であり、図１３（１９）は通算の時間表示（単位時間数）である。図１３（３）はｂｉｔ４のデータの通算表示時間を示し、図１３（４）は、ビットの重みを示す。図１３（２）は、ビット選択線Ｓａ１の選択走査を示す。
【００９８】
表示期間Ｔａの最初の走査期間Ｔｓ１において、走査信号線Ｇ１〜Ｇ１４が順に選択されてｂｉｔ４のデータを表示させながら、ビット選択線Ｓａが選択されて該ｂｉｔ４のデータが画素メモリＲ１に書込まれてゆく。走査信号線Ｇ１〜Ｇ１４の選択を終了するまで、したがって１４単位時間に亘って、該ｂｉｔ４のデータが表示される。
【００９９】
走査期間Ｔｓ１が終了すると、連続して次の走査期間Ｔｓ２に入り、表示をｂｉｔ４に対応したデータからｂｉｔ３のデータヘ切換えながら、該ｂｉｔ３のデータを前記１６単位時間に亘って表示する。ここで、走査期間Ｔｓ２は１４単位時間であるので、走査信号線Ｇ１４が選択走査された後、２単位時間は休止期間となる。
【０１００】
前記休止期間を終了すると、走査期間Ｔｓ３では、表示をｂｉｔ３に対応したデータからｂｉｔ２のデータヘ切換え、８単位時間に亘って表示した後、走査信号線Ｇ１〜Ｇ１４が選択されていない状態で、その選択を追いかけるように、ビット選択線Ｓａが選択されてｂｉｔ４のデータが画素メモリＲ１から読出され、残りの６単位時間に亘って表示される。これによって、ｂｉｔ４のデータの通算表示時間は２０単位時間となる。
【０１０１】
走査期間Ｔｓ４では、表示をｂｉｔ４に対応したデータからｂｉｔ１のデータヘ切換え、４単位時間に亘って表示した後、ビット選択線Ｓａが選択されてｂｉｔ４のデータが画素メモリＲ１から再び読出され、残りの１０単位時間に亘って表示される。そして、走査期間Ｔｓ４の後の２単位時間の休止期間も、前記ｂｉｔ４のデータは表示され続ける。これによって、該ｂｉｔ４のデータの通算表示時間は３２単位時間となり、各ｂｉｔの表示期間の比率が、厳密に前記１：２：４：８となる。
【０１０２】
このような走査休止期間を挿入した不連続な走査を行うことで、１つの画素メモリＲ１であっても、４ｂｉｔ階調表示を可能とすることができる。すなわち、任意のｂｉｔ数と走査信号線に対応することができる。実際に走査に使用する時間は、前記図３の素子回路Ａｃのように消去用のＴＦＴＱ３を備える構成に比べて長くなる。その比率を表７に示す。
【０１０３】
【表７】
【０１０４】
表７において、（ａ）はｂｉｔ数（図１３では４）、（ｂ）は走査信号線数（図１３では１４）、（ｃ）は本来走査に必要な時間（図１３では４×１４＝５６単位時間）、（ｄ）は１階調当りの表示期間、（ｅ）は第２位のｂｉｔの表示期間（図１３では１６単位時間）、（ｆ）は本駆動方法に実際に使用する時間（図１３では６０単位時間）、（ｈ）は実際に使用する時間／本来走査に必要な時間の比である。
【０１０５】
この表７には、前記図１３の条件も含め、ｂｉｔ数が４，５，６の場合をそれぞれ幾つか例示している。この表７から、表示期間に占める走査時間の比率が２割程度低下するけれども、前記の不連続な走査を行うことで、前記消去用のＴＦＴＱ３およびその走査信号線Ｓを追加することによるＴＦＴおよび配線数の増加を回避することができる。
【０１０６】
ところで、前述の図３で示す素子回路Ａｃでは、図４で示すように非発光期間が存在するのに対して、図１２で示す素子回路Ａｈでは、この図１３で示すように非発光期間が存在しないので、その分好ましいと言える。すなわち、非発光期間が存在しなければ、その分、１フレーム期間Ｔｆの平均輝度として必要な輝度を得るための単位時間当りの輝度を下げることができる。有機ＥＬ素子は、同じ発光輝度でも、瞬時発光輝度が低い程寿命が長くなる傾向があるので、図１３の駆動方法（表示方法）の方が、図４の駆動方法（表示方法）より、その点で有利と言える。
【０１０７】
本発明の実施の第７の形態について、図１４に基づいて説明すれば、以下のとおりである。
【０１０８】
図１４は、本発明の実施の第７の形態の有機ＥＬディスプレイにおける素子回路Ａｉの電気回路図である。この素子回路Ａｉは、前述の図１で示す素子回路Ａｂに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｉでは、前記電位保持手段が、第４のアクティブ素子であるＴＦＴＱ４と、それに直列に接続されるコンデンサＣ１とから構成されることである。
【０１０９】
前述のように、前記素子回路Ａｂでは、画素メモリＲ１，Ｒ２から読出したデータ信号をコンデンサＣ１にセットするにあたって、コンデンサＣ１に貯えられていた電荷によって画素メモリＲ１，Ｒ２の記憶内容が書換えられてしまわないように、コンデンサＣ１の容量が可能な限り小さな値に設定されている。
【０１１０】
これに対して、コンデンサＣ１にＴＦＴＱ４を直列に接続することで、走査信号線Ｇの非選択状態で、ＴＦＴＱ１０が選択駆動されたとき、該ＴＦＴＱ４を非選択駆動することで、画素メモリＲ１，Ｒ２に保持される表示信号レベルが前記コンデンサＣ１の影響によって不必要に書変わってしまうことを防止することができる。
【０１１１】
そして、再びコンデンサＣ１に表示信号レベルを書込む場合に、前記ＴＦＴＱ４は選択駆動される。ただし、ＴＦＴＱ１が選択駆動されて画素メモリＲ１，Ｒ２に表示信号レベルが書込まれる際に、前記ＴＦＴＱ４も選択駆動され、コンデンサＣ１に表示信号レベルが書込まれてもよい。
【０１１２】
これによって、コンデンサＣ１の容量を大きくすることができるので、時間経過に伴う該コンデンサＣ１の電位変化を少なくでき、好適である。
【０１１３】
また、注目すべきは、この素子回路Ａｉでは、画素メモリＲ１，Ｒ２の入出力端子間に第５のアクティブ素子であるＴＦＴＱ５が配置されており、前記画素メモリＲ１，Ｒ２の表示信号レベルが設定される前記走査信号線Ｇの選択時には、該ＴＦＴＱ５が非選択状態となることである。
【０１１４】
したがって、走査信号線Ｇの非選択時には、該ＴＦＴＱ５が選択状態となり、２段目のＣＭＯＳインバータＩＮＶ２の出力が１段目のＣＭＯＳインバータＩＮＶ１の入力に帰還される前記スタティックメモリの構成とする一方、該ＴＦＴＱ５の非選択時には、２段目のＣＭＯＳインバータＩＮＶ２の出力が１段目のＣＭＯＳインバータＩＮＶ１の入力に影響しないようにすることができる。
【０１１５】
これによって、前記２段目のＣＭＯＳインバータＩＮＶ２の出力インピーダンスを細かく調整する必要がない。
【０１１６】
なお、前記有機ＥＬ素子Ｐの構造としては、たとえばガラス基板の上にＩＴＯ等の透明な陽極を形成し、その上に有機多層膜、さらにＡｌ等の陰極を形成した構成で実現することができる。また、前記有機多層膜にも幾つかの構造があるけれども、たとえば、正孔入層（または陽極バッファ層）としてＣｕＰｃを、正孔輸送層としてＴＰＤを、発光層としてＤＰＶＢｉ、Ｚｎ（ｏｘｚ）２、ＤＣＭをドーパントとしたＡｌｑ等を、電子輸送層としてはＡｌｑ等を積層した構成が好ましい。
【０１１７】
一方、上述のような有機ＥＬ素子Ｐを駆動するためのＴＦＴは、電荷移動度の大きな多結晶シリコンプロセスで製作されたＴＦＴを用いる必要があり、たとえば特開平１０−３０１５３６号公報などで実現することができる。上記の工程では、プロセスの最高温度を、ゲート絶縁膜形成時の６００℃程度に抑えることができ、高耐熱性ガラスを使用することができる。
【０１１８】
【発明の効果】
本発明の表示装置は、以上のように、相互に交差する複数の第１および第２の信号線で区画された各領域に電気光学素子を備え、その電気光学素子が、それぞれ対応する第１のアクティブ素子によって、前記第１の信号線で選択されている間に、第２の信号線に出力される信号レベルに対応した表示を行うように駆動される表示装置において、前記電気光学素子に対応して配置される複数個の第２のアクティブ素子と、前記複数個の第２のアクティブ素子によって取込まれた信号レベルをそれぞれ保持する複数個の画素メモリと、前記第１のアクティブ素子によって取込まれた信号レベルを保持する電位保持手段と、前記複数個の第２のアクティブ素子をそれぞれ選択駆動する複数本のビット選択線とを備えており、前記第１の信号線が選択状態で、前記第１のアクティブ素子を介して前記電位保持手段に表示信号レベルが設定されるとともに、前記第２のアクティブ素子が選択駆動されることで前記画素メモリにもその表示信号レベルが設定され、前記第１の信号線の非選択状態で、前記第２のアクティブ素子が選択駆動されて、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられる。
【０１１９】
それゆえ、１走査期間内で、下位のビットのデータを表示して残った時間を画素メモリに蓄えた上位のビットのデータの表示に用いることができ、各ビットの表示期間を厳密に各ビットの重みに合わせることができる時間分割階調表示を実現することができる。
【０１２０】
また、本発明の表示装置は、以上のように、相互に交差する複数の第１および第２の信号線で区画された各領域に電気光学素子を備え、その電気光学素子が、それぞれ対応する第１のアクティブ素子によって、前記第１の信号線で選択されている間に、第２の信号線に出力される信号レベルに対応した表示を行うように駆動され、前記電気光学素子に対応して配置される１または複数の第２のアクティブ素子と、前記第２のアクティブ素子によって取込まれた信号レベルを保持する画素メモリと、前記第１のアクティブ素子によって取込まれた信号レベルを保持する電位保持手段と、前記第２のアクティブ素子を選択駆動するビット選択線とを備えており、前記第１の信号線が選択状態で、第１のアクティブ素子を介して前記電位保持手段に表示信号レベルが設定されるとともに、前記第２のアクティブ素子が選択駆動されることで前記画素メモリにもその表示信号レベルが設定され、前記第１の信号線の非選択状態で、前記第２のアクティブ素子が選択駆動されて、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられる表示装置において、前記電位保持手段に関連して、前記第１の信号線とは択一的に選択出力が導出される第３の信号線からの選択出力に応答し、前記第２の信号線とは独立した信号レベルを前記電位保持手段に与える第３のアクティブ素子をさらに備え、前記第１のアクティブ素子によって表示信号レベルが設定され、前記第３のアクティブ素子によって消去信号レベルが設定される。
【０１２１】
それゆえ、第１のアクティブ素子の選択走査によって表示が開始された後、その選択走査が総ての第１のアクティブ素子について終了する以前に、第３のアクティブ素子の選択走査によって前記表示を消去することができ、単位表示時間を、走査期間よりも短くすることができる。これによって、デジタル階調制御を行うにあたって、下位のビットのデータにも、そのビットの重みに対応した短時間の表示を正確に行わせることができ、ビット数の多い細かな階調制御を行うことができる。
【０１２２】
さらにまた、本発明の表示装置は、以上のように、前記電位保持手段は、コンデンサによって構成されており、前記コンデンサと前記第２のアクティブ素子との間に第４のアクティブ素子を配置している。
【０１２３】
それゆえ、第１のアクティブ素子の非選択状態で、第２のアクティブ素子が選択駆動されたとき、前記第４のアクティブ素子を非選択駆動することで、画素メモリに保持される表示信号レベルが前記コンデンサの影響によって不必要に書変わってしまうことを防止することができる。これによって、コンデンサの容量を大きくすることができるので、時間経過に伴う該コンデンサの電位変化を少なくでき、好適である。
【０１２４】
また、本発明の表示装置は、以上のように、前記画素メモリの入出力端子間に第５のアクティブ素子が配置され、前記第５のアクティブ素子が非選択駆動されている間に、前記画素メモリの表示信号レベルが設定され、前記電位保持手段に表示信号レベルを設定する動作と、前記電気光学素子の表示信号レベルを、前記画素メモリに対応した表示信号レベルに切換える動作とが、１フレーム期間内に行われる。
【０１２５】
それゆえ、前記画素メモリとして２段構成のインバータ回路を想定した場合、第１のインバータ回路の入力端子に前記表示信号レベルを入力するにあたって、該第５のアクティブ素子を非選択状態とすることで、前記第２のインバータ回路の出力が第１のインバータ回路の入力端子に印加される表示信号レベルに影響を与えることを防止することができる。
【０１２６】
さらにまた、本発明の表示装置は、以上のように、前記画素メモリには、前記電気光学素子へ負荷電流を供給する第１の電源線から電源を供給する。
【０１２７】
それゆえ、第１のアクティブ素子が選択されている間に、第１の電源線の電位を前記負荷電流が流れない電位、たとえばＧＮＤ電位とすることで、表示を行うことなく、電位保持手段や画素メモリへの信号レベルの書込みのみを行うことができる。また、電位保持手段や画素メモリに記憶されたデータに基づく電気光学素子の表示期間を、第１のアクティブ素子の走査期間とは独立に制御可能となり、表示期間で時間分割階調表示を実現することもできる。
【０１２８】
本発明の表示方法は、以上のように、相互に交差する複数の第１および第２の信号線で区画された各領域に電気光学素子を備え、その電気光学素子が、それぞれ対応する第１のアクティブ素子によって、前記第１の信号線で選択されている間に、第２の信号線に出力される信号レベルに対応した表示を行い、前記第１の信号線が選択状態である間に、第１のアクティブ素子を介して電位保持手段に表示信号レベルが設定されるとともに、前記第２のアクティブ素子が選択駆動されて、前記画素メモリにその表示信号レベルが設定される表示信号レベル設定ステップと、前記第１の信号線が非選択状態である間に、前記第２のアクティブ素子が選択駆動されて、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられる表示信号切換ステップとを含む表示方法において、ビット走査期間において、前記第１の信号線が選択状態である間に、前記表示信号レベルのデータを表示した後、前記複数の第１信号線の何れも選択されていない状態で、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられる。
【０１２９】
それゆえ、上記説明した本発明の表示装置と同様に、各ビットの表示期間とビットの重みとを厳密に一致させることができる。また、各ビットの選択期間を隣り合う走査信号線で連続させることができるので、コントロール回路の制御が容易になるという効果を奏する。
さらにまた、本発明の表示装置は、前記複数個の画素メモリが、ダイナミックメモリによって構成されている。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図２】本発明の実施の第１の形態における駆動方法を説明するための図である。
【図３】本発明の実施の第２の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図４】本発明の実施の第２の形態における駆動方法を説明するための図である。
【図５】本発明の実施の第２の形態における駆動方法の他の例を説明するための図である。
【図６】本発明の実施の第３の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図７】本発明の実施の第３の形態における駆動方法を説明するための図である。
【図８】本発明の実施の第４の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図９】本発明の実施の第４の形態における駆動方法を説明するための図である。
【図１０】本発明の実施の第５の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図１１】図１０で示す素子回路の類似構成を示す電気回路図である。
【図１２】本発明の実施の第６の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図１３】本発明の実施の第６の形態における駆動方法を説明するための図である。
【図１４】本発明の実施の第７の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図１５】従来のディスプレイの駆動方法を示す図である。
【図１６】図１５で示す駆動方法の一部を詳しく示す図である。
【符号の説明】
Ａｂ；Ａｃ；Ａｄ；Ａｅ；Ａｆ；Ａｇ；Ａｈ；Ａｉ 素子回路
Ｃ１ コンデンサ（電位保持手段）
Ｃ２１，Ｃ２２ コンデンサ
Ｄ データ信号線（第２の信号線）
Ｅ 電源線（第１の電源線）
Ｅａ 電源線（第２の電源線）
Ｇ 走査信号線（第１の信号線）
ＩＮＶ１，ＩＮＶ２ ＣＭＯＳインバータ
Ｐ 有機ＥＬ素子
Ｑ１ ＴＦＴ（第１のアクティブ素子）
Ｑ２，Ｑ１１〜Ｑ１４，Ｑ２０〜Ｑ２２ ＴＦＴ
Ｑ３ ＴＦＴ（第３のアクティブ素子）
Ｑ４ ＴＦＴ（第４のアクティブ素子）
Ｑ５ ＴＦＴ（第５のアクティブ素子）
Ｑ１０ ＴＦＴ（第２のアクティブ素子）
Ｓ 走査信号線（第３の信号線）
Ｓａ，Ｓｂ ビット選択線
Ｓｃ 選択線
Ｒ１，Ｒ２ 画素メモリ
【発明の属する技術分野】
本発明は、有機ＥＬ（Electro Luminescence）素子やＦＥＤ（Field Emission Device）素子等の電気光学素子をマトリックス状に配置して構成される表示装置および表示方法に関する。
【０００２】
【従来の技術】
近年、前記有機ＥＬ素子やＦＥＤ素子等の自発光デバイスを用いた薄型表示装置の開発が活発に行われている。これら自発光デバイスでは、素子の発光輝度が素子を流れる電流密度に比例することが知られている。そして、有機ＥＬ素子をアクティブ素子で駆動する場合、階調表示を実現する手法は、アナログ階調制御とデジタル階調制御とに大別することができる。
【０００３】
アナログ階調制御は、有機ＥＬ素子を流れる電流値を制御する方法である。しかし、このアクティブ素子は閾値や移動度などの素子特性がバラツキ易いので、このバラツキを克服してアナログ階調を得る手段が各種考案されている。
【０００４】
一方、デジタル階調制御は、画素分割階調と時間分割階調とに区分することができ、画素分割階調は１つの画素を複数の有機ＥＬ素子で構成し、各有機ＥＬ素子を選択的にｏｎ／ｏｆｆ駆動することで階調表示を行う方法であり、時間分割階調は有機ＥＬ素子を流れる電流の時間を制御する方法である。前記画素分割階調は、前記のように１つの画素を複数の有機ＥＬ素子で構成するので、高精細な用途には適さない。このため、ＰＤＰ（Plasma Display Panel）等では、デジタル階調制御として時間分割階調が用いられている。
【０００５】
そこで、時間分割階調の駆動方法として、特開昭６３−２２６１７８号公報の駆動方法を使用する例を図１５に示す。同図は、その先行技術での駆動方法を示す図である。この図１５の例では、マトリクス型ディスプレイの走査信号線はＧ１〜Ｇ１５の１５本で１つの単位と想定されており、各走査信号線Ｇ１〜Ｇ１５の選択状態を、図１５（３）〜（１７）でそれぞれ示している。そして、各画素で１６階調（４ｂｉｔ）の階調表示を実現しており、各ｂｉｔの重み１：２：４：８に比例した時間だけ、各画素は対応した２値表示を行う。図１５（１）は単位時間を示し、１フレーム期間Ｔｆは１５の単位時間から構成されている。図１５（２）は、前記ｂｉｔの重みを示す。
【０００６】
各画素は表示状態を保持するメモリ素子を備えており、図１５（３）〜（１７）において、斜線は走査信号線によって選択されていることを表し、次の斜線まで、その状態を保持する。こうして、各ｂｉｔの表示期間の比率が、前記１：２：４：８となる。
【０００７】
しかしながら、共通のデータ信号線を用いて、異なる走査信号線にそれぞれ対応した複数の各画素へ異なるデータを同時に書込むことは不可能なので、この特開昭６３−２２６１７８号では、図１６（２）に部分時間として示すように、図１５（１）の各単位時間を、さらにｂｉｔの数４で分割し、その各単位時間の第１の部分時間では１ｂｉｔ目の書込みを行い、第２の部分時間では２ｂｉｔ目の書込みを行い、第３の部分時間では３ｂｉｔ目の書込みを行い、第４の部分時間では４ｂｉｔ目の書込みを行うことで、図１５で示すような時間分割の階調制御を可能にしている。なお、図１６（１）の単位時間は図１５（１）に、図１６（３）のビットの重みは図１５（２）に、図１６（４）〜（１８）の選択状態は図１５（３）〜（１７）に、それぞれ対応している。また、図１６（１９）は、部分時間の通算の表示である。
【０００８】
【発明が解決しようとする課題】
しかし、上記特開昭６３−２２６１７８号公報に記載されている時間分割階調の駆動方法では、図１６に示すように、実際の部分表示期間の通算は１：２：４：８の比率ではなく、５：９：１３：２９となっている。すなわち、実際の部分表示期間は、各ｂｉｔの重み１：２：４：８に比例した時間にはなっていない。このように、上記公報に記載の駆動方法は表示期間の比率を厳密に調整して、各ｂｉｔの重みに対応した比率とすることが困難であるという問題点がある。
【０００９】
また、図１６の（１９）の通算時間０１〜０５に示すように、走査信号線Ｇ１を選択した後、走査信号線Ｇ１５、Ｇ１３、Ｇ９、Ｇ２を順に選択することとなる。すなわち、走査信号線を連続的に選択するのではなく、離散的な選択を行うので、上記した問題点に加えて、外部から入力される同期信号に応答して、各走査信号線に選択信号を出力するコントロール回路（走査コントローラ）の制御が複雑になるという問題点もある。
【００１０】
本発明の目的は、各ビットの表示期間とビットの重みとを厳密に一致させることができるとともに、コントロール回路の制御を容易に行うことができる表示装置および表示方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の表示装置は、相互に交差する複数の第１および第２の信号線で区画された各領域に電気光学素子を備え、その電気光学素子が、それぞれ対応する第１のアクティブ素子によって、前記第１の信号線で選択されている間に、第２の信号線に出力される信号レベルに対応した表示を行うように駆動される表示装置において、前記電気光学素子に対応して配置される複数個の第２のアクティブ素子と、前記複数個の第２のアクティブ素子によって取込まれた信号レベルをそれぞれ保持する複数個の画素メモリと、前記第１のアクティブ素子によって取込まれた信号レベルを保持する電位保持手段と、前記複数個の第２のアクティブ素子をそれぞれ選択駆動する複数本のビット選択線とを備えており、前記第１の信号線が選択状態で、前記第１のアクティブ素子を介して前記電位保持手段に表示信号レベルが設定されるとともに、前記第２のアクティブ素子が選択駆動されることで前記画素メモリにもその表示信号レベルが設定され、前記第１の信号線の非選択状態で、前記第２のアクティブ素子が選択駆動されて、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられることを特徴とする。
【００１２】
なお、前記画素メモリＲ１，Ｒ２の表示信号レベルは、前記第１のアクティブ素子Ｑ１および第２のアクティブ素子Ｑ２とを介して設定される場合と、新たな第６のアクティブ素子を介して設定される場合とがある。
【００１３】
前者の構成によれば、第１の信号線Ｇの走査によって表示が行われるとともに、ビット選択線Ｓａ，Ｓｂを選択することで、そのビット選択線Ｓａ，Ｓｂに対応する画素メモリＲ１，Ｒ２に表示信号レベルを書込んでおくことができる。そして、第１の信号線Ｇの非選択状態でビット選択線Ｓａ，Ｓｂを選択することで、前記画素メモリＲ１，Ｒ２から表示信号レベルを読出すことができる。
【００１４】
また、後者の構成によれば、第６のアクティブ素子が選択されている間に画素メモリＲ１，Ｒ２に表示信号レベルを書込んでおくことができる。そして、第１の信号線Ｇの非選択状態でビット選択線Ｓａ，Ｓｂを選択することで、前記画素メモリＲ１，Ｒ２から表示信号レベルを読出すことができる。
【００１５】
したがって、第１の信号線Ｇを順に走査してゆく１走査期間内で、下位のビットのデータを表示して残った時間を上位のビットのデータ表示に用いることができる。このため、各ビットの表示期間と各ビットの重みとを厳密に一致させることができる。例えば、４ｂｉｔのデータ表示を行う場合に、各ビットの表示期間を各ビットの重みに対応する１：２：４：８に厳密に一致させることが可能となる。また、各ビットの選択期間を隣り合う走査信号線Ｇで連続させることができるので、外部から入力される同期信号に応答して、各走査信号線Ｇに選択信号を出力するコントロール回路（走査コントローラ）の制御が容易となる。
【００１６】
また、本発明の表示装置は、相互に交差する複数の第１および第２の信号線で区画された各領域に電気光学素子を備え、その電気光学素子が、それぞれ対応する第１のアクティブ素子によって、前記第１の信号線で選択されている間に、第２の信号線に出力される信号レベルに対応した表示を行うように駆動され、前記電気光学素子に対応して配置される１または複数の第２のアクティブ素子と、前記第２のアクティブ素子によって取込まれた信号レベルを保持する画素メモリと、前記第１のアクティブ素子によって取込まれた信号レベルを保持する電位保持手段と、前記第２のアクティブ素子を選択駆動するビット選択線とを備えており、前記第１の信号線が選択状態で、第１のアクティブ素子を介して前記電位保持手段に表示信号レベルが設定されるとともに、前記第２のアクティブ素子が選択駆動されることで前記画素メモリにもその表示信号レベルが設定され、前記第１の信号線の非選択状態で、前記第２のアクティブ素子が選択駆動されて、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられる表示装置において、前記電位保持手段に関連して、前記第１の信号線とは択一的に選択出力が導出される第３の信号線からの選択出力に応答し、前記第２の信号線とは独立した信号レベルを前記電位保持手段に与える第３のアクティブ素子をさらに備え、前記第１のアクティブ素子によって表示信号レベルが設定され、前記第３のアクティブ素子によって消去信号レベルが設定されることを特徴とする。
【００１７】
上記の構成によれば、第１の信号線Ｇの走査により表示が開始された後、その走査が総ての第１の信号線Ｇについて終了する以前に、第３の信号線Ｓの走査によって、前記表示を消去してゆくことができる。すなわち、単位表示時間を、走査期間よりも短くすることができる。
【００１８】
したがって、デジタル階調制御を行うにあたって、下位のビットのデータにも、そのビットの重みに対応した短時間の表示を正確に行わせることができ、ビット数の多い細かな階調制御を行うことができる。
【００１９】
さらにまた、本発明の表示装置では、前記電位保持手段は、コンデンサによって構成されており、前記コンデンサと前記第２のアクティブ素子との間に第４のアクティブ素子を配置したことを特徴とする。
【００２０】
上記の構成によれば、第１の信号線Ｇの非選択状態で、第２のアクティブ素子Ｑ１０が選択駆動されたとき、前記第４のアクティブ素子Ｑ４を非選択駆動することで、画素メモリＲ１，Ｒ２に保持される表示信号レベルが前記コンデンサＣ１の影響によって不必要に書変わってしまうことを防止することができる。
【００２１】
したがって、コンデンサＣ１の容量を大きくすることができるので、時間経過に伴う該コンデンサＣ１の電位変化を少なくでき、好適である。
【００２２】
また、本発明の表示装置は、前記画素メモリの入出力端子間に第５のアクティブ素子が配置され、前記第５のアクティブ素子が非選択駆動されている間に、前記画素メモリの表示信号レベルが設定され、前記電位保持手段に表示信号レベルを設定する動作と、前記電気光学素子の表示信号レベルを、前記画素メモリに対応した表示信号レベルに切換える動作とが、１フレーム期間内に行われることを特徴とする。
【００２３】
上記の構成によれば、画素メモリＲ１，Ｒ２として主に２つのインバータ回路ＩＮＶ１，ＩＮＶ２の入出力端子間が相互に接続されたスタティックメモリの構成を想定すると、第１のインバータ回路ＩＮＶ１の入力端子と第２のインバータ回路ＩＮＶ２の出力端子とが直接接続される場合、第１のインバータ回路ＩＮＶ１の入力に第２のインバータ回路ＩＮＶ２の出力が影響するので、第２のインバータ回路ＩＮＶ２の出力があっても、第１のインバータ回路ＩＮＶ１の入力端子に前記第２の信号線Ｄの信号が正しく入力されるように第２のインバータ回路ＩＮＶ２の出力インピーダンスを調整しなければならないのに対して、第１のインバータ回路ＩＮＶ１の入力端子と第２のインバータ回路ＩＮＶ２の出力端子との間に第５のアクティブ素子Ｑ５を配置することで、前記第１のインバータ回路ＩＮＶ１の入力端子に前記第２の信号線Ｄの信号を入力するにあたって、該第５のアクティブ素子Ｑ５を非選択状態とすることで、前記第２のインバータ回路ＩＮＶ２の出力が第１のインバータ回路ＩＮＶ１の入力端子に印加されることを防止し、画素メモリＲ１，Ｒ２の表示信号レベルを設定することができる。
【００２４】
また、前記第１の信号線Ｇが非選択状態で、前記第５のアクティブ素子Ｑ５を選択状態とすることで、前記画素メモリＲ１，Ｒ２の出力を入力端子へ印加してスタティックメモリ回路を構成し、前記画素メモリＲ１，Ｒ２の表示信号レベルが保持される。
【００２５】
さらにまた、本発明の表示装置では、前記画素メモリには、前記電気光学素子へ負荷電流を供給する第１の電源線から電源を供給することを特徴とする。
【００２６】
上記の構成によれば、第１のアクティブ素子Ｑ１が選択されている間に、第１の電源線Ｅの電位を前記負荷電流が流れない電位、たとえばＧＮＤ電位とすることで、表示を行うことなく、電位保持手段Ｃ１や画素メモリＲ１，Ｒ２への信号レベルの書込みのみを行うことができる。また、電位保持手段Ｃ１や画素メモリＲ１，Ｒ２に記憶されたデータに基づく電気光学素子Ｐの表示期間を、第１のアクティブ素子Ｑ１の走査期間とは独立に制御可能となり、表示期間で時間分割階調表示を実現することもできる。
【００２７】
本発明の表示方法は、相互に交差する複数の第１および第２の信号線で区画された各領域に電気光学素子を備え、その電気光学素子が、それぞれ対応する第１のアクティブ素子によって、前記第１の信号線で選択されている間に、第２の信号線に出力される信号レベルに対応した表示を行い、前記第１の信号線が選択状態である間に、第１のアクティブ素子を介して電位保持手段に表示信号レベルが設定されるとともに、前記第２のアクティブ素子が選択駆動されて、前記画素メモリにその表示信号レベルが設定される表示信号レベル設定ステップと、前記第１の信号線が非選択状態である間に、前記第２のアクティブ素子が選択駆動されて、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられる表示信号切換ステップとを含む表示方法において、ビット走査期間において、前記第１の信号線が選択状態である間に、前記表示信号レベルのデータを表示した後、前記複数の第１信号線の何れも選択されていない状態で、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられることを特徴とする表示方法。
【００２８】
上記の構成によれば、上記説明した本発明の表示装置と同様に、各ビットの表示期間とビットの重みとを厳密に一致させることができる。また、各ビットの選択期間を隣り合う走査信号線で連続させることができるので、コントロール回路の制御が容易となる。
さらにまた、本発明の表示装置では、前記複数個の画素メモリが、ダイナミックメモリによって構成されていることを特徴とする。
【００２９】
【発明の実施の形態】
本発明の実施の第１の形態について、図１および図２に基づいて説明すれば、以下のとおりである。
【００３０】
図１は、本発明の実施の第１の形態の表示装置における素子回路Ａｂの電気回路図である。この素子回路Ａｂは、有機ＥＬディスプレイの素子回路であり、図１では、マトリクス状に配列される各素子回路の内、任意の１つを示している。この素子回路Ａｂは、画素の等価回路であり、相互に交差する複数の第１および第２の信号線Ｇ，Ｄ（この図１では、１つの素子回路に対応したそれぞれ１本しか図示せず）で区画された各領域に形成されており、走査信号線Ｇで選択されている間に、対応するデータ信号線Ｄからデータ信号を取込むｎ型のＴＦＴＱ１と、前記ＴＦＴＱ１で取込まれたデータ信号を保持するコンデンサＣ１と、有機ＥＬ素子Ｐと、前記コンデンサＣ１の充電電圧に対応して、電源線Ｅから有機ＥＬ素子Ｐに流れる電流を制御するｐ型のＴＦＴＱ２と、複数（図１の例では２つ）の画素メモリＲ１，Ｒ２とを備えて構成される。
【００３１】
前記電気光学素子Ｐは、それぞれ対応する第１のアクティブ素子Ｑ１によって、前記第１の信号線Ｇで選択されている間に、第２の信号線Ｄに出力される信号レベルに対応した表示を行うように駆動される。また、前記画素メモリＲ１，Ｒ２の記憶内容が、対応したビット選択線Ｓａ，Ｓｂの選択によって電位保持手段であるコンデンサＣ１にセットされることで、該コンデンサＣ１の保持する信号レベルに対応した表示を行う。なお、前記ビット選択線Ｓａ，Ｓｂ等は図示しないコントローラにより制御される。前記ビット選択線Ｓａ，Ｓｂは、有機ＥＬパネル上で、前記素子回路Ａｂを貫くように、前記走査信号線Ｇと平行に配設されている。
【００３２】
前記画素メモリＲ１，Ｒ２は、相互に等しく構成され、前記データ信号の書込み／読出しを制御する第２のアクティブ素子であるｎ型のＴＦＴＱ１０と、ｐ型のＴＦＴＱ１１およびｎ型のＴＦＴＱ１２から成る１段目のＣＭＯＳインバータＩＮＶ１と、ｐ型のＴＦＴＱ１３およびｎ型のＴＦＴＱ１４から成る２段目のＣＭＯＳインバータＩＮＶ２とを備えて構成される。ＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の電源電圧は、前記電源線Ｅと接地電位との間の電圧となり、１段目のＣＭＯＳインバータＩＮＶ１の出力が２段目のＣＭＯＳインバータＩＮＶ２の入力に与えられ、該２段目のＣＭＯＳインバータＩＮＶ２の出力が１段目のＣＭＯＳインバータＩＮＶ１の入力に帰還されて、自己保持、すなわちメモリ動作が行われる。画素メモリＲ１，Ｒ２のゲートには、それぞれ前記ビット選択線Ｓａ，Ｓｂが接続されている。
【００３３】
前記２段目のＣＭＯＳインバータＩＮＶ２の出力インピーダンスは、前記データ信号線Ｄと、ＴＦＴＱ１と、ＴＦＴＱ１０との出力インピーダンスを合計した値よりも大きく選ばれる。このように設定することで、１段目のＣＭＯＳインバータＩＮＶ１の入力に２段目のＣＭＯＳインバータＩＮＶ２の出力が印加されていても、前記１段目のＣＭＯＳインバータＩＮＶ１の入力に、前記データ信号線Ｄの電位を正しく入力することができる。
【００３４】
したがって、前記走査信号線Ｇが選択されると、第１のアクティブ素子であるＴＦＴＱ１が導通して、データ信号線ＤからコンデンサＣ１にデータ信号が書込まれる。この状態で、ビット選択線Ｓａ，Ｓｂが選択されてＴＦＴＱ１０が導通すると、画素メモリＲ１，Ｒ２へも、前記データ信号線Ｄからのデータ信号が書込まれる。
【００３５】
そして、走査信号線Ｇが非選択、すなわちＴＦＴＱ１が遮断している状態で、ビット選択線Ｓａ，Ｓｂが選択されてＴＦＴＱ１０が導通すると、画素メモリＲ１，Ｒ２から前記データ信号が読出され、コンデンサＣ１にセットされる。また、ビット選択線Ｓａ，Ｓｂが非選択、すなわちＴＦＴＱ１０が遮断している状態で、走査信号線Ｇが選択され、すなわちＴＦＴＱ１が導通すると、前記画素メモリＲ１，Ｒ２にデータ信号が書込まれることなく、コンデンサＣ１にだけセットされる。
【００３６】
なお、画素メモリＲ１，Ｒ２から読出したデータ信号をコンデンサＣ１にセットするためには、コンデンサＣ１に貯えられていた電荷によって、逆に画素メモリＲ１，Ｒ２の記憶内容が書換えられてしまわないように、コンデンサＣ１の容量は、制御すべき最長の時間に亘ってＴＦＴＱ２を制御することができる範囲で、可能な限り小さな値に設定することが望ましい。
【００３７】
また、前記画素メモリＲ１，Ｒ２に表示信号レベルを設定するにあたって、前記ＴＦＴＱ１，Ｑ２を用いるのではなく、各画素メモリＲ１，Ｒ２の２段目のＣＭＯＳインバータＩＮＶ２の入力（＝１段目のＣＭＯＳインバータＩＮＶ１の出力）と前記データ信号線Ｄとの間に、新たな第６のアクティブ素子を用いるようにしてもよい。これによって、前記ＴＦＴＱ１，Ｑ２が共に非選択状態でも、前記画素メモリＲ１，Ｒ２に表示信号レベルを設定することができる。
【００３８】
図２は、上述のように構成される有機ＥＬディスプレイを用いた本発明の表示方法である時間分割階調での駆動方法（表示方法）の一例を示す図である。この図２においては、有機ＥＬパネルの走査信号線はＧ１〜Ｇ１５の１５本で１つの単位と想定されており、各走査信号線Ｇ１〜Ｇ１５の選択状態を、図２（７）〜（２１）で示している。図２（１）は単位時間表示であり、図２（２２）は通算の時間表示（単位時間数）である。図２（３）はｂｉｔ４のデータの通算表示時間を示し、図２（５）はｂｉｔ３のデータの通算表示時間を示す。図２（６）は、ビットの重みを示す。
【００３９】
注目すべきは、図２（２）に示す前記ビット選択線Ｓａ１（前記走査信号線Ｇ１〜Ｇ１５に対応してＳａ１〜Ｓａ１５を記載すべきところ、図面の簡略化のためにＳａ１のみとしている。以下のビット選択線Ｓｂについても同様。）の選択走査および図２（４）に示す前記ビット選択線Ｓｂ１の選択走査である。各ビット選択線Ｓａ，Ｓｂは、特に記載しない限り、非選択状態であり、前記図２（２），（４）では、ハイレベルＨが選択状態を表す。画素メモリＲ１，Ｒ２には、ｂｉｔ４のデータおよびｂｉｔ３のデータがそれぞれ記憶されるものとする。各走査期間Ｔｓ１〜Ｔｓ４は、１５単位時間で構成される。
【００４０】
表示期間Ｔａの最初の走査期間Ｔｓ１において、走査信号線Ｇ１〜Ｇ１５が順に選択されてｂｉｔ４のデータを表示させながら、ビット選択線Ｓａが選択されて該ｂｉｔ４のデータが画素メモリＲ１に書込まれてゆく。走査信号線Ｇ１〜Ｇ１５の選択を終了するまで、したがって１５単位時間に亘って、該ｂｉｔ４のデータが表示される。
【００４１】
走査期間Ｔｓ１が終了すると、連続して次の走査期間Ｔｓ２に入り、表示をｂｉｔ４に対応したデータからｂｉｔ３のデータヘ切換えながら、ビット選択線Ｓｂが選択されて該ｂｉｔ３のデータが画素メモリＲ２に書込まれてゆく。そして、この走査期間Ｔｓ２で該ｂｉｔ３のデータを９単位時間に亘って表示した後、走査信号線Ｇ１〜Ｇ１５が選択されていない状態で、その選択を追いかけるように、ビット選択線Ｓａが選択されてｂｉｔ４のデータが画素メモリＲ１から読出され、残りの６単位時間に亘って表示される。これによって、ｂｉｔ４のデータの通算表示時間は２１単位時間となる。
【００４２】
こうして走査期間Ｔｓ２を終了すると、走査期間Ｔｓ３では、表示をｂｉｔ４に対応したデータからｂｉｔ２のデータヘ切換え、８単位時間に亘って表示した後、走査信号線Ｇ１〜Ｇ１５が選択されていない状態で、その選択を追いかけるように、ビット選択線Ｓｂが選択されてｂｉｔ３のデータが画素メモリＲ２から読出され、残りの７単位時間に亘って表示される。これによって、ｂｉｔ３のデータの通算表示時間は１６単位時間となる。
【００４３】
走査期間Ｔｓ４では、表示をｂｉｔ３に対応したデータからｂｉｔ１のデータヘ切換え、４単位時間に亘って表示した後、ビット選択線Ｓａが選択されてｂｉｔ４のデータが画素メモリＲ１から再び読出され、残りの１１単位時間に亘って表示される。これによって、ｂｉｔ４のデータの通算表示時間は３２単位時間となり、各ｂｉｔの表示期間の比率が、厳密に前記１：２：４：８となる。
【００４４】
このように画素メモリＲ１，Ｒ２を用い、走査信号線Ｇで選択されていないときに、ビット選択線Ｓａ，Ｓｂを選択することで、任意のタイミングで上位のビットのデータを読出し、表示を行うことができる。これによって、下位のビットのデータでの表示が終了すると、そのビットの走査期間Ｔｓ内での残りの時間を上位のビットのデータの表示に用いることができる。このため、複数の各ビットに対して等間隔の走査期間を設定しても、表示期間Ｔａの中で走査してない期間や発光に使われていない時間を短縮することができる新規な時間分割階調表示（表示方法）を実現することができる。なお、図２に示した時間分割階調表示においては、発光期間Ｔｄ＝表示期間Ｔａ＝フレーム期間Ｔｆとなっている。
【００４５】
このように本発明の表示方法では、前述の特開昭６３−２２６１７８号の時間分割階調表示方法と比べて、各ビットの表示期間が厳密に各ビットの重みになるという効果と、走査を１ライン毎に順番に行うので、制御が楽になるという効果を得ることができる。
【００４６】
なお、本駆動方法では、
発光に使用される時間＝時間分割階調表示に必要な走査時間 …（１）
となるように走査信号線Ｇの数を１５本と設定している。この式１を満足する条件を、４ｂｉｔ階調表示について調ベた結果を表１に示す。
【００４７】
【表１】
表１において、（ａ）はｂｉｔ数、（ｂ）は走査信号線数、（ｃ）は走査信号線数×ｂｉｔ数＝時間分割階調表示に必要な走査時間、（ｄ）は１階調当りの表示期間、（ｅ）は発光に使用される階調表示期間である。（ｆ）は判定であり、「▲」とあるのは走査信号線数×ｂｉｔ数＞時間分割階調表示となって本構成では階調表示ができない場合であり、「△」とあるのは走査を不連続にすれば４ｂｉｔ階調表示が可能な場合であり、「○」とあるのが上記式１を満たし、階調表示可能な場合である。
【００４９】
また、（ｆ）で「△」とあり、階調表示は可能であるが、走査を不連続としない限り表示階調数が制限される場合に、走査を連続にして表示可能な階調数を（ｇ）に示している。さらにまた、（ｈ）は必要な画素メモリの素子数であり、「○」の数だけ電位保持手段が必要であることを表す。なお、この表１に示したのは、必要メモリ数が２以下の場合だけである。
【００５０】
一方、表２には、同様に２ｂｉｔの階調表示の場合での実現可能性の判定結果を示し、（ａ）〜（ｈ）の内容は、それぞれ表１に対応している。
【００５１】
【表２】
この表２から、走査信号線数が３の倍数本のとき、前記式１を満たすことが理解される。なお、この表１に示したのは、必要メモリ数が１の場合だけである。
【００５３】
また、表３には、同様に３ｂｉｔの階調表示の場合での実現可能性の判定結果を示し、（ａ）〜（ｈ）の内容は、それぞれ前記の表１および表２に対応している。
【００５４】
【表３】
この表３から、走査信号線数が７の倍数本のとき、前記式１を満たすことが理解される。なお、表３に示したのは、必要メモリ数が１の場合だけである。
【００５６】
本発明の実施の第２の形態について、図３〜図５に基づいて説明すれば、以下のとおりである。
【００５７】
図３は、本発明の実施の第２の形態の有機ＥＬディスプレイにおける素子回路Ａｃの電気回路図である。この素子回路Ａｃは、前述の図１で示す素子回路Ａｂに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｃでは、１つの画素メモリＲ１を備えるとともに、コンデンサＣ１（および画素メモリＲ１）を初期化電位に接続することで、記憶されたデータを消去する第３のアクティブ素子であるＴＦＴＱ３が設けられていることである。また、そのＴＦＴＱ３を駆動するために、前記走査信号線Ｇと平行に、走査信号線Ｓが設けられている。
【００５８】
このような素子回路Ａｃを用いた駆動方法（表示方法）は、図４に示すようになる。図４（１）は走査期間Ｔｓを８等分した部分時間を示し、図４（３）はｂｉｔ４のデータの通算表示時間を示し、図４（５）はビットの重みを示し、図４（２２）は通算の表示時間を示す。図４（２）にはビット選択線Ｓａ１の選択走査を示し、図４（４）は走査信号線Ｓ１の選択走査を示す。一方、この例では走査信号線はＧ１〜Ｇ１６の１６本で１つの単位と想定されており、図４（６）〜（２１）はそれぞれの選択状態を示す。
【００５９】
表示期間Ｔａの最初の走査期間Ｔｓ１にｂｉｔ４のデータを表示させながら、ＴＦＴＱ１０を介してそのデータを画素メモリＲ１に記憶させておく。走査信号線Ｇ１〜Ｇ１６まで選択を終了すると、連続して次の走査期間Ｔｓ２に入り、表示をｂｉｔ４に対応したデータからｂｉｔ３に対応したデータに切換える。このとき、走査期間Ｔｓをｂｉｔ３に対応したデータの表示期間より大き目に設定し、前述のようにｂｉｔ３に対応したデータの表示期間が終了すると、その走査を追いかけるように、表示させるべきデータを、ｂｉｔ４に対応したデータに切換える走査を行ってもよい。しかしながら、この図４の例では、走査期間Ｔｓ＝ｂｉｔ３に対応したデータ表示期間となっているので、そのような走査は挿入されていない。
【００６０】
ｂｉｔ３に対応したデータを表示させる走査を走査信号線Ｇ１〜Ｇ１６まで終了すると、連続して次の走査期間Ｔｓ３に入り、表示をｂｉｔ２に対応したデータに切換える。この走査を追いかけるように、４部分時間後からビット選択線Ｓａの選択走査を開始し、ＴＦＴＱ１０を介して前記画素メモリＲ１からデータを読出して、再びｂｉｔ４に対応したデータの表示を行う。ｂｉｔ２に対応したデータをコンデンサＣ１に保持させる走査を走査信号線Ｇ１〜Ｇ１６まで終了したら、連続して次の走査期間Ｔｓ４に入り、表示をｂｉｔ１に対応したデータに切換える。この走査を追いかけるように、２部分時間後に、画素メモリＲ１からデータを読出して、再びｂｉｔ４に対応したデータの表示を行う。この最後のｂｉｔ４のデータに対応した表示までに、８＋４＝１２部分時間だけ表示しているので、この走査を追いかけるように、４部分時間後に走査信号線Ｓを選択走査し、コンデンサＣ１のデータを消去して、ブランク表示を行う。
【００６１】
このように、図３の回路構成では、最後の走査期間Ｔｓ４において、ｂｉｔ４に対応したデータの表示（＝総てのデータの表示）を終了した後、余分な時間が残されていると、その時点で、走査信号線Ｇ１〜Ｇ１６やビット選択線Ｓａとは独立した走査を行うことができる。これによって、前述の実施の形態では、ｎｂｉｔ分の発光に使用される時間＝ｎｂｉｔ分の走査に必要な時間でないと、余分な走査時間が必要であったり、表示階調数が減ってしまう等の不具合があるのに対して、本実施の形態では、走査信号線Ｓの選択走査によって消去走査を行うことで、そのような不具合を解消することができる。
【００６２】
なお、図４では走査信号線数を１６本としたけれども、これは、
走査信号線数≧ｂｉｔ３の表示期間 …（２）
発光に使用される時間
≧走査信号線数×（ｂｉｔ数４−１）＋ｂｉｔ１の表示期間 …（３）
時間分割階調表示に必要な走査時間≧発光に使用される時間 …（４）
の各条件を満たす走査信号線数から選ばれている。これらの式２〜４を満たす条件を、４ｂｉｔ階調表示について調べた結果を表４に示す。
【００６３】
【表４】
表４において、（ａ）はｂｉｔ数、（ｂ）は走査信号線数、（ｃ）は走査信号線数×ｂｉｔ数＝時間分割階調表示に必要な走査時間、（ｄ）は１階調当りの表示期間、（ｅ）はｂｉｔ３の表示期間、（ｆ）は走査信号線数×（ｂｉｔ数４−１）＋ｂｉｔ１の表示期間、（ｇ）は発光に使用される階調表示期間である。（ｈ）は判定であり、「▲」とあるのは４ｂｉｔ階調で表示可能であるけれども発光期間が不連続となる場合であり、「△」とあるのは４ｂｉｔ階調で表示可能で、かつ発光期間が連続となる場合であり、「○」とあるのが上記式２〜４を満足する場合である。
【００６５】
表４から、走査信号線数が４，８，９，１２，１３，１４，１６本（以下続くが省略）の場合に、上記式２〜４を満足することが理解される。前記図４では、走査信号線はＧ１〜Ｇ１６の１６本で、４ｂｉｔ階調表示であり、実線で示すように表示走査が連続的に行われており、この表４の結果に合致している。
【００６６】
一方、表５には、同様に２ｂｉｔの階調表示の場合での実現可能性の判定結果を示し、（ａ）〜（ｈ）の内容は、それぞれ表４に対応している。
【００６７】
【表５】
この表５から、走査信号線数が２，３，４，５，６（以下続くが省略）の場合に、前記式２〜４を満足することが理解される。
【００６９】
また、表６には、同様に３ｂｉｔの階調表示の場合での実現可能性の判定結果を示し、（ａ）〜（ｈ）の内容は、それぞれ前記の表４および表５に対応している。
【００７０】
【表６】
この表６から、走査信号線数が３，５，６，７，８，９，１０（以下続くが省略）の場合に、前記式２〜４を満足することが理解される。
【００７２】
なお、図５に、前記表４における発光が不連続となる場合の駆動方法の一例を示す。この図５の例は、前記表４（ｈ）において「▲」である４ｂｉｔ階調で表示可能であるけれども発光期間が不連続となる判定例である走査信号線がＧ１〜Ｇ１０の１０本の場合を示す。図５（１）〜（５），（１６）は、図４（１）〜（５），（２２）にそれぞれ対応しており、前記走査信号線Ｇ１〜Ｇ１０の選択状態はそれぞれ図５（６）〜（１５）である。図５（１）では、走査期間Ｔｓは、１０等分されている。
【００７３】
表示期間Ｔａの最初の走査期間Ｔｓ１にｂｉｔ４のデータを表示させながら、ＴＦＴＱ１０を介してそのデータが画素メモリＲ１に記憶されるが、直ちにその走査を追いかけるように、１部分時間後から走査信号線Ｓを選択走査し、コンデンサＣ１のデータを消去して、ブランク表示が行われる。この走査によって、走査信号線Ｇ１〜Ｇ１０まで選択を終了すると、連続して次の走査期間Ｔｓ２に入り、表示をｂｉｔ４に対応したデータからｂｉｔ１に対応したデータに切換える。この走査を追いかけるように、２部分時間後からビット選択線Ｓａを選択走査し、ＴＦＴＱ１０を介して前記画素メモリＲ１からデータを読出して、ｂｉｔ４に対応したデータの表示を行う。
【００７４】
ｂｉｔ１に対応したデータを表示させる走査を走査信号線Ｇ１〜Ｇ１０まで終了すると、連続して次の走査期間Ｔｓ３に入り、表示をｂｉｔ３に対応したデータに切換える。この走査を追いかけるように、８部分時間後からビット選択線Ｓａの選択走査を開始し、ＴＦＴＱ１０を介して前記画素メモリＲ１からデータを読出して、再びｂｉｔ４に対応したデータの表示を行う。ｂｉｔ３に対応したデータをコンデンサＣ１に保持させる走査を走査信号線Ｇ１〜Ｇ１０まで終了したら、連続して次の走査期間Ｔｓ４に入り、表示をｂｉｔ２に対応したデータに切換える。この走査を追いかけるように、４部分時間後に、画素メモリＲ１からデータを読出して、再びｂｉｔ４に対応したデータの表示を行う。この最後のｂｉｔ４のデータに対応した表示までに、１＋８＋２＝１１部分時間だけ表示しているので、この走査を追いかけるように、５部分時間後に走査信号線Ｓを選択走査し、コンデンサＣ１のデータを消去するブランク表示を行う。
【００７５】
このように、１フレーム期間Ｔｆに離散する発光期間Ｔｄが存在することを許容するのであれば、前記図４の走査と同様に、ｎｂｉｔ分の発光に使用される時間≠ｎｂｉｔ分の走査に必要な時間での走査を実現することができる。
【００７６】
本発明の実施の第３の形態について、図６および図７に基づいて説明すれば、以下のとおりである。
【００７７】
図６は、本発明の実施の第３の形態の有機ＥＬディスプレイにおける素子回路Ａｄの電気回路図である。この素子回路Ａｄは、前述の図３で示す素子回路Ａｃに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｄでは、前記電源線Ｅとは独立したロジック用の第２の電源線Ｅａを備えるとともに、コンデンサＣ１および画素メモリＲ１は、その電源線Ｅａに接続されることである。
【００７８】
この新たなロジック用の電源線Ｅａを備えることで、前記図５で示す走査を、図７のように変化することができる。図７（１）〜（３），（５）〜（１７）は、図５（１）〜（３），（４）〜（１６）にそれぞれ対応している。図７（４）は、前記電源線Ｅの電圧を示し、この例では、ＶＤＤ電位とＧＮＤ電位との間で変化可能となっている。
【００７９】
先ず、１フレーム期間Ｔｆの最初の走査期間Ｔｓ１では、電源線ＥをＧＮＤ電位として、ｂｉｔ４のデータが画素メモリＲ１に記憶されてゆく。この走査を追いかけるように、１単位時間後に、ブランク表示とされ、コンデンサＣ１には非発光状態に対応した電位が保持されてゆく。この走査期間Ｔｓ１では、電源線Ｅの電位が前述のようにＧＮＤ電位であるので、有機ＥＬ素子Ｐは発光しない。
【００８０】
このようなｂｉｔ４のデータの画素メモリＲ１への書込みが走査信号線Ｇ１〜Ｇ１０に対して順に行われると、電源線ＥがＶＤＤ電位とされた後、次の走査期間Ｔｓ２に入り、ｂｉｔ１に対応したデータが表示される。そして、この走査を追いかけるように、２単位時間後に、画素メモリＲ１のデータが読出されて、ｂｉｔ４のデータに対応した表示が始めて行われる。
【００８１】
走査期間Ｔｓ３に入り、ｂｉｔ３に対応したデータが表示され、この走査を追いかけるように、８単位時間後に、画素メモリＲ１のデータが読出されて、ｂｉｔ４のデータに対応した表示が再び行われる。走査期間Ｔｓ４でも、ｂｉｔ２に対応したデータが表示された後、４単位時間後に、画素メモリＲ１のデータが読出されて、ｂｉｔ４のデータに対応した表示が再び行われる。こうして、ｂｉｔ４に対応したデータは、８＋２＋６＝１６単位時間表示される。
【００８２】
このように、有機ＥＬ素子Ｐの電源線Ｅを制御しながら画素メモリＲ１ヘデータを書込んでゆくことで、表４の判定（ｈ）で「▲」となっている走査信号線数の総て（の同一１フレームの表示）を連続的に表示可能にすることができ、前記走査信号線数の制限をなくすことができる。
【００８３】
本発明の実施の第４の形態について、図８および図９に基づいて説明すれば、以下のとおりである。
【００８４】
図８は、本発明の実施の第４の形態の有機ＥＬディスプレイにおける素子回路Ａｅの電気回路図である。この素子回路Ａｅは、前述の図６で示す素子回路Ａｄに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｅでは、前記選択信号線Ｓおよびそれに対応したＴＦＴＱ３が設けられていないことである。すなわち、前述の素子回路Ａｄのように、有機ＥＬ素子Ｐの電源線Ｅと画素メモリＲ１の電源線Ｅａとを個別に制御している場合、この素子回路Ａｅのように初期化用のＴＦＴＱ３を持たない構成であっても、同等の表示を行うことができる。また、コンデンサＣ１は、ＴＦＴＱ３を改めて形成しなくても、ＴＦＴＱ２のゲート浮遊容量等を用いて電位を保持することもできる。
【００８５】
図９は、前記素子回路Ａｅの駆動方法（表示方法）の一例を示す図である。図９（１）〜（４），（５），（１４）は、図７（１）〜（４），（６），（１７）にそれぞれ対応している。この例では、走査信号線はＧ１〜Ｇ８の８本であり、その選択状態はそれぞれ図９（６）〜（１３）で示される。図９（１）では、走査期間Ｔｓは、８等分されている。
【００８６】
先ず、１フレーム期間Ｔｆの最初の走査期間Ｔｓ１では、電源線ＥをＧＮＤ電位として、ｂｉｔ４のデータが画素メモリＲ１に記憶されてゆく。この走査を追いかけるように、前述の素子回路Ａｄでは１単位時間後にブランク表示のデータがコンデンサＣ１にセットされていたのに対して、この素子回路Ａｅではブランク走査が行われないけれども、電源線Ｅの電位が前述のようにＧＮＤ電位であるので、有機ＥＬ素子Ｐは発光しない。
【００８７】
このようなｂｉｔ４のデータの画素メモリＲ１への書込みが走査信号線Ｇ１〜Ｇ８に対して順に行われると、電源線ＥがＶＤＤ電位とされた後、次の走査期間Ｔｓ２に入り、ｂｉｔ１に対応したデータが表示される。そして、この走査を追いかけるように、２単位時間後に、画素メモリＲ１のデータが読出されて、ｂｉｔ４のデータに対応した表示が始めて行われる。
【００８８】
走査期間Ｔｓ３に入り、ｂｉｔ３に対応したデータが該走査期間Ｔｓ３の８単位時間の全長に亘って表示され、ｂｉｔ３のデータの表示が終了すると、次の走査期間Ｔｓ４に入り、ｂｉｔ２に対応したデータが表示された後、４単位時間後に、画素メモリＲ１のデータが読出されて、ｂｉｔ４のデータに対応した表示が再び行われる。このｂｉｔ４のデータの読出しが総ての走査信号線Ｇ１〜Ｇ８に対して終了すると、該ｂｉｔ４に対応したデータは、６＋８＝１４単位時間表示されたことになるので、さらに２単位時間後に、消去期間Ｔｓａとなり、電源線Ｅの電位がＧＮＤ電位とされる。
【００８９】
ここで、上記のような走査が可能となる条件は、
発光に使用される時間
≧（走査信号線数×（ｂｉｔ数４−１）＋ｂｉｔ１の表示期間）…（５）
である。そこで、表１の判定（ｆ）において「▲」を記し、表示できないとした条件でも、上記式５は満足するので、この図９のように走査は不連続となるけれども、設定された４ｂｉｔ階調での表示は可能となる。このように、本駆動方法を採用することによって、前述の走査信号線数の制限の課題を緩和することができる。
【００９０】
本発明の実施の第５の形態について、図１０および図１１に基づいて説明すれば、以下のとおりである。
【００９１】
図１０は、本発明の実施の第５の形態の有機ＥＬディスプレイにおける素子回路Ａｆの電気回路図である。この素子回路Ａｆは、前述の図６で示す素子回路Ａｄに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｆでは、２つの画素メモリＲ２１，Ｒ２２を備えており、それらはコンデンサＣ２１，Ｃ２２と、それに直列に挿入されるｎ型のＴＦＴＱ２１，Ｑ２２とによって構成されていることである。一方、前記コンデンサＣ１はｎ型のＴＦＴＱ２０を介して電源線Ｅに接続され、前記ＴＦＴＱ２０は選択線Ｓｃによって制御される。
【００９２】
したがって、前述の画素メモリＲ１，Ｒ２が、ＣＭＯＳインバータＩＮＶ１，ＩＮＶ２から成るスタティックメモリ構成でデジタルデータをストアしていたのに対して、この画素メモリＲ２１，Ｒ２２は、コンデンサＣ２１，Ｃ２２から成るダイナミックメモリ構成でアナログデータをストアするので、前述のデジタル階調制御と、電圧値によるアナログ階調制御とを併用することができる。画素メモリＲ２１，Ｒ２２に要求される記憶時間が、数Ｈｚ以上の１フレーム期間Ｔｆ以内である場合には、このように画素メモリＲ２１，Ｒ２２がダイナミックメモリ構成であっても、コンデンサＣ１に直列にアクティブ素子Ｑ２０を配置すれば、支障があまりない。また、コンデンサＣ２１，Ｃ２２を改めて形成しなくとも、ＴＦＴＱ２０等のアクティブ素子や有機ＥＬ素子Ｐに付随する浮遊容量を用いて電位を保持することもできる。
【００９３】
ビット選択線Ｓａ，ＳｂによってＴＦＴＱ２１，Ｑ２２の何れも非導通状態とされているときに、前記選択線ＳｃによってＴＦＴＱ２０が導通され、コンデンサＣ１へのデータの書込み・消去／読出しが行われる。このように構成することによって、有機ＥＬ素子Ｐの輝度補正を、前記のように、デジタル階調制御とアナログ階調制御とを併用して行うことができる。
【００９４】
また、図１１の素子回路Ａｇは、上述の素子回路Ａｆに類似したものであり、有機ＥＬ素子Ｐの非発光状態を、コンデンサＣ１へのデータの書込み・消去／読出し状態の制御とを個別に実現するブランク表示を行うものである。
【００９５】
本発明の実施の第６の形態について、図１２および図１３に基づいて説明すれば、以下のとおりである。
【００９６】
図１２は、本発明の実施の第６の形態の有機ＥＬディスプレイにおける素子回路Ａｈの電気回路図である。この素子回路Ａｈは、前述の図１で示す素子回路Ａｂに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。この素子回路Ａｈでは、前記素子回路Ａｂにおける画素メモリＲ２が設けられておらず、画素メモリＲ１のみを備えている。この素子回路Ａｈは、１つの画素メモリＲ１であっても、前記の素子回路Ａｅのように走査を不連続とすることで、以下に詳述するように、前記素子回路Ａｂと同様に、４ｂｉｔ階調表示が可能となっている。
【００９７】
図１３は、前記素子回路Ａｈの駆動方法（表示方法）の一例を示す図である。この図１３では、走査信号線はＧ１〜Ｇ１４の１４本で１つの単位と想定されており、各走査信号線Ｇ１〜Ｇ１４の選択状態を、図１３（５）〜（１８）で示している。図１３（１）は単位時間表示であり、図１３（１９）は通算の時間表示（単位時間数）である。図１３（３）はｂｉｔ４のデータの通算表示時間を示し、図１３（４）は、ビットの重みを示す。図１３（２）は、ビット選択線Ｓａ１の選択走査を示す。
【００９８】
表示期間Ｔａの最初の走査期間Ｔｓ１において、走査信号線Ｇ１〜Ｇ１４が順に選択されてｂｉｔ４のデータを表示させながら、ビット選択線Ｓａが選択されて該ｂｉｔ４のデータが画素メモリＲ１に書込まれてゆく。走査信号線Ｇ１〜Ｇ１４の選択を終了するまで、したがって１４単位時間に亘って、該ｂｉｔ４のデータが表示される。
【００９９】
走査期間Ｔｓ１が終了すると、連続して次の走査期間Ｔｓ２に入り、表示をｂｉｔ４に対応したデータからｂｉｔ３のデータヘ切換えながら、該ｂｉｔ３のデータを前記１６単位時間に亘って表示する。ここで、走査期間Ｔｓ２は１４単位時間であるので、走査信号線Ｇ１４が選択走査された後、２単位時間は休止期間となる。
【０１００】
前記休止期間を終了すると、走査期間Ｔｓ３では、表示をｂｉｔ３に対応したデータからｂｉｔ２のデータヘ切換え、８単位時間に亘って表示した後、走査信号線Ｇ１〜Ｇ１４が選択されていない状態で、その選択を追いかけるように、ビット選択線Ｓａが選択されてｂｉｔ４のデータが画素メモリＲ１から読出され、残りの６単位時間に亘って表示される。これによって、ｂｉｔ４のデータの通算表示時間は２０単位時間となる。
【０１０１】
走査期間Ｔｓ４では、表示をｂｉｔ４に対応したデータからｂｉｔ１のデータヘ切換え、４単位時間に亘って表示した後、ビット選択線Ｓａが選択されてｂｉｔ４のデータが画素メモリＲ１から再び読出され、残りの１０単位時間に亘って表示される。そして、走査期間Ｔｓ４の後の２単位時間の休止期間も、前記ｂｉｔ４のデータは表示され続ける。これによって、該ｂｉｔ４のデータの通算表示時間は３２単位時間となり、各ｂｉｔの表示期間の比率が、厳密に前記１：２：４：８となる。
【０１０２】
このような走査休止期間を挿入した不連続な走査を行うことで、１つの画素メモリＲ１であっても、４ｂｉｔ階調表示を可能とすることができる。すなわち、任意のｂｉｔ数と走査信号線に対応することができる。実際に走査に使用する時間は、前記図３の素子回路Ａｃのように消去用のＴＦＴＱ３を備える構成に比べて長くなる。その比率を表７に示す。
【０１０３】
【表７】
表７において、（ａ）はｂｉｔ数（図１３では４）、（ｂ）は走査信号線数（図１３では１４）、（ｃ）は本来走査に必要な時間（図１３では４×１４＝５６単位時間）、（ｄ）は１階調当りの表示期間、（ｅ）は第２位のｂｉｔの表示期間（図１３では１６単位時間）、（ｆ）は本駆動方法に実際に使用する時間（図１３では６０単位時間）、（ｈ）は実際に使用する時間／本来走査に必要な時間の比である。
【０１０５】
この表７には、前記図１３の条件も含め、ｂｉｔ数が４，５，６の場合をそれぞれ幾つか例示している。この表７から、表示期間に占める走査時間の比率が２割程度低下するけれども、前記の不連続な走査を行うことで、前記消去用のＴＦＴＱ３およびその走査信号線Ｓを追加することによるＴＦＴおよび配線数の増加を回避することができる。
【０１０６】
ところで、前述の図３で示す素子回路Ａｃでは、図４で示すように非発光期間が存在するのに対して、図１２で示す素子回路Ａｈでは、この図１３で示すように非発光期間が存在しないので、その分好ましいと言える。すなわち、非発光期間が存在しなければ、その分、１フレーム期間Ｔｆの平均輝度として必要な輝度を得るための単位時間当りの輝度を下げることができる。有機ＥＬ素子は、同じ発光輝度でも、瞬時発光輝度が低い程寿命が長くなる傾向があるので、図１３の駆動方法（表示方法）の方が、図４の駆動方法（表示方法）より、その点で有利と言える。
【０１０７】
本発明の実施の第７の形態について、図１４に基づいて説明すれば、以下のとおりである。
【０１０８】
図１４は、本発明の実施の第７の形態の有機ＥＬディスプレイにおける素子回路Ａｉの電気回路図である。この素子回路Ａｉは、前述の図１で示す素子回路Ａｂに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｉでは、前記電位保持手段が、第４のアクティブ素子であるＴＦＴＱ４と、それに直列に接続されるコンデンサＣ１とから構成されることである。
【０１０９】
前述のように、前記素子回路Ａｂでは、画素メモリＲ１，Ｒ２から読出したデータ信号をコンデンサＣ１にセットするにあたって、コンデンサＣ１に貯えられていた電荷によって画素メモリＲ１，Ｒ２の記憶内容が書換えられてしまわないように、コンデンサＣ１の容量が可能な限り小さな値に設定されている。
【０１１０】
これに対して、コンデンサＣ１にＴＦＴＱ４を直列に接続することで、走査信号線Ｇの非選択状態で、ＴＦＴＱ１０が選択駆動されたとき、該ＴＦＴＱ４を非選択駆動することで、画素メモリＲ１，Ｒ２に保持される表示信号レベルが前記コンデンサＣ１の影響によって不必要に書変わってしまうことを防止することができる。
【０１１１】
そして、再びコンデンサＣ１に表示信号レベルを書込む場合に、前記ＴＦＴＱ４は選択駆動される。ただし、ＴＦＴＱ１が選択駆動されて画素メモリＲ１，Ｒ２に表示信号レベルが書込まれる際に、前記ＴＦＴＱ４も選択駆動され、コンデンサＣ１に表示信号レベルが書込まれてもよい。
【０１１２】
これによって、コンデンサＣ１の容量を大きくすることができるので、時間経過に伴う該コンデンサＣ１の電位変化を少なくでき、好適である。
【０１１３】
また、注目すべきは、この素子回路Ａｉでは、画素メモリＲ１，Ｒ２の入出力端子間に第５のアクティブ素子であるＴＦＴＱ５が配置されており、前記画素メモリＲ１，Ｒ２の表示信号レベルが設定される前記走査信号線Ｇの選択時には、該ＴＦＴＱ５が非選択状態となることである。
【０１１４】
したがって、走査信号線Ｇの非選択時には、該ＴＦＴＱ５が選択状態となり、２段目のＣＭＯＳインバータＩＮＶ２の出力が１段目のＣＭＯＳインバータＩＮＶ１の入力に帰還される前記スタティックメモリの構成とする一方、該ＴＦＴＱ５の非選択時には、２段目のＣＭＯＳインバータＩＮＶ２の出力が１段目のＣＭＯＳインバータＩＮＶ１の入力に影響しないようにすることができる。
【０１１５】
これによって、前記２段目のＣＭＯＳインバータＩＮＶ２の出力インピーダンスを細かく調整する必要がない。
【０１１６】
なお、前記有機ＥＬ素子Ｐの構造としては、たとえばガラス基板の上にＩＴＯ等の透明な陽極を形成し、その上に有機多層膜、さらにＡｌ等の陰極を形成した構成で実現することができる。また、前記有機多層膜にも幾つかの構造があるけれども、たとえば、正孔入層（または陽極バッファ層）としてＣｕＰｃを、正孔輸送層としてＴＰＤを、発光層としてＤＰＶＢｉ、Ｚｎ（ｏｘｚ）２、ＤＣＭをドーパントとしたＡｌｑ等を、電子輸送層としてはＡｌｑ等を積層した構成が好ましい。
【０１１７】
一方、上述のような有機ＥＬ素子Ｐを駆動するためのＴＦＴは、電荷移動度の大きな多結晶シリコンプロセスで製作されたＴＦＴを用いる必要があり、たとえば特開平１０−３０１５３６号公報などで実現することができる。上記の工程では、プロセスの最高温度を、ゲート絶縁膜形成時の６００℃程度に抑えることができ、高耐熱性ガラスを使用することができる。
【０１１８】
【発明の効果】
本発明の表示装置は、以上のように、相互に交差する複数の第１および第２の信号線で区画された各領域に電気光学素子を備え、その電気光学素子が、それぞれ対応する第１のアクティブ素子によって、前記第１の信号線で選択されている間に、第２の信号線に出力される信号レベルに対応した表示を行うように駆動される表示装置において、前記電気光学素子に対応して配置される複数個の第２のアクティブ素子と、前記複数個の第２のアクティブ素子によって取込まれた信号レベルをそれぞれ保持する複数個の画素メモリと、前記第１のアクティブ素子によって取込まれた信号レベルを保持する電位保持手段と、前記複数個の第２のアクティブ素子をそれぞれ選択駆動する複数本のビット選択線とを備えており、前記第１の信号線が選択状態で、前記第１のアクティブ素子を介して前記電位保持手段に表示信号レベルが設定されるとともに、前記第２のアクティブ素子が選択駆動されることで前記画素メモリにもその表示信号レベルが設定され、前記第１の信号線の非選択状態で、前記第２のアクティブ素子が選択駆動されて、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられる。
【０１１９】
それゆえ、１走査期間内で、下位のビットのデータを表示して残った時間を画素メモリに蓄えた上位のビットのデータの表示に用いることができ、各ビットの表示期間を厳密に各ビットの重みに合わせることができる時間分割階調表示を実現することができる。
【０１２０】
また、本発明の表示装置は、以上のように、相互に交差する複数の第１および第２の信号線で区画された各領域に電気光学素子を備え、その電気光学素子が、それぞれ対応する第１のアクティブ素子によって、前記第１の信号線で選択されている間に、第２の信号線に出力される信号レベルに対応した表示を行うように駆動され、前記電気光学素子に対応して配置される１または複数の第２のアクティブ素子と、前記第２のアクティブ素子によって取込まれた信号レベルを保持する画素メモリと、前記第１のアクティブ素子によって取込まれた信号レベルを保持する電位保持手段と、前記第２のアクティブ素子を選択駆動するビット選択線とを備えており、前記第１の信号線が選択状態で、第１のアクティブ素子を介して前記電位保持手段に表示信号レベルが設定されるとともに、前記第２のアクティブ素子が選択駆動されることで前記画素メモリにもその表示信号レベルが設定され、前記第１の信号線の非選択状態で、前記第２のアクティブ素子が選択駆動されて、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられる表示装置において、前記電位保持手段に関連して、前記第１の信号線とは択一的に選択出力が導出される第３の信号線からの選択出力に応答し、前記第２の信号線とは独立した信号レベルを前記電位保持手段に与える第３のアクティブ素子をさらに備え、前記第１のアクティブ素子によって表示信号レベルが設定され、前記第３のアクティブ素子によって消去信号レベルが設定される。
【０１２１】
それゆえ、第１のアクティブ素子の選択走査によって表示が開始された後、その選択走査が総ての第１のアクティブ素子について終了する以前に、第３のアクティブ素子の選択走査によって前記表示を消去することができ、単位表示時間を、走査期間よりも短くすることができる。これによって、デジタル階調制御を行うにあたって、下位のビットのデータにも、そのビットの重みに対応した短時間の表示を正確に行わせることができ、ビット数の多い細かな階調制御を行うことができる。
【０１２２】
さらにまた、本発明の表示装置は、以上のように、前記電位保持手段は、コンデンサによって構成されており、前記コンデンサと前記第２のアクティブ素子との間に第４のアクティブ素子を配置している。
【０１２３】
それゆえ、第１のアクティブ素子の非選択状態で、第２のアクティブ素子が選択駆動されたとき、前記第４のアクティブ素子を非選択駆動することで、画素メモリに保持される表示信号レベルが前記コンデンサの影響によって不必要に書変わってしまうことを防止することができる。これによって、コンデンサの容量を大きくすることができるので、時間経過に伴う該コンデンサの電位変化を少なくでき、好適である。
【０１２４】
また、本発明の表示装置は、以上のように、前記画素メモリの入出力端子間に第５のアクティブ素子が配置され、前記第５のアクティブ素子が非選択駆動されている間に、前記画素メモリの表示信号レベルが設定され、前記電位保持手段に表示信号レベルを設定する動作と、前記電気光学素子の表示信号レベルを、前記画素メモリに対応した表示信号レベルに切換える動作とが、１フレーム期間内に行われる。
【０１２５】
それゆえ、前記画素メモリとして２段構成のインバータ回路を想定した場合、第１のインバータ回路の入力端子に前記表示信号レベルを入力するにあたって、該第５のアクティブ素子を非選択状態とすることで、前記第２のインバータ回路の出力が第１のインバータ回路の入力端子に印加される表示信号レベルに影響を与えることを防止することができる。
【０１２６】
さらにまた、本発明の表示装置は、以上のように、前記画素メモリには、前記電気光学素子へ負荷電流を供給する第１の電源線から電源を供給する。
【０１２７】
それゆえ、第１のアクティブ素子が選択されている間に、第１の電源線の電位を前記負荷電流が流れない電位、たとえばＧＮＤ電位とすることで、表示を行うことなく、電位保持手段や画素メモリへの信号レベルの書込みのみを行うことができる。また、電位保持手段や画素メモリに記憶されたデータに基づく電気光学素子の表示期間を、第１のアクティブ素子の走査期間とは独立に制御可能となり、表示期間で時間分割階調表示を実現することもできる。
【０１２８】
本発明の表示方法は、以上のように、相互に交差する複数の第１および第２の信号線で区画された各領域に電気光学素子を備え、その電気光学素子が、それぞれ対応する第１のアクティブ素子によって、前記第１の信号線で選択されている間に、第２の信号線に出力される信号レベルに対応した表示を行い、前記第１の信号線が選択状態である間に、第１のアクティブ素子を介して電位保持手段に表示信号レベルが設定されるとともに、前記第２のアクティブ素子が選択駆動されて、前記画素メモリにその表示信号レベルが設定される表示信号レベル設定ステップと、前記第１の信号線が非選択状態である間に、前記第２のアクティブ素子が選択駆動されて、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられる表示信号切換ステップとを含む表示方法において、ビット走査期間において、前記第１の信号線が選択状態である間に、前記表示信号レベルのデータを表示した後、前記複数の第１信号線の何れも選択されていない状態で、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられる。
【０１２９】
それゆえ、上記説明した本発明の表示装置と同様に、各ビットの表示期間とビットの重みとを厳密に一致させることができる。また、各ビットの選択期間を隣り合う走査信号線で連続させることができるので、コントロール回路の制御が容易になるという効果を奏する。
さらにまた、本発明の表示装置は、前記複数個の画素メモリが、ダイナミックメモリによって構成されている。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図２】本発明の実施の第１の形態における駆動方法を説明するための図である。
【図３】本発明の実施の第２の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図４】本発明の実施の第２の形態における駆動方法を説明するための図である。
【図５】本発明の実施の第２の形態における駆動方法の他の例を説明するための図である。
【図６】本発明の実施の第３の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図７】本発明の実施の第３の形態における駆動方法を説明するための図である。
【図８】本発明の実施の第４の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図９】本発明の実施の第４の形態における駆動方法を説明するための図である。
【図１０】本発明の実施の第５の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図１１】図１０で示す素子回路の類似構成を示す電気回路図である。
【図１２】本発明の実施の第６の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図１３】本発明の実施の第６の形態における駆動方法を説明するための図である。
【図１４】本発明の実施の第７の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図１５】従来のディスプレイの駆動方法を示す図である。
【図１６】図１５で示す駆動方法の一部を詳しく示す図である。
【符号の説明】
Ａｂ；Ａｃ；Ａｄ；Ａｅ；Ａｆ；Ａｇ；Ａｈ；Ａｉ 素子回路
Ｃ１ コンデンサ（電位保持手段）
Ｃ２１，Ｃ２２ コンデンサ
Ｄ データ信号線（第２の信号線）
Ｅ 電源線（第１の電源線）
Ｅａ 電源線（第２の電源線）
Ｇ 走査信号線（第１の信号線）
ＩＮＶ１，ＩＮＶ２ ＣＭＯＳインバータ
Ｐ 有機ＥＬ素子
Ｑ１ ＴＦＴ（第１のアクティブ素子）
Ｑ２，Ｑ１１〜Ｑ１４，Ｑ２０〜Ｑ２２ ＴＦＴ
Ｑ３ ＴＦＴ（第３のアクティブ素子）
Ｑ４ ＴＦＴ（第４のアクティブ素子）
Ｑ５ ＴＦＴ（第５のアクティブ素子）
Ｑ１０ ＴＦＴ（第２のアクティブ素子）
Ｓ 走査信号線（第３の信号線）
Ｓａ，Ｓｂ ビット選択線
Ｓｃ 選択線
Ｒ１，Ｒ２ 画素メモリ
Claims (6)
- 相互に交差する複数の第１および第２の信号線で区画された各領域に電気光学素子を備え、その電気光学素子が、それぞれ対応する第１のアクティブ素子によって、前記第１の信号線で選択されている間に、第２の信号線に出力される信号レベルに対応した表示を行うように駆動される表示装置において、
前記電気光学素子に対応して配置される複数個の第２のアクティブ素子と、
前記複数個の第２のアクティブ素子によって取込まれた信号レベルをそれぞれ保持する複数個の画素メモリと、
前記第１のアクティブ素子によって取込まれた信号レベルを保持する電位保持手段と、
前記複数個の第２のアクティブ素子をそれぞれ選択駆動する複数本のビット選択線とを備えており、
前記第１の信号線が選択状態で、前記第１のアクティブ素子を介して前記電位保持手段に表示信号レベルが設定されるとともに、前記第２のアクティブ素子が選択駆動されることで前記画素メモリにもその表示信号レベルが設定され、前記第１の信号線の非選択状態で、前記第２のアクティブ素子が選択駆動されて、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられることを特徴とする表示装置。 - 相互に交差する複数の第１および第２の信号線で区画された各領域に電気光学素子を備え、その電気光学素子が、それぞれ対応する第１のアクティブ素子によって、前記第１の信号線で選択されている間に、第２の信号線に出力される信号レベルに対応した表示を行うように駆動され、
前記電気光学素子に対応して配置される１または複数の第２のアクティブ素子と、
前記第２のアクティブ素子によって取込まれた信号レベルを保持する画素メモリと、
前記第１のアクティブ素子によって取込まれた信号レベルを保持する電位保持手段と、
前記第２のアクティブ素子を選択駆動するビット選択線とを備えており、
前記第１の信号線が選択状態で、第１のアクティブ素子を介して前記電位保持手段に表示信号レベルが設定されるとともに、前記第２のアクティブ素子が選択駆動されることで前記画素メモリにもその表示信号レベルが設定され、前記第１の信号線の非選択状態で、
前記第２のアクティブ素子が選択駆動されて、前記電気光学素子の表示信号レベルが前記画素メモリに対応した表示信号レベルに切換えられる表示装置において、
前記電位保持手段に関連して、前記第１の信号線とは択一的に選択出力が導出される第３の信号線からの選択出力に応答し、前記第２の信号線とは独立した信号レベルを前記電位保持手段に与える第３のアクティブ素子をさらに備え、
前記第１のアクティブ素子によって表示信号レベルが設定され、前記第３のアクティブ素子によって消去信号レベルが設定されることを特徴とする表示装置。 - 前記電位保持手段は、コンデンサによって構成されており、
前記コンデンサと前記第２のアクティブ素子との間に第４のアクティブ素子を配置したことを特徴とする請求項１または２記載の表示装置。 - 前記画素メモリの入出力端子間に第５のアクティブ素子が配置され、前記第５のアクティブ素子が非選択駆動されている間に、前記画素メモリの表示信号レベルが設定され、
前記電位保持手段に表示信号レベルを設定する動作と、前記電気光学素子の表示信号レベルを、前記画素メモリに対応した表示信号レベルに切換える動作とが、１フレーム期間内に行われることを特徴とする請求項１または２記載の表示装置。 - 前記画素メモリには、前記電気光学素子へ負荷電流を供給する第１の電源線から電源を供給することを特徴とする請求項１または２記載の表示装置。
- 前記複数個の画素メモリが、コンデンサとＴＦＴとを直列に配置して構成されていることを特徴とする請求項１または２記載の表示装置。
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