JPH03231469A - 半導体スイッチ回路 - Google Patents
半導体スイッチ回路Info
- Publication number
- JPH03231469A JPH03231469A JP2759190A JP2759190A JPH03231469A JP H03231469 A JPH03231469 A JP H03231469A JP 2759190 A JP2759190 A JP 2759190A JP 2759190 A JP2759190 A JP 2759190A JP H03231469 A JPH03231469 A JP H03231469A
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- JP
- Japan
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- thyristor
- value
- resistance
- gate
- resistor
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
Landscapes
- Thyristor Switches And Gates (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体スイッチ回路に関する。
従来、この種の半導体スイッチ回路は、第３図に一例が
示されるように、スイッチングの対象となる端子５５お
よび５６に対応して、サイリスタ１５、抵抗１６および
電流源１７の含んで構成されている。
示されるように、スイッチングの対象となる端子５５お
よび５６に対応して、サイリスタ１５、抵抗１６および
電流源１７の含んで構成されている。
電流源１７は、サイリスタ１５をオン駆動させるために
設けられており、サイリスタ１５のＰゲートとカソード
との間に接続されている抵抗１６により、サイリスタ１
５の保持電流値と、サイリスタ１５をオンさせるために
必要なＰゲート電流値とが設定される。また、抵抗１６
は、サイリスタ１５が安定に動作するように作用し、微
小なＰゲート電流または雑音等によって、サイリスタ１
５がオンの状態にならないようする。
設けられており、サイリスタ１５のＰゲートとカソード
との間に接続されている抵抗１６により、サイリスタ１
５の保持電流値と、サイリスタ１５をオンさせるために
必要なＰゲート電流値とが設定される。また、抵抗１６
は、サイリスタ１５が安定に動作するように作用し、微
小なＰゲート電流または雑音等によって、サイリスタ１
５がオンの状態にならないようする。
上述した従来の半導体スイッチ回路は、サイリスタ１５
の保持電流値と、サイリスタ１５をオンさせるために必
要なＰゲート電流値が、抵抗１６の抵抗値によって決め
られる構成となっているため、前記保持電流値を下げず
にＰゲート電流値を下げることができない。従って、サ
イリスタ１５の保持電流値を大きい値に保持するために
は、前記Ｐゲート電流値をも所定レベル以上に保持せざ
るを得す、低消費電力化を実現することができないとい
う欠点がある。
の保持電流値と、サイリスタ１５をオンさせるために必
要なＰゲート電流値が、抵抗１６の抵抗値によって決め
られる構成となっているため、前記保持電流値を下げず
にＰゲート電流値を下げることができない。従って、サ
イリスタ１５の保持電流値を大きい値に保持するために
は、前記Ｐゲート電流値をも所定レベル以上に保持せざ
るを得す、低消費電力化を実現することができないとい
う欠点がある。
本発明の半導体スイッチ回路は、Ｐ−Ｎ・Ｐ・Ｎの４層
構造により形成されるサイリスタと、エミッタおよびベ
ースが、それぞれ前記サイリスタのアノードおよびＮゲ
ートに接続されるＰＮＰトランジスタと、前記サイリス
タのＰゲートに接続されて、当該サイリスタをオン駆動
する電流源と、前記サイリスタのＰゲートとカソードと
の間に直列接続して挿入され、一端が前記Ｐゲートに接
続される第１の抵抗ならびに一端が前記カソードに接続
される第２の抵抗と、ベースが、前記ＰＮＰトランジス
タのコレクタに接続され、コレクタとエミッタとの間に
前記第２の抵抗が接続されるＮＰＮトランジスタと、を
備えて構成される。
構造により形成されるサイリスタと、エミッタおよびベ
ースが、それぞれ前記サイリスタのアノードおよびＮゲ
ートに接続されるＰＮＰトランジスタと、前記サイリス
タのＰゲートに接続されて、当該サイリスタをオン駆動
する電流源と、前記サイリスタのＰゲートとカソードと
の間に直列接続して挿入され、一端が前記Ｐゲートに接
続される第１の抵抗ならびに一端が前記カソードに接続
される第２の抵抗と、ベースが、前記ＰＮＰトランジス
タのコレクタに接続され、コレクタとエミッタとの間に
前記第２の抵抗が接続されるＮＰＮトランジスタと、を
備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例の回路図である。第１図に示
されるように、本実施例は、スイッチングの対象となる
端子５１および５２に対応して、サイリスタ１と、第１
の抵抗２と、第２の抵抗３と、ＮＰＮ）−ランジスタ４
と、電流源５と、ＮＰＮトランジスタ６と、を備えて構
成されており、サイリスタ１のアノードおよびＮゲート
は、ＰＮＰトランジスタロのエミッタとベースにそれぞ
れ接続され、ＰＮＰトランジスタロのコレクタは、ＮＰ
Ｎ）−ランジスタ４のベースに接続されている。また、
ＮＰＮｔ−ランジスタ４のコレクタは、第１の抵抗２を
介して、サイリスタ１のＰゲートと電流源に接続され、
ＮＰＮトランジスタ４のコレクタとエミッタとの間には
、第２の抵抗３が接続されており、ＮＰＮ）−ランジス
タ４のエミッタは、サイリスタ１のカソードに接続され
ている。
は、本発明の第１の実施例の回路図である。第１図に示
されるように、本実施例は、スイッチングの対象となる
端子５１および５２に対応して、サイリスタ１と、第１
の抵抗２と、第２の抵抗３と、ＮＰＮ）−ランジスタ４
と、電流源５と、ＮＰＮトランジスタ６と、を備えて構
成されており、サイリスタ１のアノードおよびＮゲート
は、ＰＮＰトランジスタロのエミッタとベースにそれぞ
れ接続され、ＰＮＰトランジスタロのコレクタは、ＮＰ
Ｎ）−ランジスタ４のベースに接続されている。また、
ＮＰＮｔ−ランジスタ４のコレクタは、第１の抵抗２を
介して、サイリスタ１のＰゲートと電流源に接続され、
ＮＰＮトランジスタ４のコレクタとエミッタとの間には
、第２の抵抗３が接続されており、ＮＰＮ）−ランジス
タ４のエミッタは、サイリスタ１のカソードに接続され
ている。
第１図において、電流源５を動作させることにより、サ
イリスタ１はオンの状態となるが、サイリスタ１のＰゲ
ートとカソード間に直列に接続されている第１の抵抗２
と第２の抵抗３の加算抵抗値を所定の大きい値に選ぶこ
とにより、電流源５の出力電流は十分に小さい電流値に
抑制される。
イリスタ１はオンの状態となるが、サイリスタ１のＰゲ
ートとカソード間に直列に接続されている第１の抵抗２
と第２の抵抗３の加算抵抗値を所定の大きい値に選ぶこ
とにより、電流源５の出力電流は十分に小さい電流値に
抑制される。
サイリスタｌがオン状態になると、ＰＮＰトランジスタ
６が動作状態となるため、ＰＮＰトランジスタ６のコレ
クタにベースが接続されているＮＰＮトランジスタ４は
オンの状態となり、第２の抵抗３は短絡される。従って
、サイリスタ１がオンの状態になった以後においては、
サイリスタ１のＰゲートとカソード間に介在する抵抗値
としては、等価的に、第１の抵抗２の抵抗値のみとなる
。従って、この場合、第１の抵抗２の抵抗値を予め十分
率さい値に選択しておけば、サイリスタ１を介して形成
される半導体スイッチ回路の保持電流値を、より大きい
値に設定することが可能となる。すなわち、低消費電力
で保持電流値をより大きくすることのできる半導体スイ
ッチ回路が実現される。
６が動作状態となるため、ＰＮＰトランジスタ６のコレ
クタにベースが接続されているＮＰＮトランジスタ４は
オンの状態となり、第２の抵抗３は短絡される。従って
、サイリスタ１がオンの状態になった以後においては、
サイリスタ１のＰゲートとカソード間に介在する抵抗値
としては、等価的に、第１の抵抗２の抵抗値のみとなる
。従って、この場合、第１の抵抗２の抵抗値を予め十分
率さい値に選択しておけば、サイリスタ１を介して形成
される半導体スイッチ回路の保持電流値を、より大きい
値に設定することが可能となる。すなわち、低消費電力
で保持電流値をより大きくすることのできる半導体スイ
ッチ回路が実現される。
次に、本発明の第２の実施例について説明する。第２図
は、第２の実施例の回路図である。第２図に示されるよ
うに、本実施例は、スイッチングの対象となる端子５３
および５４に対応して、サイリスタ７と、第１の抵抗８
と、第２の抵抗９と、ＮＰＮトランジスタｌＯと、電流
源１１と、ＮＰＮ）−ランジスタ１２と、第３の抵抗じ
と、ダイオード１４と、を備えて構成されている。
は、第２の実施例の回路図である。第２図に示されるよ
うに、本実施例は、スイッチングの対象となる端子５３
および５４に対応して、サイリスタ７と、第１の抵抗８
と、第２の抵抗９と、ＮＰＮトランジスタｌＯと、電流
源１１と、ＮＰＮ）−ランジスタ１２と、第３の抵抗じ
と、ダイオード１４と、を備えて構成されている。
本実施例の第１の実施例との相違点は、サイリスタ７の
アノードに対して直列にダイオード１４が挿入され、端
子５３とＰＮＰトランジスタ１２のエミッタとの間に第
３の抵抗１３が接続されている点である。
アノードに対して直列にダイオード１４が挿入され、端
子５３とＰＮＰトランジスタ１２のエミッタとの間に第
３の抵抗１３が接続されている点である。
本実施例においては、サイリスタ７のア、ノード電流が
減少した場合においても、ＰＮＰトランジスタ１２のベ
ースとエミッタの間の電圧が所定レベルに維持されるよ
うに、ダイオード１４が挿入されている。また、第３の
抵抗１３を端子５３とＰＮＰトランジスタ１２のエミッ
タとの間に接続することにより、ＰＮＰ ｔ−ランジス
タ■２のエミッタ電流は一定に保持される。
減少した場合においても、ＰＮＰトランジスタ１２のベ
ースとエミッタの間の電圧が所定レベルに維持されるよ
うに、ダイオード１４が挿入されている。また、第３の
抵抗１３を端子５３とＰＮＰトランジスタ１２のエミッ
タとの間に接続することにより、ＰＮＰ ｔ−ランジス
タ■２のエミッタ電流は一定に保持される。
この第２の実施例においては、サイリスタ７のアノード
電流が減少し、サイリスタ７がオフの状態寸前になって
も、ＮＰＮ）−ランジスタ１０のベースに十分な電流を
供給することができ、スイッチ回路の保持電流の確保を
より確実にすることが可能となる。
電流が減少し、サイリスタ７がオフの状態寸前になって
も、ＮＰＮ）−ランジスタ１０のベースに十分な電流を
供給することができ、スイッチ回路の保持電流の確保を
より確実にすることが可能となる。
以上、詳細に説明したように、本発明は、サイリスタの
Ｐゲートとカソードの間に接続される抵抗の値を、前記
サイリスタの電流値に対応して制御することにより、低
消費電力の半導体スイッチ回路を提供することができる
という効果がある。
Ｐゲートとカソードの間に接続される抵抗の値を、前記
サイリスタの電流値に対応して制御することにより、低
消費電力の半導体スイッチ回路を提供することができる
という効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例の回路図、第３図は、従来例の回路図である
。 図において、１，７．１５・・・・−・サイリスタ、２
゜８・−・−・・第１の抵抗、３，９・・・・・・第２
の抵抗、４゜ｌＯ・・・・・・ＮＰＮ）−ランジスタ、
５．１１．１７・−・−電流源、６．１２−・−ＰＮＰ
トランジスタ、１３・−・−・第３の抵抗、１４・−・
・・−ダイオード、１６・−・・・抵抗。
２の実施例の回路図、第３図は、従来例の回路図である
。 図において、１，７．１５・・・・−・サイリスタ、２
゜８・−・−・・第１の抵抗、３，９・・・・・・第２
の抵抗、４゜ｌＯ・・・・・・ＮＰＮ）−ランジスタ、
５．１１．１７・−・−電流源、６．１２−・−ＰＮＰ
トランジスタ、１３・−・−・第３の抵抗、１４・−・
・・−ダイオード、１６・−・・・抵抗。
Claims (1)
- 【特許請求の範囲】 Ｐ・Ｎ・Ｐ・Ｎの４層構造により形成されるサイリスタ
と、 エミッタおよびベースが、それぞれ前記サイリスタのア
ノードおよびＮゲートに接続されるＰＮＰトランジスタ
と、 前記サイリスタのＰゲートに接続されて、当該サイリス
タをオン駆動する電流源と、 前記サイリスタのＰゲートとカソードとの間に直列接続
して挿入され、一端が前記Ｐゲートに接続される第１の
抵抗ならびに一端が前記カソードに接続される第２の抵
抗と、 ベースが、前記ＰＮＰトランジスタのコレクタに接続さ
れ、コレクタとエミッタとの間に前記第２の抵抗が接続
されるＮＰＮトランジスタと、を備えることを特徴とす
る半導体スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2759190A JPH03231469A (ja) | 1990-02-06 | 1990-02-06 | 半導体スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2759190A JPH03231469A (ja) | 1990-02-06 | 1990-02-06 | 半導体スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03231469A true JPH03231469A (ja) | 1991-10-15 |
Family
ID=12225193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2759190A Pending JPH03231469A (ja) | 1990-02-06 | 1990-02-06 | 半導体スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03231469A (ja) |
-
1990
- 1990-02-06 JP JP2759190A patent/JPH03231469A/ja active Pending
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