JPH0542850B2 - - Google Patents
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- JPH0542850B2 JPH0542850B2 JP24945885A JP24945885A JPH0542850B2 JP H0542850 B2 JPH0542850 B2 JP H0542850B2 JP 24945885 A JP24945885 A JP 24945885A JP 24945885 A JP24945885 A JP 24945885A JP H0542850 B2 JPH0542850 B2 JP H0542850B2
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- emitter
- resistor
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- 230000002238 attenuated effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路における切換回路に関する
ものである。
ものである。
第２図に従来の切換回路の一例を示す。入力端
子１はバイアス回路１３とトランジスタ１５のベ
ースに接続され、トランジスタ１５のコレクタは
基準電位に接続されトランジスタ１５のエミツタ
は抵抗２０を介して電源に接続されると共に抵抗
２１と抵抗２３に接続される。抵抗２１の他端は
トランジスタ１７のベースとトランジスタ１６の
コレクタに接続される。抵抗２３の他端はトラン
ジスタ１９のベースとトランジスタ１８のコレク
タに接続される。トランジスタ１７のコレクタは
電源に接続され、トランジスタ１７のエミツタは
抵抗２２を介して基準電位に接続されると共に出
力端子１１に接続される。トランジスタ１６のベ
ースは制御端子２５に接続され、トランジスタ１
６のエミツタは基準電位に接続される。トランジ
スタ１９のコレクタは電源に接続され、トランジ
スタ１９のエミツタは抵抗２４を介して基準電位
に接続されると共に出力端子１２に接続される。
トランジスタ１８のベースは制御端子２６に接続
され、トランジスタ１８のエミツタは基準電位に
接続される。
子１はバイアス回路１３とトランジスタ１５のベ
ースに接続され、トランジスタ１５のコレクタは
基準電位に接続されトランジスタ１５のエミツタ
は抵抗２０を介して電源に接続されると共に抵抗
２１と抵抗２３に接続される。抵抗２１の他端は
トランジスタ１７のベースとトランジスタ１６の
コレクタに接続される。抵抗２３の他端はトラン
ジスタ１９のベースとトランジスタ１８のコレク
タに接続される。トランジスタ１７のコレクタは
電源に接続され、トランジスタ１７のエミツタは
抵抗２２を介して基準電位に接続されると共に出
力端子１１に接続される。トランジスタ１６のベ
ースは制御端子２５に接続され、トランジスタ１
６のエミツタは基準電位に接続される。トランジ
スタ１９のコレクタは電源に接続され、トランジ
スタ１９のエミツタは抵抗２４を介して基準電位
に接続されると共に出力端子１２に接続される。
トランジスタ１８のベースは制御端子２６に接続
され、トランジスタ１８のエミツタは基準電位に
接続される。
次に上述した従来の回路の動作を説明する。入
力端子１に加えられた入力信号を出力端子１１に
出力し、出力端子１２に出力させない場合は、制
御端子２５の電位を下げてトランジスタ１６をカ
ツトオフ状態にすることによりトランジスタ１７
をオン状態にし、一方、制御端子２６の電位を上
げてトランジスタ１８をオン状態にすることによ
りトランジスタ１９をカツトオフ状態にする。逆
に入力信号を出力端子１２に出力し、出力端子１
１に出力させない場合は、制御端子２５の電位を
上げてトランジスタ１６をオン状態にすることに
よりトランジスタ１７をカツトオフ状態にし、制
御端子２６の電位を下げてトランジスタ１８をカ
ツトオフ状態にすることによりトランジスタ１９
をオン状態にする。トランジスタ１５、トランジ
スタ１７、トランジスタ１９はいずれもエミツタ
フオロワ形式なので、出力端子１１または出力端
子１２に現れる信号は入力信号と極性が同じで、
振幅もほとんどかわらない。またトランジスタ１
５はPNP形でトランジスタ１７、トランジスタ
１９はNPN形なので、出力信号と入力信号の直
流分はPNP形トランジスタとNPN形トランジス
タのベース・エミツタ間電位の差だけ異なるが、
これらはほとんど同じ値なので出力信号と入力信
号の直流分はほとんどかわらず、電源電圧が低い
場合には特に有効である。
力端子１に加えられた入力信号を出力端子１１に
出力し、出力端子１２に出力させない場合は、制
御端子２５の電位を下げてトランジスタ１６をカ
ツトオフ状態にすることによりトランジスタ１７
をオン状態にし、一方、制御端子２６の電位を上
げてトランジスタ１８をオン状態にすることによ
りトランジスタ１９をカツトオフ状態にする。逆
に入力信号を出力端子１２に出力し、出力端子１
１に出力させない場合は、制御端子２５の電位を
上げてトランジスタ１６をオン状態にすることに
よりトランジスタ１７をカツトオフ状態にし、制
御端子２６の電位を下げてトランジスタ１８をカ
ツトオフ状態にすることによりトランジスタ１９
をオン状態にする。トランジスタ１５、トランジ
スタ１７、トランジスタ１９はいずれもエミツタ
フオロワ形式なので、出力端子１１または出力端
子１２に現れる信号は入力信号と極性が同じで、
振幅もほとんどかわらない。またトランジスタ１
５はPNP形でトランジスタ１７、トランジスタ
１９はNPN形なので、出力信号と入力信号の直
流分はPNP形トランジスタとNPN形トランジス
タのベース・エミツタ間電位の差だけ異なるが、
これらはほとんど同じ値なので出力信号と入力信
号の直流分はほとんどかわらず、電源電圧が低い
場合には特に有効である。
上述した従来の切換回路では出力端子の一方の
みに信号を出力するために制御端子２５と制御端
子２６の２つの端子を制御しなけらばならない。
またトランジスタ１７のベース・コレクタ間容量
やこの回路を半導体集積回路で実現する場合に生
じるトランジスタ１６のコレクタと基板間の容量
等が抵抗２１と低域通過フイルタをつくるので、
トランジスタ１７のベースに加えられる信号の高
周波成分が減衰する。したがつて、ビデオ信号等
かなり高い周波数を含む信号をこの回路で切りか
えると、信号の高域が減衰するおそれがある。抵
抗２１の値を小さくすれば、この低域通過フイル
タのカツトオフ周波数を高くすることができる
が、信号を出力端子１２に切りかえて出力する場
合トランジスタ１６をオン状態にするので、抵抗
２１の抵抗値が小さいと、抵抗２１を流れる電流
が大きくなつてしまう。したがつて消費電流を少
くするためには抵抗２１はあまり小さくできな
い。抵抗２３も同じ理由によりあまり小さくでき
ない。したがつて、信号の高域が減衰するのは避
けがたいという問題点がある。本発明の目的は、
周波数特性が良好で、且つ低電圧動作に好適な切
換回路を提供する事にある。
みに信号を出力するために制御端子２５と制御端
子２６の２つの端子を制御しなけらばならない。
またトランジスタ１７のベース・コレクタ間容量
やこの回路を半導体集積回路で実現する場合に生
じるトランジスタ１６のコレクタと基板間の容量
等が抵抗２１と低域通過フイルタをつくるので、
トランジスタ１７のベースに加えられる信号の高
周波成分が減衰する。したがつて、ビデオ信号等
かなり高い周波数を含む信号をこの回路で切りか
えると、信号の高域が減衰するおそれがある。抵
抗２１の値を小さくすれば、この低域通過フイル
タのカツトオフ周波数を高くすることができる
が、信号を出力端子１２に切りかえて出力する場
合トランジスタ１６をオン状態にするので、抵抗
２１の抵抗値が小さいと、抵抗２１を流れる電流
が大きくなつてしまう。したがつて消費電流を少
くするためには抵抗２１はあまり小さくできな
い。抵抗２３も同じ理由によりあまり小さくでき
ない。したがつて、信号の高域が減衰するのは避
けがたいという問題点がある。本発明の目的は、
周波数特性が良好で、且つ低電圧動作に好適な切
換回路を提供する事にある。
本発明の切換回路は、入力端子がバイアス回路
と第１のトランジスタのベースと第２のトランジ
スタのベースに接続され、前記第１のトランジス
タのエミツタは第１の抵抗を介して電源に接続さ
れると共に第３のトランジスタのベースに接続さ
れ、前記第１のトランジスタのコレクタは基準電
位に接続され、前記第２のトランジスタのエミツ
タは第２の抵抗を介して基準電位に接続されると
共に第４のトランジスタのベースに接続され、前
記第２のトランジスタのコレクタは電源に接続さ
れ、前記第３のトランジスタのエミツタは第３の
抵抗を介して基準電位に接続されると共に第１の
出力端子に接続され、前記第３のトランジスタの
コレクタは前記第４のトランジスタのコレクタと
共通接続されると共に共通接続された前記第３、
第４のトランジスタのコレクタの電位を電源電位
と基準電位に切りかえるスイツチ回路に接続さ
れ、前記第４のトランジスタのエミツタは第４の
抵抗を介して電源に接続されると共に第２の出力
端子に接続され、前記入力端子に加えられた入力
信号を前記スイツチ回路で前記第１の出力端子と
前記第２の出力端子に切りかえて出力することを
特徴とする。
と第１のトランジスタのベースと第２のトランジ
スタのベースに接続され、前記第１のトランジス
タのエミツタは第１の抵抗を介して電源に接続さ
れると共に第３のトランジスタのベースに接続さ
れ、前記第１のトランジスタのコレクタは基準電
位に接続され、前記第２のトランジスタのエミツ
タは第２の抵抗を介して基準電位に接続されると
共に第４のトランジスタのベースに接続され、前
記第２のトランジスタのコレクタは電源に接続さ
れ、前記第３のトランジスタのエミツタは第３の
抵抗を介して基準電位に接続されると共に第１の
出力端子に接続され、前記第３のトランジスタの
コレクタは前記第４のトランジスタのコレクタと
共通接続されると共に共通接続された前記第３、
第４のトランジスタのコレクタの電位を電源電位
と基準電位に切りかえるスイツチ回路に接続さ
れ、前記第４のトランジスタのエミツタは第４の
抵抗を介して電源に接続されると共に第２の出力
端子に接続され、前記入力端子に加えられた入力
信号を前記スイツチ回路で前記第１の出力端子と
前記第２の出力端子に切りかえて出力することを
特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例を示す。入力端子１はバ
イアス回路１３とトランジスタ２のベースとトラ
ンジスタ３のベースに接続される。トランジスタ
２のコレクタは基準電位に接続され、トランジス
タ２のエミツタは抵抗６を介して電源に接続され
ると共にトランジスタ５のベースに接続される。
トランジスタ３のコレクタは電源に接続され、ト
ランジスタ３のエミツタは抵抗７を介して基準電
位に接続されると共にトランジスタ４のベースに
接続される。トランジスタ４のエミツタは抵抗８
を介して電源に接続されると共に出力端子１１に
接続される。トランジスタ４のコレクタはトラン
ジスタ５のコレクタと共通接続され、制御端子１
０に接続される。トランジスタ５のエミツタは抵
抗９を介して基準電位に接続されると共に出力端
子１２に接続される。制御端子１０は電源と基準
電位に切りかわるスイツチ回路１４に接続され
る。
第１図は本発明の実施例を示す。入力端子１はバ
イアス回路１３とトランジスタ２のベースとトラ
ンジスタ３のベースに接続される。トランジスタ
２のコレクタは基準電位に接続され、トランジス
タ２のエミツタは抵抗６を介して電源に接続され
ると共にトランジスタ５のベースに接続される。
トランジスタ３のコレクタは電源に接続され、ト
ランジスタ３のエミツタは抵抗７を介して基準電
位に接続されると共にトランジスタ４のベースに
接続される。トランジスタ４のエミツタは抵抗８
を介して電源に接続されると共に出力端子１１に
接続される。トランジスタ４のコレクタはトラン
ジスタ５のコレクタと共通接続され、制御端子１
０に接続される。トランジスタ５のエミツタは抵
抗９を介して基準電位に接続されると共に出力端
子１２に接続される。制御端子１０は電源と基準
電位に切りかわるスイツチ回路１４に接続され
る。
この切換回路ではスイツチ回路１４を基準電位
側に接続するとトランジスタ４がオン状態になり
信号は出力端子１１に現れる。一方トランジスタ
５のコレクタが基準電位となり、ベース−コレク
タ接合が順バイアスになるので導通し、トランジ
スタ２のエミツタの電位はほぼ0.7Vになる。し
たがつてトランジスタ２はカツトオフ状態になり
出力端子１２に信号は現れない。またスイツチ回
路１４を電源側に接続するとトランジスタ５がオ
ン状態になり出力端子１２に信号が現れる。一方
トランジスタ４のコレクタ−ベース接合が順バイ
アスになるので導通し、トランジスタ３のエミツ
タの電位は電源の電位からほぼ0.7V低い電位に
なる。したがつてトランジスタ３がカツトオフ状
態になり出力端子１１に信号は現れない。出力端
子１１に現れる信号はトランジスタ３とトランジ
スタ４の２段のエミツタフオロワ回路を通つてく
るので、入力端子１に加えられた入力信号と極性
が同じで振幅もほとんど等しく、トランジスタ３
がNPN形でトランジスタ４がPNP形なので、直
流分もほとんど等しい。また第２図の従来の回路
とは違つてトランジスタ３のエミツタとトランジ
スタ４のベースの間に抵抗が入らないので、入力
信号の高周波成分も減衰しない。出力端子１２に
現れる信号も同様に入力信号と極性が同じで、振
幅、直流分もほとんど等しく、高周波成分も減衰
しない。さらにトランジスタ４、トランジスタ５
がエミツタフオロワ形式なので、抵抗６、抵抗７
の値を大きくできる。このようにすると、スイツ
チ回路１４を電源側に接続した場合の抵抗７を流
れる電流と、スイツチ回路１４を基準電位側に接
続した場合の抵抗６を流れる電流を小さく抑える
ことができる。
側に接続するとトランジスタ４がオン状態になり
信号は出力端子１１に現れる。一方トランジスタ
５のコレクタが基準電位となり、ベース−コレク
タ接合が順バイアスになるので導通し、トランジ
スタ２のエミツタの電位はほぼ0.7Vになる。し
たがつてトランジスタ２はカツトオフ状態になり
出力端子１２に信号は現れない。またスイツチ回
路１４を電源側に接続するとトランジスタ５がオ
ン状態になり出力端子１２に信号が現れる。一方
トランジスタ４のコレクタ−ベース接合が順バイ
アスになるので導通し、トランジスタ３のエミツ
タの電位は電源の電位からほぼ0.7V低い電位に
なる。したがつてトランジスタ３がカツトオフ状
態になり出力端子１１に信号は現れない。出力端
子１１に現れる信号はトランジスタ３とトランジ
スタ４の２段のエミツタフオロワ回路を通つてく
るので、入力端子１に加えられた入力信号と極性
が同じで振幅もほとんど等しく、トランジスタ３
がNPN形でトランジスタ４がPNP形なので、直
流分もほとんど等しい。また第２図の従来の回路
とは違つてトランジスタ３のエミツタとトランジ
スタ４のベースの間に抵抗が入らないので、入力
信号の高周波成分も減衰しない。出力端子１２に
現れる信号も同様に入力信号と極性が同じで、振
幅、直流分もほとんど等しく、高周波成分も減衰
しない。さらにトランジスタ４、トランジスタ５
がエミツタフオロワ形式なので、抵抗６、抵抗７
の値を大きくできる。このようにすると、スイツ
チ回路１４を電源側に接続した場合の抵抗７を流
れる電流と、スイツチ回路１４を基準電位側に接
続した場合の抵抗６を流れる電流を小さく抑える
ことができる。
以上説明したように本発明の切換回路はスイツ
チ回路１つで信号の出力端子を切りかえることが
でき、消費電流が少く、信号の高周波成分が減衰
しないという特徴がある。これらの特徴は電源電
圧が低く、ビデオ信号等の高周波を含む信号を切
りかえる場合に特に効果的である。
チ回路１つで信号の出力端子を切りかえることが
でき、消費電流が少く、信号の高周波成分が減衰
しないという特徴がある。これらの特徴は電源電
圧が低く、ビデオ信号等の高周波を含む信号を切
りかえる場合に特に効果的である。
第１図は本発明の実施例の回路図、第２図は従
来の回路図である。 １……入力端子、１１，１２……出力端子、１
０，２５，２６……制御端子、２〜５，１５〜１
９……トランジスタ、６〜９，２０〜２４……抵
抗、１３……バイアス回路、１４……スイツチ回
路。
来の回路図である。 １……入力端子、１１，１２……出力端子、１
０，２５，２６……制御端子、２〜５，１５〜１
９……トランジスタ、６〜９，２０〜２４……抵
抗、１３……バイアス回路、１４……スイツチ回
路。
Claims (1)
- １ 入力端子がバイアス回路と第１のトランジス
タのベースと第２のトランジスタのベースに接続
され、前記第１のトランジスタのエミツタは第１
の抵抗を介して電源に接続されると共に第３のト
ランジスタのベースに接続され、前記第１のトラ
ンジスタのコレクタは基準電位に接続され、前記
第２のトランジスタのエミツタは第２の抵抗を介
して基準電位に接続されると共に第４のトランジ
スタのベースに接続され、前記第２のトランジス
タのコレクタは電源に接続され、前記第３のトラ
ンジスタのエミツタは第３の抵抗を介して基準電
位に接続されると共に第１の出力端子に接続さ
れ、前記第３のトランジスタのコレクタは前記第
４のトランジスタのコレクタと共通接続されると
共に共通接続された前記第３、第４のトランジス
タのコレクタの電位を電源電位と基準電位に切り
かえるスイツチ回路に接続され、前記第４のトラ
ンジスタのエミツタは第４の抵抗を介して電源に
接続されると共に第２の出力端子に接続され、前
記入力端子に加えられた入力信号を前記スイツチ
回路で前記第１の出力端子と前記第２の出力端子
に切りかえて出力することを特徴とする切換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24945885A JPS62108615A (ja) | 1985-11-06 | 1985-11-06 | 切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24945885A JPS62108615A (ja) | 1985-11-06 | 1985-11-06 | 切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62108615A JPS62108615A (ja) | 1987-05-19 |
| JPH0542850B2 true JPH0542850B2 (ja) | 1993-06-29 |
Family
ID=17193258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24945885A Granted JPS62108615A (ja) | 1985-11-06 | 1985-11-06 | 切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62108615A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2674518B2 (ja) * | 1994-08-24 | 1997-11-12 | 日本電気株式会社 | 切換回路 |
-
1985
- 1985-11-06 JP JP24945885A patent/JPS62108615A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62108615A (ja) | 1987-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |