JPS62108615A - 切換回路 - Google Patents
切換回路Info
- Publication number
- JPS62108615A JPS62108615A JP24945885A JP24945885A JPS62108615A JP S62108615 A JPS62108615 A JP S62108615A JP 24945885 A JP24945885 A JP 24945885A JP 24945885 A JP24945885 A JP 24945885A JP S62108615 A JPS62108615 A JP S62108615A
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- JP
- Japan
- Prior art keywords
- transistor
- output terminal
- collector
- emitter
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路における切換回路に関するものであ
る。
る。
第２図に従来の切換回路の一例を示す。入力端子１はバ
イアス回路１３とトランジスタ１５０ペースに接続され
、トランジスタ１５のコレクタは基準電位に接続されト
ランジスタ１５のエミッタは抵抗２０を介して電源に接
続されると共に抵抗２１と抵抗２３に接続される。抵抗
２１の他端はトランジスタ１７のベースとトランジスタ
１６のコレクタに接続される。抵抗２３の他端はトラン
ジスタ１９のベースとトランジスタ１８のコレクタに接
続される。トランジスタ１７のコレクタは電源に接続さ
れ、トランジスタ１７のエミッタは抵抗２２を介して基
準電位に接続されると共に出力端子１１に接続される。
イアス回路１３とトランジスタ１５０ペースに接続され
、トランジスタ１５のコレクタは基準電位に接続されト
ランジスタ１５のエミッタは抵抗２０を介して電源に接
続されると共に抵抗２１と抵抗２３に接続される。抵抗
２１の他端はトランジスタ１７のベースとトランジスタ
１６のコレクタに接続される。抵抗２３の他端はトラン
ジスタ１９のベースとトランジスタ１８のコレクタに接
続される。トランジスタ１７のコレクタは電源に接続さ
れ、トランジスタ１７のエミッタは抵抗２２を介して基
準電位に接続されると共に出力端子１１に接続される。
トランジスタ１６０ベースは制御端子２５に接続され、
トランジスタ１６のエミッタは基準電位に接続される。
トランジスタ１６のエミッタは基準電位に接続される。
トランジスタ１９のコレクタは電源に接続され、トラン
ジスタ１９のエミッタは抵抗２４を介して基準電位に接
続されると異に出力端子１２に接続される。トランジス
タ１８のベースは制御端子２６に接続され、トランジス
タ１８のエミッタは基準電位に接続される。
ジスタ１９のエミッタは抵抗２４を介して基準電位に接
続されると異に出力端子１２に接続される。トランジス
タ１８のベースは制御端子２６に接続され、トランジス
タ１８のエミッタは基準電位に接続される。
次に上述した従来の回路の動作を説明する。入力端子１
に加えられた入力信号を出力端子１１に出力し、出力端
子１２に出方させない場合は、制御端子２５の電位を下
げてトランジスタ１６をカットオフ状態にすることによ
りトランジスタ１７全オン状態にし、一方、制御端子２
６の電位金玉げてトランジスタ１８をオン状態にするこ
とによりトランジスタ１９をカットオフ状態にする。逆
に入力信号を出力端子１２に出力し、出力端子１１に出
力させない場合は、制御端子２５の電位を上げてトラン
ジスタ１６をオン状態にすることによりトランジスタ１
７をカットオフ状態にし、制御端子２６の電位を下げて
トランジスタ１８をカットオフ状態にすることによりト
ランジスタ１９をオン状態にする。トランジスタ１５．
トランジスタ１７．トランジスタ１９はいずれもエミッ
タフォロワ形式なので、出力端子１１または出力端子１
２に現れる信号は入力信号と極性が同じで、振幅もほと
んどかわら々込。またトランジスタ１５はＰＮＰ形でト
ランジスタ１７．トランジスタ１９はＮＰＮ形なので、
出力信号と入力信号の直流分はＰＮＩＪ形トランジスタ
とＮＰＮ形トランジスタのベース・エミッタ間電圧の差
だけ異なるが、これらはほとんど同じ値なので出方信号
と入力信号の直流分はほとんどかわらず、電源電圧が低
い場合には特に有効である。
に加えられた入力信号を出力端子１１に出力し、出力端
子１２に出方させない場合は、制御端子２５の電位を下
げてトランジスタ１６をカットオフ状態にすることによ
りトランジスタ１７全オン状態にし、一方、制御端子２
６の電位金玉げてトランジスタ１８をオン状態にするこ
とによりトランジスタ１９をカットオフ状態にする。逆
に入力信号を出力端子１２に出力し、出力端子１１に出
力させない場合は、制御端子２５の電位を上げてトラン
ジスタ１６をオン状態にすることによりトランジスタ１
７をカットオフ状態にし、制御端子２６の電位を下げて
トランジスタ１８をカットオフ状態にすることによりト
ランジスタ１９をオン状態にする。トランジスタ１５．
トランジスタ１７．トランジスタ１９はいずれもエミッ
タフォロワ形式なので、出力端子１１または出力端子１
２に現れる信号は入力信号と極性が同じで、振幅もほと
んどかわら々込。またトランジスタ１５はＰＮＰ形でト
ランジスタ１７．トランジスタ１９はＮＰＮ形なので、
出力信号と入力信号の直流分はＰＮＩＪ形トランジスタ
とＮＰＮ形トランジスタのベース・エミッタ間電圧の差
だけ異なるが、これらはほとんど同じ値なので出方信号
と入力信号の直流分はほとんどかわらず、電源電圧が低
い場合には特に有効である。
上述した従来の切換回路では出力端子の一方のみに信号
を出力するために制御端子２５と制御端子２６０２つの
端子を制御しなければ々らない。
を出力するために制御端子２５と制御端子２６０２つの
端子を制御しなければ々らない。
またトランジスタ１７のベースＯコレクタ間容量やこの
回路を半導体集積回路で実現する場合に生じるトランジ
スタ１６のコレクタと基板間の容量等が抵抗２１と低域
通過フィルタ金つくるので、トランジスタ１７のベース
に加えられる信号の高周波成分が減衰する。したがって
、ビデオ信号等かなり高い周波数金倉む信号をこの回路
で切りかえると、信号の高域が減衰するおそれがある。
回路を半導体集積回路で実現する場合に生じるトランジ
スタ１６のコレクタと基板間の容量等が抵抗２１と低域
通過フィルタ金つくるので、トランジスタ１７のベース
に加えられる信号の高周波成分が減衰する。したがって
、ビデオ信号等かなり高い周波数金倉む信号をこの回路
で切りかえると、信号の高域が減衰するおそれがある。
抵抗２１の値を小さくすれば、この低域通過フィルタの
カットオフ周波数を高くすることができるが、信号を出
力端子１２に切りかえて出力する場合トランジスタ１６
をオン状態にするので、抵抗２１の抵抗値が小さ−と、
抵抗２１を流れる電流が大きくなってしまう。したがっ
て消費電流を少＜ −ｉるためには抵抗２１はあまり小
さくできない。抵抗２３も同じ理由によりあまり小さく
できない。
カットオフ周波数を高くすることができるが、信号を出
力端子１２に切りかえて出力する場合トランジスタ１６
をオン状態にするので、抵抗２１の抵抗値が小さ−と、
抵抗２１を流れる電流が大きくなってしまう。したがっ
て消費電流を少＜ −ｉるためには抵抗２１はあまり小
さくできない。抵抗２３も同じ理由によりあまり小さく
できない。
したがって、信号の高域が減衰するのは避けがたいとい
う問題点がある。本発明の目的は、周波数特性が良好で
、１つ低電圧動作に好適な切換回路を提供する事にある
。
う問題点がある。本発明の目的は、周波数特性が良好で
、１つ低電圧動作に好適な切換回路を提供する事にある
。
本発明の切換回路は、入力端子がバイアス回路と第１の
トランジスタのベースと第２のトランジスタのベースに
接続され、前記第１のトランジスタのエミッタは第１の
抵抗を介して電源に接続されると共に第３のトランジス
タのベースに接続され、前記第１のトランジスタのコレ
クタは基準電位に接続され、前記第２のトランジスタの
エミッタは第２の抵抗を介して基準電位に接続されると
共に第４のトランジスタのベースに接続され、前記第２
のトランジスタのコレクタは電源に接続され、前記第３
のトランジスタのエミッタは第３の抵抗を介して基準電
位に接続されると共に第１の出力端子に接続され、前記
第３のトランジスタのコレクタは前記第４のトランジス
タのコレクタと共通接続されると共に共通接続された前
記第３゜第４のトランジスタのコレクタの電位を電源電
位ｌと基準電位に切りかえるスイッチ回路に接続され、
前記第４のトランジスタのエミッタは第４の抵抗金穴し
て電源に接続されると共に第２の出力端子に接続され、
前記入力端子に加えられた入力信号を前記スイッチ回路
で前記第１の出力端子と前記第２の出力端子に切りかえ
て出力することを特徴とする。
トランジスタのベースと第２のトランジスタのベースに
接続され、前記第１のトランジスタのエミッタは第１の
抵抗を介して電源に接続されると共に第３のトランジス
タのベースに接続され、前記第１のトランジスタのコレ
クタは基準電位に接続され、前記第２のトランジスタの
エミッタは第２の抵抗を介して基準電位に接続されると
共に第４のトランジスタのベースに接続され、前記第２
のトランジスタのコレクタは電源に接続され、前記第３
のトランジスタのエミッタは第３の抵抗を介して基準電
位に接続されると共に第１の出力端子に接続され、前記
第３のトランジスタのコレクタは前記第４のトランジス
タのコレクタと共通接続されると共に共通接続された前
記第３゜第４のトランジスタのコレクタの電位を電源電
位ｌと基準電位に切りかえるスイッチ回路に接続され、
前記第４のトランジスタのエミッタは第４の抵抗金穴し
て電源に接続されると共に第２の出力端子に接続され、
前記入力端子に加えられた入力信号を前記スイッチ回路
で前記第１の出力端子と前記第２の出力端子に切りかえ
て出力することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例を示す。入力端子１はバイアス
回路１３とトランジスタ２０ベースとトランジスタ３の
ベースに接続される。トランジスタ２のコレクタは基準
電位に接続され、トランジスタ２のエミッタは抵抗６を
介して電源に接続されると共にトランジスタ５のベース
に接続される。
回路１３とトランジスタ２０ベースとトランジスタ３の
ベースに接続される。トランジスタ２のコレクタは基準
電位に接続され、トランジスタ２のエミッタは抵抗６を
介して電源に接続されると共にトランジスタ５のベース
に接続される。
トランジスタ３のコレクタは電源に接続され、トランジ
スタ３のエミッタは抵抗７を介して基準電位に接続され
ると共にトランジスタ４のベースに接続される。トラン
ジスタ４のエミッタは抵抗８を介して電源に接続される
と共に出力端子１１に接続される。トランジスタ４のコ
レクタはトランジスタ５のコレクタと共通接続され、制
御端子１０に接続される。トランジスタ５のエミッタは
抵抗９を介して基準電位に接続されると共に出力端子１
２に接続される。制御端子１０は電源と基準電位に切り
かわるスイッチ回路１４に接続される。
スタ３のエミッタは抵抗７を介して基準電位に接続され
ると共にトランジスタ４のベースに接続される。トラン
ジスタ４のエミッタは抵抗８を介して電源に接続される
と共に出力端子１１に接続される。トランジスタ４のコ
レクタはトランジスタ５のコレクタと共通接続され、制
御端子１０に接続される。トランジスタ５のエミッタは
抵抗９を介して基準電位に接続されると共に出力端子１
２に接続される。制御端子１０は電源と基準電位に切り
かわるスイッチ回路１４に接続される。
この切換回路ではスイッチ回路１４を基準電位側に接続
するとトランジスタ４がオン状態になり信号は出力端子
１１に現れる。一方トランジスタ５のコレクタが基準電
位となり、ベース−コレクタ接合が順バイアスになるの
で導通し、トランジスタ２のエミッタの電位はほぼ０．
７Ｖになる。したがってトランジスタ２はカットオフ状
態になり出力端子１２に信号は現れなか。またスイッチ
回路１４を電源側に接続するとトランジスタ５がオン状
態になり出力端子１２に信号が現れる。一方トランジス
タ４のコレクターベース接合が順バイアスになるので導
通し、トランジスタ３のエミッタの電位は電源の電位か
らほぼ０，７■低い電位になる。したがってトランジス
タ３がカットオフ状態になり出力端子１１に信号は現れ
ない。出力端子１１に現れる信号はトランジスタ３とト
ランジスタ４の２段のエミッタフォロワ回路を通ってく
るので、入力端子１に加えられた入力信号と極性が同じ
で振幅もほとんど等しく、トランジスタ３がＮＰＮ形で
トランジスタ４がＰＮＰ形なので、直流分もほとんど等
しい。また第２図の従来の回路とは違ってトランジスタ
３のエミッタとトランジスタ４０ペースの間に抵抗が入
らないので、入力信号の高周波成分も減衰しない。出力
端子１２に現れる信号も同様に入力信号と極性が同じで
、振幅、直流分も＃１とんど等しく、高周波成分も減衰
しない。さらにトランジスタ４．トランジスタ５がエミ
ッタフォロワ形式なので、抵抗６．抵抗７の値を大きく
できる。このようにすると、スイッチ回路１４を電源側
に接続した場合の抵抗７ｆ：流れる電流と、スイッチ回
路１４を基準電位側に接続した場合の抵抗６を流れる電
流を小さく抑えることができる。
するとトランジスタ４がオン状態になり信号は出力端子
１１に現れる。一方トランジスタ５のコレクタが基準電
位となり、ベース−コレクタ接合が順バイアスになるの
で導通し、トランジスタ２のエミッタの電位はほぼ０．
７Ｖになる。したがってトランジスタ２はカットオフ状
態になり出力端子１２に信号は現れなか。またスイッチ
回路１４を電源側に接続するとトランジスタ５がオン状
態になり出力端子１２に信号が現れる。一方トランジス
タ４のコレクターベース接合が順バイアスになるので導
通し、トランジスタ３のエミッタの電位は電源の電位か
らほぼ０，７■低い電位になる。したがってトランジス
タ３がカットオフ状態になり出力端子１１に信号は現れ
ない。出力端子１１に現れる信号はトランジスタ３とト
ランジスタ４の２段のエミッタフォロワ回路を通ってく
るので、入力端子１に加えられた入力信号と極性が同じ
で振幅もほとんど等しく、トランジスタ３がＮＰＮ形で
トランジスタ４がＰＮＰ形なので、直流分もほとんど等
しい。また第２図の従来の回路とは違ってトランジスタ
３のエミッタとトランジスタ４０ペースの間に抵抗が入
らないので、入力信号の高周波成分も減衰しない。出力
端子１２に現れる信号も同様に入力信号と極性が同じで
、振幅、直流分も＃１とんど等しく、高周波成分も減衰
しない。さらにトランジスタ４．トランジスタ５がエミ
ッタフォロワ形式なので、抵抗６．抵抗７の値を大きく
できる。このようにすると、スイッチ回路１４を電源側
に接続した場合の抵抗７ｆ：流れる電流と、スイッチ回
路１４を基準電位側に接続した場合の抵抗６を流れる電
流を小さく抑えることができる。
以上説明したように本発明の切換回路はスイッチ回路１
つで信号の出力端子を切りかえることができ、消費電流
が少く、信号の高周波成分が減衰しないという特徴があ
る。これらの特徴は電源電圧が低く、ビデオ信号等の高
周波を含む信号を切りかえる場合に特に効果的である。
つで信号の出力端子を切りかえることができ、消費電流
が少く、信号の高周波成分が減衰しないという特徴があ
る。これらの特徴は電源電圧が低く、ビデオ信号等の高
周波を含む信号を切りかえる場合に特に効果的である。
第１図は本発明の実施例の回路図、第２図は従来例の回
路図である。 １・・・・・・入力端子、１１．１２・・・・・・出力
端子、１０゜２５．２６・・・・・・制御端子、２〜５
．１５〜１９・・・・・・トランジスタ、６〜９，２０
〜２４・・・・・・抵抗、１３・・・・・・バイアス回
路、１４・・・・・・スイッチ回路。 −′″ 士 勝
路図である。 １・・・・・・入力端子、１１．１２・・・・・・出力
端子、１０゜２５．２６・・・・・・制御端子、２〜５
．１５〜１９・・・・・・トランジスタ、６〜９，２０
〜２４・・・・・・抵抗、１３・・・・・・バイアス回
路、１４・・・・・・スイッチ回路。 −′″ 士 勝
Claims (1)
- 入力端子がバイアス回路と第１のトランジスタのベース
と第２のトランジスタのベースに接続され、前記第１の
トランジスタのエミッタは第１の抵抗を介して電源に接
続されると共に第３のトランジスタのベースに接続され
、前記第１のトランジスタのコレクタは基準電位に接続
され、前記第２のトランジスタのエミッタは第２の抵抗
を介して基準電位に接続されると共に第４のトランジス
タのベースに接続され、前記第２のトランジスタのコレ
クタは電源に接続され、前記第３のトランジスタのエミ
ッタは第３の抵抗を介して基準電位に接続されると共に
第１の出力端子に接続され、前記第３のトランジスタの
コレクタは前記第４のトランジスタのコレクタと共通接
続されると共に共通接続された前記第３、第４のトラン
ジスタのコレクタの電位を電源電位と基準電位に切りか
えるスイッチ回路に接続され、前記第４のトランジスタ
のエミッタは第４の抵抗を介して電源に接続されると共
に第２の出力端子に接続され、前記入力端子に加えられ
た入力信号を前記スイッチ回路で前記第１の出力端子と
前記第２の出力端子に切りかえて出力することを特徴と
する切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24945885A JPS62108615A (ja) | 1985-11-06 | 1985-11-06 | 切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24945885A JPS62108615A (ja) | 1985-11-06 | 1985-11-06 | 切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62108615A true JPS62108615A (ja) | 1987-05-19 |
| JPH0542850B2 JPH0542850B2 (ja) | 1993-06-29 |
Family
ID=17193258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24945885A Granted JPS62108615A (ja) | 1985-11-06 | 1985-11-06 | 切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62108615A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0865122A (ja) * | 1994-08-24 | 1996-03-08 | Nec Corp | 切換回路 |
-
1985
- 1985-11-06 JP JP24945885A patent/JPS62108615A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0865122A (ja) * | 1994-08-24 | 1996-03-08 | Nec Corp | 切換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0542850B2 (ja) | 1993-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |