JPH0247641Y2 - - Google Patents

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JPH0247641Y2
JPH0247641Y2 JP4865483U JP4865483U JPH0247641Y2 JP H0247641 Y2 JPH0247641 Y2 JP H0247641Y2 JP 4865483 U JP4865483 U JP 4865483U JP 4865483 U JP4865483 U JP 4865483U JP H0247641 Y2 JPH0247641 Y2 JP H0247641Y2
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JP
Japan
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circuit
signal
source
transistor
analog switch
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JP4865483U
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JPS59154934U (ja
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Description

【考案の詳細な説明】 本考案はアナログスイツチ回路の改良に関す
る。
本考案に係るアナログスイツチ回路は少なくと
も二つ以上の信号入力端子を具え、その信号入力
端子間相互に信号が漏れるのを防止する為になさ
れたものである。信号入力端子間の信号の漏れの
大きいアナログスイツチ回路を半導体集積回路化
しパツケージに収納する場合信号源のクロストロ
ークを防ぎ所定の値以下にする為に信号入力端子
間の間隔を広く取る必要があり、パツケージが大
きくなる欠点があつた。
本考案の主な目的は信号入力端子間で信号源の
漏れを少なくできるアナログスイツチ回路を提供
するにある。
また、本考案の他の目的は信号入力端子間を狭
くできるアナログスイツチ回路によつてパツケー
ジを小型化するにある。
以下、本考案のアナログスイツチ回路に就いて
図面に基づき説明する。
第１図に於て、A1〜ANはアナログスイツチ回
路、１1〜１Nは信号入力端子であり、４は出力端
子である。２1〜２Nはバイアス電圧源、３1〜３N
は信号吸収回路、５1〜５Nはボルテージホロワ回
路である。またS1〜SNは切替信号の入力端子で
ある。
バイアス電圧源２1は抵抗R1，R2によつて分割
された電圧源を得、抵抗R1とR2の接続点とトラ
ンジスタQ1のベースとの間に抵抗R3，R4が接続
され、そして抵抗R3とR4との接続点にカツプリ
ングコンデンサC1が接続され、信号はカツプリ
ングコンデンサC1を介してバイアス源に重畳さ
れる。
ボルテージホロワ回路はトランジスタ差動対を
なすトランジスタQ1，Q2と能動負荷回路をなす
トランジスタQ3，Q4とトランジスタQ5と抵抗R6
からなる電流源回路と、帰還回路をなすトランジ
スタQ6、抵抗R9から形成されている。そして、
ボルテージホロワ回路の出力端であるトランジス
タQ6のエミツタと抵抗R9との接続点P2にトラン
ジスタQ9と抵抗R7からなる電流源回路が接続さ
れ、ボルテージホロワ回路の入力端である抵抗
R3とR4との接続点P1にトランジスタQ7のコレク
タが接続され、そのエミツタが接地され、且つそ
のベースがトランジスタQ8のコレクタに接続さ
れると共に電流源I1に接続されている。また、ト
ランジスタQ8のエミツタは抵抗R5を介し接地さ
れ電流源回路を形成している。夫々の電流源用ト
ランジスタQ5，Q8，Q9はダイオード接続された
トランジスタQ10と共にベースが共通接続され、
その共通接続点がトランジスタQ11のコレクタに
接続され、且つトランジスタQ11のベースが切替
信号入力端子S1に接続されている。また、ダイオ
ード接続されたトランジスタQ11のアノードに電
流源I2が接続されている。そして、接続点P2に抵
抗R10が接続されその他端が出力端子４に接続さ
れている。
第１図の実施例はバイアス電圧源２1と遮断回
路３1を具えたボルテージホロワ回路５1を基本と
するアナログスイツチ回路A1を少なくとも二つ
以上具え、夫々入力端子１1〜１Nを具え夫々の出
力端が出力端子４に接続されている。これらのア
ナログスイツチ回路A1〜ANの切り替えは端子S1
〜SNから供給される信号によつて行われる。
さて、アナログスイツチ回路A1の動作時は端
子S1と接地間で零電位となつており、トランジス
タQ11はカツトオフ状態である。従つて、ダイオ
ード接続したQ10に電流が流れ、トランジスタ
Q5，Q8，Q9をバイアスして、ボルテージホロワ
回路A1は動作状態となる。そして、トランジス
タQ7はカツトオフ状態なるので、P1点の電位は
バイアス電圧源２1によつて定まる。
一方、アナログスイツチ回路A1が遮断状態に
あるときは、端子S1の電圧によつてトランジスタ
Q11がオン状態となり、トランジスタQ5，Q8，
Q9，Q10はオフ状態となる。従つて、トランジス
タQ7がオン状態となつてP1点の電位は略零とな
り、入力端子１1に入力された信号はトランジス
タQ7に吸い込まれ遮断されるのでボルテージホ
ロワ回路５1に入力されることがない。
上記のように信号遮断時、入力端子から印加さ
れた信号源はその入力端子と接地間が低インピー
ダンスとなる為に信号が吸収され、アナログスイ
ツチ回路間に信号の漏れが極めて少なくなり、高
周波信号の切り替えに用いるアナログスイツチ回
路として極めて有効である。
また、アナログスイツチ回路の入力端子１1〜
１N間での信号の漏れが少なくなる為に入力端子
１1〜１Nの間隔を狭まくできるのでアナログスイ
ツチ回路を半導体集積回路化しパツケージに収納
した場合、パツケージを小型にできる利点を有し
ている。
【図面の簡単な説明】
第１図は本考案に係るアナログスイツチ回路の
実施例を示している。 １1〜１N：入力端子、２1〜２N：バイアス源、
３1〜３N：遮断回路、４：出入端子、５1〜５N：
ボルテージホロワ回路、S1〜SN：切替信号の入
力される端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第１の電流源を具えたボルテージホロワ回路
    と、信号が重畳されるバイアス源回路と、該信号
    がバイアス源に重畳される入力端と接地間のイン
    ピーダンスを変える回路を具えた第２の電流源を
    含む信号吸収回路と、該第１と該第２の電流源を
    制御する回路とを含み、該第１と該第２の電流源
    が動作状態のとき、該信号が該ボルテージホロワ
    回路を介して出力され、該第１と該第２の電流源
    が遮断状態のとき該ボルテージホロワ回路が遮断
    されると共に該信号吸収回路の作動によつて重畳
    されるバイアス源の電位を略零電位として信号を
    吸収し、信号の伝送を遮断することを特徴とする
    アナログスイツチ回路。
JP4865483U 1983-04-01 1983-04-01 アナログスイツチ回路 Granted JPS59154934U (ja)

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JP4865483U JPS59154934U (ja) 1983-04-01 1983-04-01 アナログスイツチ回路

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JP4865483U JPS59154934U (ja) 1983-04-01 1983-04-01 アナログスイツチ回路

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JPS59154934U JPS59154934U (ja) 1984-10-17
JPH0247641Y2 true JPH0247641Y2 (ja) 1990-12-14

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ID=30179181

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JP2511958B2 (ja) * 1987-04-23 1996-07-03 三菱電機株式会社 マルチプレクサ回路

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JPS59154934U (ja) 1984-10-17

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