TW471124B - Semiconductor device and manufacture method - Google Patents

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Description

471124 五、發明說明（1) 在習知的FULL CMOS SRAM中，鋁線係作為區域佈線之 用 其中區域佈線意味著佈線係連接單元内節點以及對應 ^反相為之間。然而在#刻時，假使欲形成精密之鋁線， 將很難去決定光阻物質以及鋁線之間的蝕刻比，同時又達 到光阻物質必須維持一定厚度之要求。因此，以微影技術 完成精密製程將更為困難。 為解決此問題，氮化鈦（氮化鈦）用以取代作為區域 佈線=材料。若以氮化鈦線作為區域佈線，其阻值相較鋁 線為高 但在電路操作並不會造成負面效應，且因其高阻 ，可強效抑制軟錯（s〇f t wr〇ng )現象。在習知技術中以 氣化欽作為區域佈線之技術報告刊載於F. 〇〇tsuja rt ai· IEDM 1 9 98，ρρ· 20 5-2 08· 士班第1圖係顯示習知利用氮化鈦做為區域佈線之半導體 裝置之剖面圖。如第丨圖所示，習知FULL CM〇s SRAM之結 構中區域佈線係形成於一非平坦的材料層上。在第^圖 中，利用習知技術將場氧化層28、閘極氧化層2 9、閘柄 30、N—擴散層31、側壁32、以及N+擴散層33形成於半導體 基底27。中/上，接著形成一矽化鈦層34 (鈦Si )。形成厚 度500 A之PE-TE0S之介電層35以及接觸洞36，接著，形成 厚度5 0 0 A之氮化鈦之區域佈線3 7。 在習知技術中，日本早期公開第SH〇 62 —33445號揭示 種夕層佈線及其製造方法’日本早期公第 62- 1 37853號亦揭示—種多層佈線之方法開 第HEI 1 0-22 386號揭示一種半導體裝置及其製造方法。
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五、發明說明（2) 然而’在習知技術中仍有問題存在，區域佈線在層差 位置會因下層區域佈線不平坦而被截斷。此類截斷導因於 在圖案化閘極多晶矽上之區域佈線時未先平坦化閘極多晶 矽層。 因此’本發明提供一種半導體裝裝置與方法，使利用 鈇與鼠化鈦線所形成之區域佈線（丨0 c a 1 w i r i n g )可不受 下層形狀之影響。 ' 為達上逑之目的，本發明提供一種半導體裝置，其包 括：一平坦介電間層；複數個接觸洞，形成於該介電間層 中；一鈦層與氮化鈦層，堆疊於該平坦介電·間層與該等接 觸洞上：鎢，填於該等接觸洞中；一第二氮化鈦層，形成 於堆疊在該鈦層與填鎢之該等接，洞上之該第一氮化鈦 層；以及一區域佈線，對該鈦層與該第一與該第二氮化鈦 層進行一圖案化步驟而形成。 再者，為達上述之目的， 裝置之方法，包括下列步驟： 數個接觸洞於該平坦化之介電 一氮化鈦層於該平坦之介電間 於該等接觸洞中；形成一第二 填轉之該等接觸洞上之該第一 該第一與該第二氮化鈦層進行 佈線。 本發明提供一種製造半導體 平坦化一介電間層；形成複 間層中，堆豐形成一欽層與 層與該等接觸洞上；填入鎢 氮化鈦層於堆疊在該，鈦層與 氮化鈦層；以及對該鈦層與 一圖案化步驟而形成一區域 根據上述發明 SRAM之一單元中， ，遠區域佈線係佈線於一Fu 1 1 Cm〇s 且於該單元中一佈線連接一節點至面對 L,产 一 ·r 、J X- V 丨響 修正丨 -- -皇號8担Π462 — 匕、發明說明（3) 口亥郎點之一反相器。 盥兮=ί上述發明，該等接觸洞其中之一連接該區域佈線 ϋ佑飧？裝置之一閘極，且該等接觸洞其中之一連接該 &域佈線與該半導體裝置之一擴散層。 化私^據上述發明’該欽層之厚度約為6 0 0 Α、該第一氮 Α。曰之厚度約為1 0 0 0 Α、且該第二氮化鈦層約為250 學機村2 士述發明’該平坦化該件店間層 子执械研磨法（CMp )。 為讓本發日月$ μ、+、 顯易懂，下文牲與其他目的、特徵、和優點能更明 細說明如下：牛一較佳實施例，並配合所附圖式，作詳 圖式簡單說明： 佈線Γ剖W顯不習知半導體裝置中以氮化鈦線作為區域 方法ill面圖係顯示本發明所揭露之半導體裝置之製造 明之半導體裝置之完整剖面圖；
CMOS 弟5圖係顯示本取
SRAM之佈局圖。&月之丰導體裝置中一 Full CMOS 符號說明： ⑼〜閘極， 5、31〜N—擴散層；
471124 五、發明說明（4) 6、32〜側壁子； 5〜N-擴散層； 7、33〜N+擴散層； 19、19’〜P+擴散層； 1、27〜半導體基底； 34〜矽化鈦層； 8、3 5〜介電間層； 9、1 0、3 6〜接觸洞 1 8、2 6、3 7〜區域佈線； 11〜阻障金屬層； 1 2、1 4〜佈線層； 2 4、2 5〜驅動電晶體 22、23〜存取電晶體； 20、21〜負載電晶體 1 6、1 6 ’、1 7 〜接點； 4a、4〜閘極層； 1 3〜鎢插塞。 實施例： · 請參考圖式。為縮小Ful 1 CMOS SRAM之單元尺寸 (c e 1 1 s i z e ) ’必須精細形成區域佈線。在本發明之此 貫施例中，區域佈線被指定於一單元中用以連接節點與面 對此節點之反相器。在本實施例中，形成一介電間層，且 作為區域佈線之底層之此介電間層利用化學機械研磨法 (CMP )予以平坦化’接著，圖案化鈦層與氮化鈦層而形 成區域佈線。利用此方法，區域佈線課不受底層形狀之影 響而仍可被精密地製成。 第2A與2K勝係顯示本發明所揭露之半導體裝置之製造 方法之剖面圖；第3圖係顯不本發明之半導體裝置之完敫 剖面圖。 如第2 A圖所示’以熟知之區域石夕氧化法（l 〇 c 0 s )戋 是淺溝渠隔離法（S鈦）於半導體基底1上形成場氧化層 2。在第2 B圖中以複晶石夕形成厚度約2 0 0 0 A之閘極氧化芦
471124 五、發明說明（5) --—一 4:，閘氧化層3上。接著，如第2 c圖所示，圖案化以形成一 甲亟4，並以閘極4作為罩幕、約5〇KeV、1E13cnr2之能量佈 植磷至半導體基底1中形成N-擴散層5。 在第2D圖中，在閘極4之周圍以氧化層形成厚度約 1200A之側壁子（side waH Spacer) 6。接著，在第π f中以側壁子6與閘極4作為罩幕、約3〇KeV、5Ε15^_2之能 I佈植砷至.擴散層5中形成擴散層7。接著，在第訐圖 中，以TEOSBPSG形成厚度約100〇〇 A之介電間層8於間極 4、側壁子6與N+擴散層7上。如第2G圖所示，以CMp方法 坦此介電間層8。 、如第2H圖所示，在被平坦化之介電間層8中形成接觸一 /同9與1 〇，且其中接觸洞丨〇位於N+擴散層7上在第2 I圖中，… 厚度約600 A之鈦阻障金屬層丨丨以濺鍍（SDatter)方式形 成於介電間層8與接觸洞9與10上。接著，濺鍍形成厚度約 為1 Ο Ο Ο A之第一氮化鈦佈線層丨2於阻障金屬層丨丨上。在第 2J圖中，形成厚度約5〇〇〇 A之鎢於接觸洞9與1〇中，以形 成鎢插塞13於接觸洞9與10 ’接著進行回蝕刻。在第“圖 中’形成厚度約為250A之第二氮化鈦佈線層μ於第一氮 化鈦佈線層12與鎢插塞13上。此第二氮化鈦佈線脣14/作 為區域佈線在進行圖案化時，於鎢插塞13之位置之抗反射 層之用。 第3圖係顯示本發明之半導體裝置之完整剖面圖。在 第3圖中’對第二氮化鈥佈線層14、第一氮化鈦佈線層 1 2、與阻卩导金屬層11進行圖案化製程以形成區域佈線。 471124 五、發明說明（6) 一* 如上所述’ £域佈線之圖案化製程係以CMp於平坦化 介電間層8後執行’因此可以精細地形成區域佈線而不受 下層介電間層8之形狀的影響。且此區域佈線包括阻障金 屬層11、第一氮化鈦佈線層1 2、第二氮化鈦佈線層〗4，因 此區域佈線可得以更加穩固。 第4圖係顯示本發明之半導體装置中一Fui 1 CMOS SRAM之等效電路。在第4圖中，等效電路提供驅動電晶體 2 4與2 5、存取電晶體2 2與2 3、以及負載電晶體2 〇與21。如 上所述’區域佈線作為節點與面對此節點之反相器之間的 連接佈線，在第4圖中，佈線2 6為區域佈線·。為縮小仏i i CMOS SRAM之尺寸，區域佈線之精細化成為相當重要之課一 題。 ’ 第5圖係顯示本發明之半導體裝置中1 1 cmos S R A Μ之佈局圖。在第5圖中，區域佈線1 §連接接點1 了至閘 極1 5 ’接點1 6連接至Ρ擴散層1 9，接點1 6 ’連接至ρ+擴散層 1 9’ 。其中，區域佈線1 8與第3圖之區域佈線相同，係對第 一氮化鈦佈線層1 4、第一氮化鈦佈線層1 2、與阻障金屬層 11進行圖案化製程以形成區域佈線，且與第4圖之區域佈 線26相同。接點丨7相當於第3圖中〜填滿鎢之接觸洞丨〇，閘 極15相當於第3圖中之閘極4。如第5圖所示之j?uii CMOS SRAM中’ P+擴散層亦依其結構而形成。接點1 6與1『與第3 圖之N+擴散層17功能相同。 一 如第3圖所示，Full CMOS SRAM之區域佈線係形成於 經CMP平坦化之下層上，且與接觸洞相連接。區域佈線有
第9頁 471124 五、發明說明（7) 鈦與氮化鈦之堆疊結構，亦即，區域佈線包括第二氮化鈦— 伟線層1 4、第一氮化鈦佈線層1 2、與鈦阻障金屬層11。阻 障金屬層11之厚度約為600A，第一佈線層12之厚度約為 1 0 0 0 A，並在之後將鎢填滿接觸洞9與1 0。在填滿接觸洞9 與1 0之後形成厚度約為2 5 Ο A之第二佈線層1 4。接著，對 第二氮化鈦佈線層1 4、第一氮化鈦佈線層丨2、與阻障金屬 層11進行圖案化製程以形成區域佈線。 如上述之實施例，在第4圖中，區域佈線26為Ful 1 CMOS SRAM之專效電路。雖然第4圖定義出區域佈線2β ,但| 半導體裝置之單元佈局並未侷限於第5圖所示之佈局架 丨 構。 一 如上所述，板據本發明可利用圖案化方法形成精密的 Ful 1 CMOS SRAM之區域佈線’並可不受下層形狀的影響。 因含鈦與氮化鈦之區域佈線層在下層經平坦化處理後^形 成，且此區域佈線連接至接觸洞。以本發明所提供之結 使區域佈線受下層形狀影響之程度降至最低。 雖然本發明已以較佳實施例揭露如上，然其並非用 限定本發明，任何熟習此技藝者，在不脫離本發明之精 和範圍内’當可作更動與潤飾，因此本發明之保護範；去 視後附之申請專利範圍所界定者為準。 田
第10頁

Claims (1)

  1. 471124 六、申請專利範圍 1 · 一種半 複 觸洞上 導體裝置，包括： 平坦介電間層； 觸洞’形成於該介電間層中； SI化欽層’堆疊於該平坦介電間層與該等接 數個接 鈦層與 鑛’填於 一第二氮 接觸洞上之該 一區域佈 案化步 如申請 行一圖 2· 區域佈 單元中 3. 等接觸 極，且 置之一 該等接馮洞中； 化欽層’形成於堆疊在該鈦層與填鎢之該等 弟一 Si化欽層；以及 線’對該鈦層與該第—與該第二氮化鈦層進 驟而形成。 · 專利範圍第1項所述之半導體裝置，其中該 線係佈線於一Full CMOS SRAM之一單元中，且於該 連接一節點至面對該節點之一反相器 佈線 鈦層之A 、 如申請 洞其中 該等接 擴散層 如申請 厚度約 專利範圍第1項所述之半導體裝置，其中該 之一連接該區域佈線與該半導體裝置之一閘 觸洞其中之一連接該區域佈線與該半導體裝 專利範圍第1項所述之半導體裝置，其中該 為60 0 A、該第一氮化鈦層之厚度約為10 〇〇 且該第二氮化鈦層約為2 5 0 A。 〕· 一種半導體裝置之製造方法，包括下列步驟： 坦化一介電間層； 成複數個接觸洞於該平坦化之介電間層中； 疊形成一鈦層與/氮化鈦層於該平坦之介電間層與 平 形 堆
    第11頁 471124 六、申請專利範圍 該等接觸洞上； 填入鎢於該 寺接觸洞中； 氮化鈦層於堆疊在該鈦層與填鎢之该等接 氮化鈇層；以及 對該鈦層與該第—與該第二氮化鈦層進行一圖案化步 驟而形成一區域佈線。 6·如申請專利範圍第5項所述之方法，其中該區域佈 CMOS SRAM之一單元由，於該早元中 =對該節點之-反相器。 ’ J 3 f 5項所述之方法5其中該等接觸 口茨區域佈綠知 觸洞其中之一連】^ 该半導體裝置之〆閘極，且 ' ^區域佈線與該半導體裝置之 形成一第二 觸洞上之該第一 線係佈線於一 F u 一佈線連接一節 7· 洞其中 該等接 擴散層 8· 厚度約 該苐二9. 該件店 如申請專 之一連接 如申請專 為 600 A 氮化鈦層 如申請專 間層之步 利範園第5項 、該第—氮 '所述之方法，其中該鈦層之 約為25 0 =化鈦層之厚度約為1 0 0 0 A、且 利範園第5項所、f 驟係採用仆、々迷之方法，其中該平坦化 I機:械研磨法（CMP )。
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