CN118574420A - 存储器及其制造方法、读写方法 - Google Patents

Abstract

本公开实施例提供一种存储器及其制造方法、读写方法，存储器包括：晶体管，包括栅极及沟道层，沟道层包括沿第一方向相对设置的第一表面及第二表面，栅极设置在沟道层的第一表面，第一方向为垂直存储器表面的方向；电荷捕获层，设置在沟道层的第二表面，以在晶体管导通时捕获并存储电荷。本公开实施例提供的存储器在沟道层的第二表面设置电荷捕获层，电荷捕获层作为电子陷阱(electron trap)，在晶体管导通时，电荷捕获层会捕获电荷，实现电荷的存储，进而不需要电容器，实现IT0C的存储器结构，且不会存在电容器带来的大功耗及大面积，大大减小了存储器的尺寸及功耗，且制造工艺简单，便于推广应用。

Description

存储器及其制造方法、读写方法

技术领域

本公开涉及集成电路领域，尤其涉及一种存储器及其制造方法、读写方法。

背景技术

对于存储器而言，追求的始终是更快的速度、更低的功耗和更高的存储密度。常见的动态随机存储器(DRAM，Dynamic Random Access Memory)单元由一个晶体管(Transistor)和一个电容器(Capacitor)构成1TlC结构，通过电容器上是否存储电荷区分逻辑状态。然而，目前市场对存储器的存储性能和单元尺寸提出越来越高的要求，给存储器的设计与制造带来了严峻的挑战。

发明内容

本公开所要解决的技术问题是，提供一种存储器及其制造方法、读写方法，其能够满足存储器小型化的需求，且降低存储器功耗。

为了解决上述问题，本公开实施例提供了一种存储器，其包括：

晶体管，包括栅极及沟道层，所述沟道层包括沿第一方向相对设置的第一表面及第二表面，所述栅极设置在所述沟道层的第一表面，所述第一方向为垂直所述存储器表面的方向；

电荷捕获层，设置在所述沟道层的第二表面，以在所述晶体管导通时捕获并存储电荷。

在一实施例中，所述电荷捕获层包括：

第一绝缘层；

电荷陷阱层，沿所述第一方向设置在所述第一绝缘层的表面；

第二绝缘层，沿所述第一方向设置在所述电荷陷阱层的表面，且所述第二绝缘层与所述沟道层的第二表面接触。

在一实施例中，还包括基底，沿所述第一方向，所述晶体管设置在所述基底上，所述电荷捕获层嵌入所述基底且设置在所述基底与所述晶体管之间。

在一实施例中，所述基底包括衬底及沿所述第一方向设置在所述衬底表面的隔离层，所述电荷捕获层设置在所述隔离层内。

在一实施例中，还包括衬底及沿所述第一方向设置在所述衬底表面的第一绝缘材料层及隔离层，所述电荷陷阱层及所述第二绝缘层设置在所述隔离层内，所述电荷陷阱层下方的所述第一绝缘材料层作为所述第一绝缘层。

在一实施例中，所述栅极包括栅极介质层及导电层，所述栅极介质层沿所述第一方向设置在所述沟道层的第一表面，所述导电层沿所述第一方向设置在所述栅极介质层表面。

在一实施例中，所述晶体管还包括源极和漏极，所述源极和所述漏极沿第二方向分别设置在所述沟道层的两侧，所述第二方向为平行所述存储器表面的方向。

本公开实施例还提供一种存储器的读写方法，包括：执行写操作时，向所述晶体管施加控制电压控制所述晶体管导通，并对所述晶体管施加写电压，所述电荷捕获层捕获电荷，使所述存储器由第一存储状态变为第二存储状态，所述晶体管的漏极电流为第一电流。

在一实施例中，所述读写方法包括：执行读操作时，对所述晶体管施加读电压，所述晶体管的漏极电流为第二电流，比较所述第一电流与所述第二电流以确定所述存储器的存储状态。

在一实施例中，比较所述第一电流与所述第二电流以确定所述存储器的存储状态包括：若所述第一电流与所述第二电流相等，则所述存储器为所述第二存储状态，若所述第一电流大于所述第二电流，则所述存储器为所述第一存储状态。

在一实施例中，所述读写方法包括：执行擦除操作时，向所述晶体管施加擦除电压，所述擦除电压与所述控制电压电性相反，所述电荷捕获层存储的电荷被释放，使所述存储器由所述第二存储状态变为所述第一存储状态。

本公开实施例还提高一种存储器的制造方法，其包括：

提供衬底；

在所述衬底上形成电荷捕获层；

形成晶体管，所述晶体管包括栅极及沟道层，所述沟道层包括沿第一方向相对设置的第一表面及第二表面，所述栅极设置在所述沟道层的第一表面，所述第一方向为垂直所述存储器表面的方向，所述电荷捕获层设置在所述沟道层的第二表面，以在所述晶体管导通时捕获并存储电荷。

在一实施例中，在所述衬底上形成电荷捕获层的步骤进一步包括：

在所述衬底上依次形成第一绝缘材料层、陷阱材料层及第二绝缘材料层；

图案化所述第二绝缘材料层、所述陷阱材料层及所述第一绝缘材料层，形成第二绝缘层、陷阱层及第一绝缘层，所述第二绝缘层、陷阱层及第一绝缘层构成所述电荷捕获层。

在一实施例中，在所述衬底上形成电荷捕获层的步骤进一步包括：

在所述衬底上依次形成第一绝缘材料层、陷阱材料层及第二绝缘材料层；

图案化所述第二绝缘材料层、所述陷阱材料层及所述第一绝缘材料层，形成第二绝缘层、陷阱层及第一绝缘层，所述第二绝缘层、陷阱层及第一绝缘层构成所述电荷捕获层。

在一实施例中，在形成所述晶体管之前还包括如下步骤：形成隔离层，所述隔离层覆盖所述电荷捕获层的侧壁，并暴露出所述电荷捕获层的顶面；

在形成所述晶体管的步骤中，所述晶体管形成在所述隔离层及所述电荷捕获层上。

在一实施例中，形成晶体管的步骤进一步包括：

形成有源层，所述有源层覆盖所述电荷捕获层；

在所述有源层上形成所述栅极，所述栅极与所述有源层重叠区域作为所述沟道层；

在所述有源层内形成源极区域及漏极区域；

形成源极电极、漏极电极及栅极电极，所述源极电极与所述源极区域连接，所述漏极电极与所述漏极区域连接，所述栅极电极与所述栅极连接。

本公开实施例提供的存储器及其制造方法，在沟道层的第二表面设置电荷捕获层，所述电荷捕获层作为电子陷阱(electron trap)，在晶体管导通时，所述电荷捕获层会捕获电荷，实现电荷的存储。在一些实施例中，在所述晶体管导通时，热载流子(Hotcarrier)会在沟道底部堆积，进而使电荷捕获层中感生出与热载流子相反的电荷，进而实现电荷的捕获。本公开实施例提供的存储器不需要电容器，实现IT0C的存储器结构，且不会存在电容器带来的大功耗及大面积，大大减小了存储器的尺寸及功耗，且制造工艺简单，便于推广应用。

附图说明

图1是本公开一实施例提供的存储器的结构示意图；

图2是本公开另一实施例提供的存储器的结构示意图；

图3A是本公开y一实施例提供的存储器处于第二存储状态的示意图；

图3B是本公开一实施例提供的存储器处于第一存储状态的示意图；

图4是本公开一实施例提供的存储器的制造方法的步骤示意图；

图5A～图5D是本公开一实施例提供的存储器的制造方法的主要工艺步骤形成的结构图；

图6是本公开另一实施例提供的存储器的制造方法的主要工艺步骤形成的结构图。

具体实施方式

对于由一个晶体管(Transistor)和一个电容器(Capacitor)构成的1T1C结构的动态随机存储器(DRAM，Dynamic Random Access Memory)来说，电容器漏电会影响存储器感测的结果，所以需要定时刷新(refresh)，但是，一方面定时刷新会增加器件的功耗，另一方面刷新电路也会占据存储单元的面积，为DRAM的尺寸微缩带来阻碍。

鉴于此，本公开实施例提供一种存储器，其在沟道层背离栅极的一面设置电荷捕获层，在晶体管导通时利用所述电荷捕获层捕获电荷并存储电荷，进而不需要电容器，实现IT0C的存储器结构，且不会存在电容器带来的大功耗及大面积，大大减小了存储器的尺寸及功耗，且制造工艺简单，便于推广应用。

下面结合附图对本公开提供的存储器及其制造方法、、读写方法的具体实施方式做详细说明。

图1是本公开一实施例提供的存储器的结构示意图，请参阅图1，所述存储器包括晶体管100和电荷捕获层110。所述晶体管100包括栅极101及沟道层102，所述沟道层102包括沿第一方向D1相对设置的第一表面120A及第二表面102B，所述栅极101设置在所述沟道层102的第一表面102A，所述第一方向D1为垂直所述存储器表面的方向。所述电荷捕获层110设置在所述沟道层102的第二表面102B，以在所述晶体管100导通时捕获并存储电荷。

本公开实施例提供的存储器在沟道层102的第二表面102B设置电荷捕获层110，所述电荷捕获层110作为电子陷阱(electron trap)，在晶体管100导通时，所述电荷捕获层110会捕获电荷，实现电荷的存储。在一些实施例中，在所述晶体管100导通时，热载流子(Hot carrier)会在沟道层底部堆积，进而使电荷捕获层110中感生出与热载流子相反的电荷，进而实现电荷的捕获。例如，在本实施例中，所述晶体管100为NMOS晶体管，则在所述晶体管100导通时，热载流子为正电荷，其在所述沟道层102第二表面102B堆积，堆积的热载流子在所述电荷捕获层110中感生出负电荷，实现电荷的存储。

在本实施例中，所述电荷捕获层110包括第一绝缘层111、电荷陷阱层112及第二绝缘层113。所述电荷陷阱层112沿所述第一方向设置在所述第一绝缘层111的表面，所述第二绝缘层113沿所述第一方向设置在所述电荷陷阱层112的表面，且所述第二绝缘层113与所述沟道层102的第二表面102B接触。即在所述第一方向D1上，所述第一绝缘层111、电荷陷阱层112及所述第二绝缘层113依次堆叠设置。

所述电荷陷阱层112用于捕获并存储电荷。具体地说，在所述晶体管100导通时，堆积在所述沟道层102第二表面102B的所述热载流子在所述电荷陷阱层112感生出相反的电荷。

在一些实施例中，所述电荷陷阱层112可为氮化物层，例如氮化硅层，因其富含N粒子，更易感生出电荷，实现电荷的存储。所述第一绝缘层111与所述第二绝缘层113可为相同材料，也可为不同材料。若所述第一绝缘层111与所述第二绝缘层113为相同材料，可简化存储器制备工艺；若所述第一绝缘层111与所述第二绝缘层113为不同材料，则可以在两个材料界面形成势垒，更容易实现电荷捕获。在一些实施例中，所述第一绝缘层111为高介电常数层(即高K介质层)、或者二氧化硅层、或者氮氧化硅层，所述第二绝缘层113为高介电常数层(即高K介质层)、或者二氧化硅层、或者氮氧化硅层。即所述电荷捕获层110为氧化物-氮化物-氧化物的结构(ONO结构)。当所述第二绝缘层113为高介电常数层时，其具有更好的控制漏电的能力，进一步提高存储器的可靠性。

在一些实施例中，在沿所述第一方向D1上，所述栅极101在所述存储器表面的投影位于所述电荷捕获层110在所述存储器表面的投影内，其包括所述电荷捕获层110的边缘突出于所述栅极101的边缘，即所述电荷捕获层110在所述存储器表面的投影完全覆盖且面积大于所述栅极101在所述存储器表面的投影，也包括所述栅极101在所述存储器表面的投影与所述电荷捕获层110在所述存储器表面的投影完全重合。而所述沟道层102与所述栅极101正对设置，则所述电荷捕获层110覆盖所述沟道层102的全部第二表面102B，不存在沟道层102第二表面未设置电荷捕获层110的情况，使得在所述晶体管100导通时所述沟道层102第二表面堆积的全部热载流子均与电荷捕获层110对应，从而使得全部的热载流子均能够在所述电荷捕获层110中感应出电荷，进而提高了电荷捕获层110捕获的电荷量，提高了存储器的可靠性。

在本实施例中，所述存储器还包括衬底120及沿所述第一方向D1设置在所述衬底120表面的第一绝缘材料层400及隔离层130，所述电荷陷阱层112及所述第二绝缘层113设置在所述隔离层130内，所述电荷陷阱层112下方的所述第一绝缘材料层400作为所述第一绝缘层111，所述晶体管100设置在所述隔离层130上。在本实施例中，所述第一绝缘材料层400覆盖所述衬底120表面，其边缘突出于所述电荷陷阱层112，所述隔离层130覆盖所述第一绝缘材料层400的部分表面。所述电荷陷阱层112及所述第二绝缘层113设置在所述第一绝缘材料层400未被所述隔离层130覆盖的表面，所述电荷陷阱层112与所述第一绝缘材料层400接触，所述隔离层130包覆所述电荷陷阱层112及所述第二绝缘层113的侧壁，所述第二绝缘层113的表面未覆盖所述隔离层130。在本实施例中，所述第二绝缘层113的表面与所述隔离层130的表面平齐，在另一些实施例中，所述第二绝缘层113的表面也可高于所述隔离层130的表面。

所述衬底120可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等；所述衬底120还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述衬底120还可以为叠层结构，例如硅/锗硅叠层等；另外，所述衬底120可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂；所述衬底120中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或二极管等。本实施例中，所述衬底120为硅衬底，其内部还可以包括其他器件结构，例如晶体管结构、金属布线结构等，但由于与本发明无关，所以不绘示。所述第一绝缘材料层400及隔离层130包括但不限于二氧化硅层、氮氧化硅层等。

在另一些实施例中，所述存储器还包括基底。沿所述第一方向D1，所述晶体管100设置在所述基底上，所述电荷捕获层110嵌入所述基底且设置在所述基底与所述晶体管100之间。具体地说，请参阅图2，其为本公开另一实施例提供的存储器的结构示意图，在本实施例中，所述存储器包括基底140，所述基底140包括衬底120及沿所述第一方向D1设置在所述衬底120表面的隔离层130，所述电荷捕获层110设置在所述隔离层130内，所述晶体管100设置在所述隔离层130上。具体地说，所述隔离层130覆盖所述衬底120的部分表面，所述第一绝缘层111设置在所述衬底120未被所述隔离层130覆盖的表面上，所述隔离层130包覆所述第一绝缘层111、所述电荷陷阱层112及所述第二绝缘层113的侧壁，所述第二绝缘层113的表面未覆盖所述隔离层130。在本实施例中，所述第二绝缘层113的表面与所述隔离层130的表面平齐，在另一些实施例中，所述第二绝缘层113的表面也可高于所述隔离层130的表面。

请继续参阅图1，所述栅极101包括栅极介质层101A及导电层101B，所述栅极介质层101A沿所述第一方向D1设置在所述沟道层102的第一表面，所述导电层101B沿所述第一方向D1设置在所述栅极介质层101A表面，所述栅极介质层101A用于隔离所述导电层101B与所述沟道层102，以使得所述沟道层102的导电性能可以通过导电层101B的电势与沟道层102之间产生的场效应来控制。也就是说，沟道层102的导通或截止状态可以通过导电层101B上所加的电压来切换。所述栅极介质层101A包括但不限于氧化物层或者高K介质层，所述导电层101B包括但不限于金属钨层或者多晶硅层。

在一些实施例中，所述栅极通过栅极电极107与存储器的字线连接，所述字线向所述栅极电极107施加驱动电压。

所述晶体管100还包括源极和漏极，所述源极和所述漏极沿第二方向D2分别设置在所述沟道层102的两侧，所述第二方向D2为平行所述存储器表面的方向。在本实施例中，所述源极包括设置在所述沟道层102一侧的重掺杂源极区域103及与所述重掺杂源极区域103电连接的源极电极104，所述漏极包括设置在所述沟道层102另一侧的重掺杂漏极区域105及与所述重掺杂漏极区域105电连接的漏极电极106。其中，所述重掺杂源极区域103及重掺杂漏极区域105与所述沟道层102的掺杂类型不同。例如，对于NMOS晶体管，所述重掺杂源极区域103及重掺杂漏极区域105的掺杂类型为N型，所述沟道层102的掺杂类型为P型；对于PMOS晶体管，所述重掺杂源极区域103及重掺杂漏极区域105的掺杂类型为P型，所述沟道层102的掺杂类型为N型。

在一些实施例中，所述漏极与存储器的位线连接，位线能够与晶体管的漏极产生电荷传递，位线的电势高低决定了晶体管的读写数据，因此，可以通过外部的电路向存储器的位线施加电压，从而改变位线的电势高低，实现对存储器的读写操作。

在本实施例中，所述沟道层102包括但不限于单晶硅、多晶硅、IGZO等氧化物半导体材料、InGaAs及GaN等化合物半导体材料。

作为示例，本公开实施例还提供所述存储器的读写方法。

所述读写方法包括：执行写操作时，向所述晶体管100施加控制电压控制所述晶体管100导通，并对所述晶体管100施加写电压，所述电荷捕获层110捕获电荷，使所述存储器由第一存储状态变为第二存储状态，所述晶体管100的漏极电流为第一电流。在本实施例中，所述第一存储状态为未存储电荷，所述第二存储状态为存储电荷。所述存储器的初始存储状态为第一存储状态，在所述电荷捕获层110捕获电荷后，所述存储器由第一存储状态变为第二存储状态。

具体地说，请参阅图3A，其为本公开实施例提供的存储器处于第二存储状态的示意图，在执行写操作时，向所述晶体管100的栅极电极107施加控制电压Vg，例如，在本实施例中，所述控制电压Vg为正电压，并在晶体管100的源极区域103施加写电压，在本实施例中，所述写电压为电源电压Vdd，其为正电压。当所述晶体管100在所述控制电压Vg的驱动下导通时，所述源极区域103与所述漏极区域105之间存在漏极电流，所述漏极电流定义为第一电流，所述源极区域103与所述漏极区域105的热载流子(如图3A中的正电荷)在所述沟道层102底部堆积，并在所述电荷捕获层110中感生出相反电荷(如图3A中的负电荷)，该相反电荷存储在所述电荷捕获层110中，实现电荷的存储，即使存储器的存储状态变为第二存储状态。

可以理解的是，在执行写操作时，若需要所述存储器的存储状态为第一存储状态(即与初始存储状态相同)，则可不对所述晶体管施加控制电压，或者施加的控制电压小于所述晶体管的导通电压，以避免所述晶体管导通。

在一实施例中，所述存储器的读写方法还包括读操作方法。在执行读操作时，对所述晶体管施加读电压，所述晶体管的漏极电流为第二电流，比较所述第一电流与所述第二电流以确定所述存储器的存储状态。其中，比较所述第一电流与所述第二电流以确定所述存储器的存储状态包括：若所述第一电流与所述第二电流相等，说明所述电荷捕获层中存储有电荷，则所述存储器为所述第二存储状态，若所述第一电流远远大于所述第二电流，说明所述电荷捕获层中不存在电荷，则所述存储器为所述第一存储状态。在本实施例中，在所述源极区域103施加所述读电压，所述读电压可为电源电压Vdd，其为正电压。

在一实施例中，所述存储器的读写方法还包括擦除方法。执行擦除操作时，向所述晶体管100施加擦除电压-Vg，所述擦除电压-Vg与所述控制电压Vg电性相反，所述电荷捕获层110存储的电荷被释放，使所述存储器由所述第二存储状态变为所述第一存储状态。

具体地说，请参阅图3B，其为本公开实施例提供的存储器处于第一存储状态的示意图，在执行擦除操作时，向所述晶体管100的栅极电极107施加擦除电压-Vg，例如，在本实施例中，所述擦除电压-Vg为负电压。所述电荷捕获层110中存储的电荷被释放，即使所述电荷捕获层110恢复无电荷状态，所述存储器由所述第二存储状态变为所述第一存储状态，实现存储器的擦除，以便于后续的读写操作。

本公开实施例还提高一种上述存储器的制造方法。

图4是本公开实施例提供的存储器的制造方法的步骤示意图，请参阅图4，所述制造方法包括：步骤S40，提供衬底；步骤S41，在所述衬底上形成电荷捕获层；步骤S42，形成晶体管，所述晶体管包括栅极及沟道层，所述沟道层包括沿第一方向相对设置的第一表面及第二表面，所述栅极设置在所述沟道层的第一表面，所述第一方向为垂直所述存储器表面的方向，所述电荷捕获层设置在所述沟道层的第二表面，以在所述晶体管导通时捕获并存储电荷。

图5A～图5D是本公开实施例提供的存储器的制造方法的主要工艺步骤形成的结构图。

请参阅图4及图5A，步骤S40，提供衬底120。在本实施例中，以所述衬底120为硅衬底为例进行说明。

请参阅图4及图5C，步骤S41，在所述衬底120上形成电荷捕获层110。

作为示例，本公开实施例提供一种形成所述电荷捕获层110的方法。所述方法包括：

请参阅图5B，在所述衬底120上依次形成第一绝缘材料层400、陷阱材料层410及第二绝缘材料层420。其中，所述第一绝缘材料层400包括但不限于二氧化硅层、氮氧化硅层或者高K介质层，所述陷阱材料层410包括但不限于含氮材料层，例如氮化硅层；所述第二绝缘材料层420包括但不限于二氧化硅层、氮氧化硅层或者高K介质层。形成所述第一绝缘材料层400、所述陷阱材料层410及所述第二绝缘材料层420的方法包括但不限于化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)等工艺。

请参阅图5C，图案化所述第二绝缘材料层420及所述陷阱材料层410，形成第二绝缘层113及电荷陷阱层112，所述第二绝缘层113、电荷陷阱层112及所述电荷陷阱层112下方的第一绝缘材料层400构成所述电荷捕获层110。在该步骤中，所述第一绝缘材料层400并未被图案化，以保护所述衬底120，所述电荷陷阱层112下方的所述第一绝缘材料层400作为所述第一绝缘层111。在一些实施例中，可通过光刻及刻蚀工艺图案化所述第二绝缘材料层420及所述陷阱材料层410。

在形成所述电荷捕获层110之后，所述方法还包括形成隔离层130的步骤。具体地说，请参阅图5D，形成隔离层130，所述隔离层130覆盖所述第一绝缘材料层400表面及所述电荷陷阱层112、第二绝缘层113的侧壁，并暴露出所述第二绝缘层113的顶面。所述隔离层130包括但不限于氧化硅层，其用于保护所述电荷捕获层110，也为后续形成晶体管100提供基底140。形成所述隔离层130的方法包括但不限于化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)等工艺。

请参阅图4及图1，步骤S42，形成晶体管100，所述晶体管100包括栅极101及沟道层102，所述沟道层102包括沿第一方向D1相对设置的第一表面及第二表面，所述栅极101设置在所述沟道层102的第一表面，所述第一方向D1为垂直所述存储器表面的方向，所述电荷捕获层110设置在所述沟道层102的第二表面，以在所述晶体管100导通时捕获并存储电荷。

作为示例，本公开实施例提供一种形成所述晶体管100的方法。所述方法包括：形成有源层，所述有源层覆盖所述隔离层130及所述电荷捕获层110；在所述有源层上形成所述栅极101，所述栅极101与所述有源层重叠区域作为所述沟道层102，所述栅极101包括栅极介质层101A及导电层101B，所述栅极介质层101A隔离所述沟道层102与所述导电层101B；在所述有源层内形成重掺杂源极区域103及重掺杂漏极区域105，例如，在所述有源层内采用离子注入工艺形成重掺杂源极区域103及重掺杂漏极区域105；形成源极电极104、漏极电极106及栅极电极107，所述源极电极104与所述源极区域103连接，所述漏极电极106与所述漏极区域105连接，所述栅极电极107与所述栅极连接。

在上述实施例中，在形成所述电荷捕获层110的步骤中仅图案化所述第二绝缘材料层420及所述陷阱材料层410，所述第一绝缘材料层400并未被图案化，而在其他实施例中，所述第一绝缘材料层400也被图案化。具体地说，请参阅图6，在本公开另一实施例中，在图5B所示结构的基础上，图案化所述第二绝缘材料层420、所述陷阱材料层410及所述第一绝缘材料层400，形成第二绝缘层113、陷阱层及第一绝缘层111，所述第二绝缘层113、陷阱层及第一绝缘层111构成所述电荷捕获层110。请参阅图2，形成隔离层130，所述隔离层130覆盖所述衬底120表面及所述电荷捕获层110的侧壁，并暴露出所述电荷捕获层110的顶面，具体地说，所述第二绝缘层113的表面被暴露。

本公开实施例提供的制造方法能够在沟道层102背离栅极101的一面形成电荷捕获层110，在晶体管100导通时利用所述电荷捕获层110捕获电荷并存储电荷，进而不需要电容器，实现IT0C的存储器结构，且不会存在电容器带来的大功耗及大面积，大大减小了存储器的尺寸及功耗，且制造工艺简单，便于推广应用。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (16)

1.一种存储器，其特征在于，包括：

晶体管，包括栅极及沟道层，所述沟道层包括沿第一方向相对设置的第一表面及第二表面，所述栅极设置在所述沟道层的第一表面，所述第一方向为垂直所述存储器表面的方向；

电荷捕获层，设置在所述沟道层的第二表面，以在所述晶体管导通时捕获并存储电荷。

2.如权利要求1所述的存储器，其特征在于，所述电荷捕获层包括：

第一绝缘层；

电荷陷阱层，沿所述第一方向设置在所述第一绝缘层的表面；

第二绝缘层，沿所述第一方向设置在所述电荷陷阱层的表面，且所述第二绝缘层与所述沟道层的第二表面接触。

3.如权利要求1所述的存储器，其特征在于，还包括基底，沿所述第一方向，所述晶体管设置在所述基底上，所述电荷捕获层嵌入所述基底且设置在所述基底与所述晶体管之间。

4.如权利要求3所述的存储器，其特征在于，所述基底包括衬底及沿所述第一方向设置在所述衬底表面的隔离层，所述电荷捕获层设置在所述隔离层内。

5.如权利要求2所述的存储器，其特征在于，还包括衬底及沿所述第一方向设置在所述衬底表面的第一绝缘材料层及隔离层，所述电荷陷阱层及所述第二绝缘层设置在所述隔离层内，所述电荷陷阱层下方的所述第一绝缘材料层作为所述第一绝缘层。

6.如权利要求1所述的存储器，其特征在于，所述栅极包括栅极介质层及导电层，所述栅极介质层沿所述第一方向设置在所述沟道层的第一表面，所述导电层沿所述第一方向设置在所述栅极介质层表面。

7.如权利要求1所述的存储器，其特征在于，所述晶体管还包括源极和漏极，所述源极和所述漏极沿第二方向分别设置在所述沟道层的两侧，所述第二方向为平行所述存储器表面的方向。

8.一种存储器的读写方法，其特征在于，包括：

执行写操作时，向晶体管施加控制电压控制所述晶体管导通，并对所述晶体管施加写电压，电荷捕获层捕获电荷，使所述存储器由第一存储状态变为第二存储状态，所述晶体管的漏极电流为第一电流。

9.如权利要求8所述的存储器的读写方法，其特征在于，包括：

执行读操作时，对所述晶体管施加读电压，所述晶体管的漏极电流为第二电流，比较所述第一电流与所述第二电流以确定所述存储器的存储状态。

10.如权利要求9所述的存储器的读写方法，其特征在于，比较所述第一电流与所述第二电流以确定所述存储器的存储状态包括：若所述第一电流与所述第二电流相等，则所述存储器为所述第二存储状态，若所述第一电流大于所述第二电流，则所述存储器为所述第一存储状态。

11.如权利要求8所述的存储器的读写方法，其特征在于，包括：

执行擦除操作时，向所述晶体管施加擦除电压，所述擦除电压与所述控制电压电性相反，所述电荷捕获层存储的电荷被释放，使所述存储器由所述第二存储状态变为所述第一存储状态。

12.一种存储器的制造方法，其特征在于，包括：

提供衬底；

在所述衬底上形成电荷捕获层；

形成晶体管，所述晶体管包括栅极及沟道层，所述沟道层包括沿第一方向相对设置的第一表面及第二表面，所述栅极设置在所述沟道层的第一表面，所述第一方向为垂直所述存储器表面的方向，所述电荷捕获层设置在所述沟道层的第二表面，以在所述晶体管导通时捕获并存储电荷。

13.如权利要求12所述的存储器的制造方法，其特征在于，在所述衬底上形成电荷捕获层的步骤进一步包括：

在所述衬底上依次形成第一绝缘材料层、陷阱材料层及第二绝缘材料层；图案化所述第二绝缘材料层及所述陷阱材料层，形成第二绝缘层及陷阱层，所述第二绝缘层、陷阱层及所述陷阱层下方的第一绝缘材料层构成所述电荷捕获层。

14.如权利要求12所述的存储器的制造方法，其特征在于，在所述衬底上形成电荷捕获层的步骤进一步包括：

在所述衬底上依次形成第一绝缘材料层、陷阱材料层及第二绝缘材料层；图案化所述第二绝缘材料层、所述陷阱材料层及所述第一绝缘材料层，形成第二绝缘层、陷阱层及第一绝缘层，所述第二绝缘层、陷阱层及第一绝缘层构成所述电荷捕获层。

15.如权利要求12所述的存储器的制造方法，其特征在于，在形成所述晶体管之前还包括如下步骤：形成隔离层，所述隔离层覆盖所述电荷捕获层的侧壁，并暴露出所述电荷捕获层的顶面；

在形成所述晶体管的步骤中，所述晶体管形成在所述隔离层及所述电荷捕获层上。

16.如权利要求12所述的存储器的制造方法，其特征在于，形成晶体管的步骤进一步包括：

形成有源层，所述有源层覆盖所述电荷捕获层；

在所述有源层上形成所述栅极，所述栅极与所述有源层重叠区域作为所述沟道层；

在所述有源层内形成源极区域及漏极区域；

形成源极电极、漏极电极及栅极电极，所述源极电极与所述源极区域连接，所述漏极电极与所述漏极区域连接，所述栅极电极与所述栅极连接。