CN116249353A - 垂直非易失性存储器器件和包括其的电子装置 - Google Patents
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Abstract
本公开提供了垂直非易失性存储器器件和包括其的电子装置。该垂直非易失性存储器器件可以包括：多个绝缘层和多个导电层，在垂直于衬底的表面的方向上交替地堆叠在衬底的表面上；在衬底上的沟道层，其中沟道层在垂直于衬底的表面的方向上延伸，沟道层可以在所述多个绝缘层的侧表面和所述多个导电层的侧表面上；以及铁电层，在沟道层与所述多个导电层的侧表面之间。
Description
技术领域
本公开涉及一种垂直非易失性存储器器件和包括该垂直非易失性存储器器件的电子装置。
背景技术
随着硬盘驱动器被固态驱动器(SSD)取代，作为非易失性存储器器件的NAND闪速存储器器件已被广泛使用。近来，已经开发了其中为了小型化和高集成度而在垂直于衬底的方向上堆叠多个单位单元的垂直NAND闪速存储器器件。
发明内容
提供了垂直非易失性存储器器件和包括该垂直非易失性存储器器件的电子装置。
另外的方面将部分地在随后的描述中阐述，并将部分地自该描述明显，或者可以通过实践本公开的所呈现的实施方式而获知。
根据实施方式，一种垂直非易失性存储器器件可以包括：衬底；多个绝缘层和多个导电层，在垂直于衬底的表面的方向上交替地堆叠在衬底的表面上；在衬底上的沟道层，沟道层在垂直于衬底的表面的方向上延伸，沟道层在所述多个绝缘层的侧表面和所述多个导电层的侧表面上；以及铁电层，在沟道层与所述多个导电层的侧表面之间。
在一些实施方式中，所述多个绝缘层中的每个和所述多个导电层中的每个可以在平行于衬底的表面的方向上延伸。
在一些实施方式中，沟道层可以对应于所述多个导电层。
在一些实施方式中，所述多个导电层的侧表面可以与所述多个绝缘层的侧表面齐平。
在一些实施方式中，铁电层可以仅在所述多个导电层的侧表面上，使得铁电层不在所述多个绝缘层的侧表面上。
在一些实施方式中，铁电层可以延伸到所述多个绝缘层的侧表面上。
在一些实施方式中，所述多个导电层的侧表面可以从所述多个绝缘层的侧表面凹陷。
在一些实施方式中，所述多个导电层的侧表面可以从所述多个绝缘层的侧表面凹陷，并且可以与所述多个绝缘层当中的下面的绝缘层和上面的绝缘层一起限定间隙，该间隙可以充有铁电层。
在一些实施方式中，铁电层可以延伸到所述多个绝缘层的侧表面上。
在一些实施方式中，铁电层可以从所述多个导电层的侧表面延伸到所述多个绝缘层的侧表面。
在一些实施方式中，当向所述多个导电层施加栅极电压时，栅极电压可以引起比在铁电层中发生铁电极化切换的矫顽场强的电场。
在一些实施方式中，所述多个导电层中的每个可以具有约10nm或更小的厚度。
在一些实施方式中，所述多个导电层中的每个可以包括金属、金属氮化物、多晶硅或2D导电材料。
在一些实施方式中，沟道层可以包括Si、Ge、III-V族半导体、氧化物半导体、氮化物半导体、氮氧化物半导体、2D半导体材料、量子点或有机半导体。
在一些实施方式中，铁电层可以包括基于萤石的材料或钙钛矿。
在一些实施方式中，铁电层可以包括Hf和Zr中的至少一种的氧化物。铁电层可以进一步包括选自由Si、Al、La、Y、Sr和Gd构成的组的至少一种掺杂剂。
在一些实施方式中，顺电层可以在铁电层和沟道层之间。
在一些实施方式中，顺电层可以包括硅氧化物、硅氮化物、铝氧化物或硅氮氧化物。
根据实施方式，一种电子装置可以包括上述垂直非易失性存储器器件。
根据实施方式，一种垂直非易失性存储器器件可以包括：衬底；多个绝缘层和多个导电层，在垂直于衬底的上表面的方向上交替地堆叠在衬底上；在衬底上的沟道层，沟道层在垂直于衬底的上表面的方向上延伸；以及在衬底的上表面之上的铁电层。铁电层可以在沟道层与所述多个导电层中的至少一个之间。铁电层可以接触所述多个导电层中的一个或更多个的侧表面。
在一些实施方式中，铁电层可以是在衬底的上表面上彼此间隔开的多个铁电层，所述多个铁电层可以在所述多个导电层和沟道层之间。
在一些实施方式中，铁电层可以接触所述多个导电层中的多于一个导电层的侧表面，铁电层可以在沟道层与所述多个导电层当中的多个导电层之间延伸。
在一些实施方式中，铁电层可以包括基于萤石的材料、钙钛矿、Hf的氧化物、Zr的氧化物或Hf和Zr两者的氧化物。所述多个导电层中的每个可以具有约10nm或更小的厚度。
根据实施方式，一种电子装置可以包括上述垂直非易失性存储器器件。
附图说明
本公开的某些实施方式的以上及其他方面、特征和优点将从以下结合附图的描述更加明显，附图中：
图1是示意性地示出根据示例实施方式的垂直非易失性存储器器件的截面图；
图2是示意性地示出根据另一示例实施方式的垂直非易失性存储器器件的截面图；
图3是示意性地示出根据另一示例实施方式的垂直非易失性存储器器件的截面图；
图4是示意性地示出根据另一示例实施方式的垂直非易失性存储器器件的截面图；
图5是示意性地示出根据另一示例实施方式的垂直非易失性存储器器件的截面图；
图6是示意性地示出根据另一示例实施方式的垂直非易失性存储器器件的截面图；
图7是示意性地示出根据另一示例实施方式的垂直非易失性存储器器件的截面图；
图8是示意性地示出根据另一示例实施方式的垂直非易失性存储器器件的截面图；
图9A至图9C是示意性地示出根据一些示例实施方式的垂直非易失性存储器器件的截面图；以及
图10是示意性地示出可应用于根据示例实施方式的电子装置的器件架构的概念图。
具体实施方式
现在将详细参照实施方式，其示例在附图中示出，其中相同的附图标记始终指代相同的元件。就此而言，呈现的实施方式可以具有不同的形式并且不应被解释为限于这里阐述的描述。因此，下面通过参照附图仅描述实施方式以说明多个方面。如这里所使用的，术语“和/或”包括一个或更多个相关所列举项目的任何和所有组合。诸如“中的至少一个”的表述当在元素列表之后时，修饰整个元素列表，而不修饰列表中的个别元素。例如，“A、B和C中的至少一个”和类似的语言(例如，“选自由A、B和C构成的组的至少一个”)可以被解释为仅A，仅B，仅C，或A、B和C中的两个或更多个的任意组合，诸如例如ABC、AB、BC和AC。
在下文中，将参照附图描述示例实施方式。在附图中，相同的附图标记指代相同的元件，并且为了图示的清楚，元件的尺寸可能被夸大。这里描述的实施方式仅出于说明的目的，并且可以在其中进行各种修改。
在以下描述中，当元件被称为“在”另一元件“之上”或“上”时，它可以直接在该另一元件的上侧、下侧、左侧或右侧，同时与该元件接触，或者可以在该另一元件的上侧、下侧、左侧或右侧之上，而不与该另一元件接触。单数形式的术语可以包括复数形式，除非另行提及。还将理解，这里使用的术语“包括”和/或“包含”指明所陈述的特征或元件的存在，但不排除一个或更多个其他特征或元件的存在或添加。
用定冠词或指示性限定词引用的元件可以被解释为一个或多个元件，即使它具有单数形式。方法的操作可以按适当的顺序执行，除非在顺序方面明确描述或相反描述，并且不限于其陈述的顺序。
在本公开中，诸如“单元”或“模块”的术语可以用于表示具有至少一种功能或操作并用硬件、软件或硬件和软件的组合来实现的单元。
此外，附图中描绘的元件之间的线连接或连接构件借助示例来表示功能连接和/或物理或电路连接，在实际应用中，它们可以用各种附加的功能连接、物理连接或电路连接代替或体现。
示例或示例术语在这里仅用于描述技术思想并且不应被视为出于限制的目的，除非由权利要求限定。
图1是示意性地示出根据示例实施方式的垂直非易失性存储器(NVM)器件100的截面图。图1所示的垂直非易失性存储器器件100可以是垂直NAND闪速存储器器件。
参照图1，垂直非易失性存储器器件100包括：衬底110；以及垂直堆叠结构，其中多个存储器单元MC在垂直于衬底110的表面的方向上堆叠。存储器单元MC包括在垂直于衬底110的表面的方向上交替堆叠的绝缘层120和导电层130。图1示出了在衬底110上提供一个垂直堆叠结构的示例，但实施方式不限于此。例如，可以在衬底110上彼此分开地提供多个垂直堆叠结构。
衬底110可以包括各种材料。例如，衬底110可以包括半导体或绝缘体上半导体衬底，诸如单晶硅衬底、化合物半导体衬底或绝缘体上硅(SOI)衬底。然而，列举的材料仅是示例，衬底110可以包括除了列举的材料之外的各种材料。此外，衬底110还可以包括例如通过掺杂而形成的杂质区、诸如晶体管的电子元件、或配置为选择并控制存储数据的存储器单元的外围电路。
绝缘层120和导电层130在垂直于衬底110的表面的方向上交替地堆叠在衬底110上。这里，绝缘层120和导电层130中的每个可以在平行于衬底110的表面的方向上延伸。
导电层130对应于栅极，字线(未示出)可以电连接到导电层130。导电层130可以包括例如导电材料，诸如金属、金属氮化物、多晶硅或2D导电材料。然而，列举的材料仅是示例，导电层130可以包括各种其他材料。导电层130具有等于或小于例如约10nm的小厚度。然而，实施方式不限于此。
绝缘层120用于导电层130之间的绝缘，并且可以包括例如硅氧化物、硅氮化物等。然而，列举的材料仅是示例。绝缘层120可以具有约10nm或更小的厚度。然而，实施方式不限于此。
导电层130的侧表面可以与绝缘层120的侧表面齐平。这里，导电层130的侧表面和绝缘层120的侧表面可以垂直于衬底110的表面。
铁电层150提供在每个导电层130的侧表面上。铁电体具有自发偶极子(电偶极子)，即自发极化，因为晶胞中的电荷分布在结晶材料结构中是非中心对称的。此外，即使在没有外部电场的情况下，铁电体也由于偶极子而具有剩余极化。此外，铁电体中的极化方向可以通过外部电场以畴为基础切换。
铁电层150可以包括例如基于萤石的材料或钙钛矿。这里，钙钛矿的示例可以包括PZT、BaTiO3、PbTiO3等。例如，基于萤石的材料可以包括选自由Hf、Si、Al、Zr、Y、La、Gd和Sr的氧化物构成的组的至少一种氧化物。
例如，铁电层150可以包括选自由铪氧化物(HfO)、锆氧化物(ZrO)和铪锆氧化物(HfZrO)构成的组的至少一种。可包括在铁电层150中的铪氧化物(HfO)、锆氧化物(ZrO)和铪锆氧化物(HfZrO)可以具有正交晶系作为晶体结构。铁电层150可以进一步包括例如选自由Si、Al、La、Y、Sr和Gd构成的组的至少一种掺杂剂。然而，列举的材料仅是示例，铁电层150中可以包括其他各种材料。
沟道层160提供在导电层130的侧表面和绝缘层120的侧表面上以覆盖铁电层150。沟道层160可以对应于导电层130并且可以垂直于衬底110的表面。因此，垂直堆叠的存储器单元MC可以共用沟道层160。沟道层160与绝缘层120的侧表面接触，铁电层150提供在沟道层160与导电层130的侧表面之间。因此，沟道层160可以具有在导电层130的侧表面处根据铁电层150突出的形状。
沟道层160可以包括半导体材料。例如，沟道层160可以包括例如Si、Ge、SiGe、III-V族半导体等。此外，沟道层160可以包括例如氧化物半导体、氮化物半导体、氮氧化物半导体、2D半导体材料、量子点(QD)或有机半导体。这里，氧化物半导体可以包括例如InGaZnO等；2D半导体材料可以包括例如过渡金属二硫族化物(TMD)、石墨烯等；QD可以包括胶质QD、纳米晶体结构等。然而，列举的材料仅是示例，实施方式不限于此。
沟道层160可以进一步包括掺杂剂。这里，掺杂剂可以包括p型掺杂剂或n型掺杂剂。p型掺杂剂可以包括例如III族元素，诸如B、Al、Ga、In等，n型掺杂剂可以包括例如V族元素，诸如P、As、Sb等。
源极和漏极可以在每个存储器单元MC的下侧和上侧提供在沟道层160中，对应于导电层130的沟道可以形成在源极和漏极之间。源极和漏极可以以相邻的存储器单元MC共用源极和漏极的方式形成在存储器单元MC之间。如上所述，当导电层130具有非常小的厚度(例如，等于或小于约10nm)时，沟道可以具有与导电层130的厚度对应的非常小的长度。
在每个存储器单元MC中，铁电极化的方向可以根据施加到导电层130的正(+)或负(-)栅极电压来确定，从而执行存储器操作。这里，可以将引起比发生铁电极化切换的矫顽场强的电场的栅极电压施加到导电层130以执行非易失性存储器操作。包括电源电路的电压控制器(未示出)可以将栅极电压施加到导电层130。
本示例实施方式的非易失性存储器器件100可以如下制造。首先，在垂直于衬底110的方向上交替地堆叠绝缘层120和导电层130。然后，使用选择性生长工艺或抑制剂仅在导电层130的侧表面上选择性地形成铁电层150，然后，在绝缘层120的侧表面和导电层130的侧表面上形成沟道层160以覆盖铁电层150。
非易失性存储器器件100也可以如下制造。首先，在垂直于衬底110的方向上交替地堆叠多个第一绝缘层120和多个第二绝缘层(未示出)。然后，在仅在第二绝缘层的侧表面上选择性地形成铁电层150之后，在第一绝缘层120的侧表面和第二绝缘层的侧表面上形成沟道层160以覆盖铁电层150。接下来，通过蚀刻去除第二绝缘层，然后，在从中去除了第二绝缘层的区域中沉积导电层130。
在垂直NAND闪速存储器器件中，存储器单元之间的间隙可能随着垂直NAND闪速存储器器件的集成度增加而减小，这可能增加存储器单元之间的干扰并导致电荷损失。在具有电荷陷阱闪存(CTF)结构的NAND闪速存储器器件中，多个存储器单元共用一个电荷陷阱层，因此可能出现侧向电荷迁移现象，这可能随着存储器单元之间的间隙减小而使NAND闪速存储器器件的操作可靠性恶化。此外，现有的闪速存储器器件包括多个绝缘层，诸如阻挡氧化物/氮化物/隧穿氧化物的层，因此使用与多个绝缘层的厚度对应的高电压来重复写入/擦除操作。然而，这样的重复操作可能降低隧穿氧化物的可靠性，并且现有的闪速存储器器件可能由于多个绝缘层而具有大的高度，对垂直集成产生负面影响
在本示例实施方式的垂直非易失性存储器器件100中，绝缘层120和导电层130交替且垂直地堆叠在衬底110上，铁电层150和沟道层160提供在绝缘层120的侧表面和导电层130的侧表面上。这里，每个导电层130可以沉积到非常小的厚度(例如，约10nm或更小的厚度)，并且具有与导电层130的厚度对应的非常短的长度的沟道可以形成在沟道层160中。因此，存储器单元MC可以具有小的高度，并且垂直非易失性存储器器件100可以具有高集成度。
图2是示意性地示出根据另一示例实施方式的垂直非易失性存储器器件200的截面图。图2所示的垂直非易失性存储器器件200与图1所示的垂直非易失性存储器器件100相同，除了顺电层提供在铁电层和沟道层之间。在下文中，将主要描述与先前示例实施方式的不同之处。
参照图2，多个绝缘层120和多个导电层130交替且垂直地堆叠在衬底110上，铁电层150选择性地形成在导电层130的侧表面上。
顺电层270提供在导电层130的侧表面和绝缘层120的侧表面上以覆盖铁电层150，沟道层160提供在顺电层270上。顺电层270与绝缘层120的侧表面接触，铁电层150提供在顺电层270与导电层130的侧表面之间。因此，顺电层270和沟道层160可以具有在导电层130的侧表面处根据铁电层150突出的形状。
顺电层270可以包括例如选自由硅氧化物、硅氮化物、铝氧化物和硅氮氧化物构成的组的至少一种。然而，实施方式不限于此。例如，当沟道层160包括硅时，顺电层270可以包括硅氧化物。然而，实施方式不限于此。
图3是示意性地示出根据另一示例实施方式的垂直非易失性存储器器件300的截面图。
参照图3，多个绝缘层120和多个导电层130交替且垂直地堆叠在衬底110上。导电层130的侧表面可以与绝缘层120的侧表面齐平。铁电层150选择性地提供在导电层130的侧表面上。沟道层360提供在导电层130的侧表面和绝缘层120的侧表面上以覆盖铁电层150。
与图1所示的沟道层160不同，在本示例实施方式中，沟道层360可以具有平坦表面。沟道层360可以形成在导电层130的侧表面和绝缘层120的侧表面上，并且可以具有足以覆盖铁电层150的厚度，可以执行后续工艺以减小线边缘粗糙度(LER)。
图4是示意性地示出根据另一示例实施方式的垂直非易失性存储器器件400的截面图。
参照图4，多个绝缘层120和多个导电层130交替且垂直地堆叠在衬底110上。导电层130的侧表面可以与绝缘层120的侧表面齐平。铁电层450提供在绝缘层120的侧表面和导电层130的侧表面上。这里，铁电层450可以覆盖导电层130和绝缘层120的齐平的侧表面。即，铁电层450可以从导电层130的侧表面延伸到绝缘层120的侧表面。
提供沟道层460以覆盖铁电层450。尽管未在图4中示出，但是可以在铁电层450和沟道层460之间进一步提供顺电层。顺电层可以覆盖铁电层450。
图5是示意性地示出根据另一示例实施方式的垂直非易失性存储器器件500的截面图。
参照图5，垂直非易失性存储器器件500包括：衬底110；以及垂直堆叠结构，其中多个存储器单元MC在垂直于衬底110的表面的方向上堆叠。存储器单元MC包括在垂直于衬底110的表面的方向上交替堆叠的绝缘层520和导电层530。绝缘层520和导电层530中的每个可以在平行于衬底110的表面的方向上延伸。
导电层530可以包括例如导电材料，诸如金属、金属氮化物、多晶硅、2D导电材料等。然而，列举的材料仅是示例。导电层530可以具有等于或小于例如约10nm的小厚度，但不限于此。绝缘层520可以包括例如硅氧化物、硅氮化物等，但列举的材料仅是示例。绝缘层520可以具有约10nm或更小的厚度，但不限于此。
在本示例实施方式中，导电层530的侧表面可以从绝缘层520的侧表面凹陷以提供间隙540。间隙540可以通过交替地堆叠绝缘层520和导电层530、然后选择性地仅蚀刻导电层530的侧表面而由导电层530的侧表面形成。
由导电层530的侧表面形成的间隙540可以填充有铁电层550。这里，铁电层550的侧表面可以与绝缘层520的侧表面齐平。如上所述，铁电层550可以选择性地提供在导电层530的侧表面上。铁电层550可以使用例如选择性生长工艺或抑制剂来形成。
铁电层550可以包括例如基于萤石的材料或钙钛矿。这里，钙钛矿可以包括例如PZT、BaTiO3、PbTiO3等。例如，基于萤石的材料可以包括选自由Hf、Si、Al、Zr、Y、La、Gd和Sr的氧化物构成的组的至少一种氧化物。
例如，铁电层550可以包括选自由铪氧化物(HfO)、锆氧化物(ZrO)和铪锆氧化(HfZrO)构成的组的至少一种。可包括在铁电层550中的铪氧化物(HfO)、锆氧化物(ZrO)和铪锆氧化物(HfZrO)可以具有正交晶系作为晶体结构。铁电层550可以进一步包括例如选自由Si、Al、La、Y、Sr和Gd构成的组的至少一种掺杂剂。
沟道层560提供在绝缘层520的侧表面和铁电层550的侧表面上。沟道层560可以覆盖绝缘层520和铁电层550的彼此齐平的侧表面。沟道层560的表面可以是平坦的。
沟道层560可以包括半导体材料。例如，沟道层560可以包括例如Si、Ge、SiGe、III-V族半导体等。此外，例如，沟道层560可以包括氧化物半导体、氮化物半导体、氮氧化物半导体、2D半导体材料、QD或有机半导体。沟道层560可以进一步包括p型掺杂剂或n型掺杂剂。
源极和漏极可以在每个存储器单元MC的下侧和上侧提供在沟道层560中，对应于导电层530的沟道可以形成在源极和漏极之间。因此，当导电层530具有等于或小于约10nm的非常薄的厚度时，沟道可以具有与导电层530的厚度对应的非常小的长度。
在每个存储器单元MC中，在导电层530和沟道层560之间的铁电层550中的铁电极化方向可以根据施加到导电层530的正(+)或负(-)栅极电压来确定，从而执行存储器操作。这里，可以将引起比发生铁电极化切换的矫顽场强的电场的栅极电压施加到导电层530以执行非易失性存储器操作。
虽然图5和(下面讨论的)图6示出了导电层530的侧壁和铁电层550的侧壁可以垂直于衬底110的上表面，但示例实施方式不限于此。在一些实施方式中，可以对图5-6中的间隙540进行修改，使得导电层530的侧壁可以是弯曲的(例如，凹入的)并且铁电层550的侧壁可以在导电层530和铁电层550之间的界面处是弯曲的(例如，凸出的)。类似地，尽管未在图7中示出，但是在导电层530和铁电层750之间的界面处，导电层530的侧壁可以是弯曲的(例如，凹入的)并且铁电层750的侧壁可以是弯曲的(例如，凸出的)。
图6是示意性地示出根据另一示例实施方式的垂直非易失性存储器器件600的截面图。图6所示的垂直非易失性存储器器件600与图5所示的垂直非易失性存储器器件500相同，除了顺电层670提供在铁电层550和沟道层560之间。
参照图6，多个绝缘层520和多个导电层530交替且垂直地堆叠在衬底110上。这里，导电层530的侧表面从绝缘层520的侧表面凹陷以形成间隙540，间隙540填充有铁电层550。
顺电层670提供在铁电层550和绝缘层520的齐平的侧表面上。这里，顺电层670可以覆盖铁电层550的侧表面和绝缘层520的侧表面。或者，顺电层670可以仅覆盖铁电层550的侧表面。
沟道层560提供在顺电层670上。顺电层670可以包括例如选自由硅氧化物、硅氮化物、铝氧化物和硅氮氧化物构成的组的至少一种，但不限于此。
图7是示意性地示出根据另一示例实施方式的垂直非易失性存储器器件700的截面图。
参照图7，多个绝缘层520和多个导电层530交替且垂直地堆叠在衬底110上，导电层530的侧表面从绝缘层520的侧表面凹陷。
由导电层530的侧表面形成的间隙540填充有铁电层750，铁电层750可以延伸到绝缘层520的侧表面上。即，铁电层750可以覆盖导电层530的侧表面和绝缘层520的侧表面。这里，铁电层750可以具有平坦表面，沟道层760可以提供在铁电层750上。可以在铁电层750和沟道层760之间进一步提供顺电层(未示出)。
图8是示意性地示出根据另一示例实施方式的垂直非易失性存储器器件800的截面图。
参照图8，多个绝缘层520和多个导电层530交替且垂直地堆叠在衬底110上，导电层530的侧表面从绝缘层520的侧表面凹陷以提供间隙540。
具有给定厚度的铁电层850提供在由导电层530的侧表面形成的间隙540的内壁上，使得导电层530的侧表面可以被铁电层850覆盖，并且铁电层850甚至延伸到绝缘层520的侧表面上。此外，具有给定厚度的沟道层860覆盖铁电层850。此外，可以在铁电层850和沟道层860之间进一步提供顺电层(未示出)。
尽管未在图8中示出，但是在导电层530和铁电层850之间的界面处，导电层530的侧壁可以是弯曲的(例如，凹入的)并且铁电层850的侧壁可以是弯曲的(例如，凸出的)。
图9A至图9C是示意性地示出根据一些示例实施方式的垂直非易失性存储器器件的截面图。
参照图9A，图9A所示的垂直非易失性存储器器件900a类似于图3所示的垂直非易失性存储器器件300，除了顺电层提供在铁电层和沟道层之间并且沟道层的形状不同。在下文中，将主要描述与先前示例实施方式的不同之处。
参照图9A，多个绝缘层120和多个导电层130交替且垂直堆叠在衬底110上，铁电层150选择性地形成在导电层130的侧表面上。
顺电层270提供在导电层130的侧表面和绝缘层120的侧表面上以覆盖铁电层150，沟道层260提供在顺电层270上。顺电层270与绝缘层120的侧表面接触，铁电层150提供在顺电层270与导电层130的侧表面之间。因此，顺电层270可以具有在导电层130的侧表面处根据铁电层150突出的形状。
顺电层270可以包括例如选自由硅氧化物、硅氮化物、铝氧化物和硅氮氧化物构成的组的至少一种。然而，实施方式不限于此。例如，当沟道层260包括硅时，顺电层270可以包括硅氧化物。然而，实施方式不限于此。
类似于图3所示的沟道层360，在本示例实施方式中，沟道层260可以具有平坦表面。平坦表面可以是沟道层360的与顺电层270相反的表面。然而，与图3所示的沟道层360不同，因为顺电层270在沟道层260与绝缘层120的侧表面和铁电层150的侧表面之间，所以沟道层260可以具有较小的宽度并且可以与绝缘层120的侧表面和铁电层150的侧表面间隔开。
参照图9B，图9B所示的垂直非易失性存储器器件900b类似于图4所示的垂直非易失性存储器器件400，除了顺电层770提供在铁电层450和沟道层460之间。
参照图9C，图9C所示的垂直非易失性存储器器件900c类似于图7所示的垂直非易失性存储器器件700，除了顺电层770提供在铁电层750和沟道层760之间。
上述非易失性存储器器件100至800和900a至990c可以在各种电子装置中用来存储数据。
图10是示意性地示出可应用于根据示例实施方式的电子装置的器件架构的概念图。
参照图10，高速缓存1510、ALU 1520和控制单元1530可以形成中央处理单元(CPU)1500，高速缓存1510可以是静态随机存取存储器(SRAM)。主存储器1600和辅助存储装置1700可以与CPU 1500分开提供。主存储器1600可以包括DRAM器件，辅助存储装置1700可以包括上述垂直非易失性存储器(NVM)器件100至800和900a至990c中的任何一个。主存储器1600和CPU 1500可以连接到一个或更多个输入/输出器件2500(例如，处理电路)。在一些情况下，器件架构可以以单元计算器件和单元存储器器件在一个芯片中彼此相邻而在子单元之间没有任何区分的形式实现。
上面公开的一个或更多个元件可以包括处理电路或在处理电路中实现，处理电路诸如为包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
如上所述，在上述一个或更多个实施方式的垂直非易失性存储器器件中，绝缘层和导电层交替且垂直地堆叠在衬底上，铁电层和沟道层提供在绝缘层的侧表面和导电层的侧表面上。这里，每个导电层可以沉积到非常小的厚度(例如，约10nm或更小)，具有与导电层的厚度对应的非常小的长度的沟道可以形成在沟道层中。因此，存储器单元MC可以具有小的高度，并且垂直非易失性存储器器件可以具有高集成度。尽管上面已经描述了实施方式，但是这些实施方式仅是示例，本领域普通技术人员可以在其中进行各种修改。
应理解，这里描述的实施方式应仅被认为是描述性的，而不是出于限制的目的。每个实施方式内的特征或方面的描述通常应被认为可用于其他实施方式中的其他类似特征或方面。虽然已经参照附图描述了一个或更多个实施方式，但本领域普通技术人员将理解，在不脱离如所附权利要求限定的发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请基于2021年12月7日在韩国知识产权局提交的第10-2021-0174019号韩国专利申请并要求其优先权，该韩国专利申请的公开内容通过引用全文合并于此。
Claims (25)
1.一种垂直非易失性存储器器件，包括：
衬底；
多个绝缘层和多个导电层，在垂直于所述衬底的表面的方向上交替地堆叠在所述衬底的所述表面上；
在所述衬底上的沟道层，所述沟道层在垂直于所述衬底的所述表面的所述方向上延伸，所述沟道层在所述多个绝缘层的侧表面和所述多个导电层的侧表面上；以及
铁电层，在所述沟道层与所述多个导电层的所述侧表面之间。
2.根据权利要求1所述的垂直非易失性存储器器件，其中所述多个绝缘层中的每个和所述多个导电层中的每个在平行于所述衬底的所述表面的方向上延伸。
3.根据权利要求1所述的垂直非易失性存储器器件，其中所述沟道层对应于所述多个导电层。
4.根据权利要求1所述的垂直非易失性存储器器件，其中所述多个导电层的所述侧表面与所述多个绝缘层的所述侧表面齐平。
5.根据权利要求4所述的垂直非易失性存储器器件，其中所述铁电层仅在所述多个导电层的所述侧表面上，使得所述铁电层不在所述多个绝缘层的所述侧表面上。
6.根据权利要求4所述的垂直非易失性存储器器件，其中所述铁电层延伸到所述多个绝缘层的所述侧表面上。
7.根据权利要求1所述的垂直非易失性存储器器件，其中所述多个导电层的所述侧表面从所述多个绝缘层的所述侧表面凹陷。
8.根据权利要求7所述的垂直非易失性存储器器件，其中
所述多个导电层的从所述多个绝缘层的所述侧表面凹陷的所述侧表面与所述多个绝缘层当中的下面的绝缘层和上面的绝缘层一起限定间隙，以及
所述间隙填充有所述铁电层。
9.根据权利要求8所述的垂直非易失性存储器器件，其中所述铁电层延伸到所述多个绝缘层的所述侧表面上。
10.根据权利要求8所述的垂直非易失性存储器器件，其中所述铁电层从所述多个导电层的所述侧表面延伸到所述多个绝缘层的所述侧表面。
11.根据权利要求1所述的垂直非易失性存储器器件，其中
当向所述多个导电层施加栅极电压时，
所述栅极电压引起比在所述铁电层中发生铁电极化切换的矫顽场强的电场。
12.根据权利要求1所述的垂直非易失性存储器器件，其中所述多个导电层中的每个具有10nm或更小的厚度。
13.根据权利要求1所述的垂直非易失性存储器器件，其中所述多个导电层包括金属、金属氮化物、多晶硅或2D导电材料。
14.根据权利要求1所述的垂直非易失性存储器器件，其中所述沟道层包括Si、Ge、III-V族半导体、氧化物半导体、氮化物半导体、氮氧化物半导体、2D半导体材料、量子点或有机半导体。
15.根据权利要求1所述的垂直非易失性存储器器件，其中所述铁电层包括基于萤石的材料或钙钛矿。
16.根据权利要求15所述的垂直非易失性存储器器件，其中所述铁电层包括Hf和Zr中的至少一种的氧化物。
17.根据权利要求16所述的垂直非易失性存储器器件，其中所述铁电层进一步包括选自由Si、Al、La、Y、Sr和Gd构成的组的至少一种掺杂剂。
18.根据权利要求1所述的垂直非易失性存储器器件，进一步包括：
在所述铁电层和所述沟道层之间的顺电层。
19.根据权利要求18所述的垂直非易失性存储器器件，其中所述顺电层包括硅氧化物、硅氮化物、铝氧化物或硅氮氧化物。
20.一种电子装置，包括：
根据权利要求1所述的垂直非易失性存储器器件。
21.一种垂直非易失性存储器器件，包括：
衬底；
多个绝缘层和多个导电层，在垂直于所述衬底的上表面的方向上交替地堆叠在所述衬底上；
在所述衬底上的沟道层，所述沟道层在垂直于所述衬底的所述上表面的方向上延伸；以及
在所述衬底的所述上表面之上的铁电层，所述铁电层在所述沟道层与所述多个导电层中的至少一个之间，所述铁电层接触所述多个导电层中的一个或更多个的侧表面。
22.根据权利要求21所述的垂直非易失性存储器器件，其中
所述铁电层是在所述衬底的所述上表面上彼此间隔开的多个铁电层，以及
所述多个铁电层在所述多个导电层和所述沟道层之间。
23.根据权利要求21所述的垂直非易失性存储器器件，其中
所述铁电层接触所述多个导电层中的多于一个导电层的侧表面，以及
所述铁电层在所述沟道层与所述多个导电层当中的多个导电层之间延伸。
24.根据权利要求21所述的垂直非易失性存储器器件，其中
所述铁电层包括基于萤石的材料、钙钛矿、Hf的氧化物、Zr的氧化物或Hf和Zr两者的氧化物，以及
所述多个导电层中的每个具有10nm或更小的厚度。
25.一种电子装置，包括：
根据权利要求21所述的垂直非易失性存储器器件。
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