WO2018163731A1 - 制御回路、半導体記憶装置、情報処理装置及び制御方法 - Google Patents

制御回路、半導体記憶装置、情報処理装置及び制御方法 Download PDF

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memory device
semiconductor memory
reference element
reference cell
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宙之 手塚
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a control circuit, a semiconductor memory device, an information processing device, and a control method.
  • a reference cell in which a plurality of memory cells are connected in parallel and in series is provided.
  • a method using a reference cell as a resistor is known.
  • a plurality of RH and RL cells are mounted one by one, and the ratio of each cell is set.
  • RH high resistance
  • RL low resistance
  • Patent Document 3 discloses a technique for performing a refresh operation on a reference cell in parallel with a write operation on a memory cell.
  • the present disclosure proposes a new and improved control circuit, semiconductor memory device, information processing apparatus, and control method capable of reliably generating a reference potential while suppressing increase in power consumption and cost.
  • the first reference element set in the first resistance state when generating the reference potential used for reading data from the memory element and the first reference element when generating the reference potential
  • a control circuit is provided for controlling to separately perform a writing process for a second reference element different from the first reference element, which is set to a second resistance state different from the first resistance state.
  • a memory element a first reference element set in a first resistance state when generating a reference potential used for reading data from the memory element, and generating the reference potential
  • a second reference element different from the first reference element, the first reference element and the second reference set in a second resistance state different from the first resistance state is provided.
  • a semiconductor memory device including a control circuit that individually executes a writing process with respect to an element.
  • an information processing apparatus including at least one semiconductor memory device is provided.
  • the first reference element when the processor generates the reference potential, the first reference element is set to the first resistance state when generating the reference potential used for reading data from the memory element.
  • a new and improved control circuit, semiconductor memory device, information processing device, and control capable of reliably generating a reference potential while suppressing an increase in power consumption and an increase in cost are provided.
  • a method can be provided.
  • FIG. 3 is an explanatory diagram illustrating a functional configuration example of a semiconductor memory device according to an embodiment of the present disclosure
  • FIG. FIG. 2 is an explanatory diagram showing a circuit configuration example of a memory cell array 10 and a reference cell array 20 and their peripherals.
  • 2 is an explanatory diagram showing a memory cell array 10 and a circuit configuration example around the memory cell array 10.
  • FIG. 2 is an explanatory diagram illustrating a reference cell array 20 and a circuit configuration example around the reference cell array 20.
  • 4 is an explanatory diagram illustrating a functional configuration example of the semiconductor memory device 1 according to the same embodiment;
  • FIG. 7 is an explanatory diagram illustrating a circuit configuration example of a memory cell and a reference cell illustrated in FIG. 6.
  • 6 is an explanatory diagram illustrating an output example of a refresh enable signal by the control circuit 100.
  • FIG. FIG. 6 is an explanatory diagram showing another functional configuration example of the semiconductor memory device 1 according to the same embodiment.
  • FIG. 10 is an explanatory diagram illustrating a circuit configuration example of the memory cell and the reference cell illustrated in FIG. 9.
  • 6 is an explanatory diagram illustrating an output example of a refresh enable signal by the control circuit 100.
  • FIG. 6 is an explanatory diagram illustrating an output example of a refresh enable signal by the control circuit 100.
  • FIG. 6 is an explanatory diagram illustrating an output example of a refresh enable signal by the control circuit 100.
  • FIG. 6 is an explanatory diagram illustrating an output example of a refresh enable signal by the control circuit 100.
  • FIG. 6 is an explanatory diagram illustrating an output example of a refresh enable signal by the control circuit
  • FIG. 6 is an explanatory diagram illustrating an output example of a refresh enable signal by the control circuit 100.
  • FIG. 4 is an explanatory diagram showing an operation of the semiconductor memory device 1 according to the embodiment in a timing chart.
  • FIG. 6 is an explanatory diagram illustrating an output example of a refresh enable signal by the control circuit 100.
  • FIG. 4 is an explanatory diagram showing an operation of the semiconductor memory device 1 according to the embodiment in a timing chart.
  • FIG. 4 is a flowchart showing an operation example of the semiconductor memory device 1 according to the same embodiment. 4 is a flowchart showing an operation example of the semiconductor memory device 1 according to the same embodiment.
  • 2 is an explanatory diagram showing a configuration example of the semiconductor memory device 1 according to the same embodiment.
  • FIG. It is explanatory drawing which shows the function structural example of the electronic device 1000 in which the semiconductor memory device 1 concerning the embodiment can be mounted.
  • Embodiment of the present disclosure [1.1. Overview] Before describing the embodiment of the present disclosure in detail, an outline of the embodiment of the present disclosure will be described.
  • a magnetic tunnel junction (MTJ) element which is a variable resistance nonvolatile element is an element having two magnetic layers and a nonmagnetic layer provided between the magnetic layers.
  • the MTJ element takes either a low resistance state or a high resistance state depending on whether the magnetization directions of the two magnetic layers are parallel.
  • the resistance variable element can hold the resistance state in a nonvolatile manner.
  • a reference cell in which a plurality of memory cells are connected in parallel and in series is provided.
  • a method of using a reference cell as a reference resistor at the time of generation is known.
  • a plurality of RH and RL cells are mounted one by one, and the ratio of each cell is set.
  • RH high resistance
  • RL low resistance
  • a refresh operation (rewrite operation) is necessary for reliable reading periodically.
  • the reference cell is accessed every time it is read and used as a reference for H / L determination of stored data, unintended logic inversion is not allowed.
  • Read out disturb is a fatal mechanism that causes unintended logic inversion. This is a logic inversion that occurs with a certain probability even if the minute current applied at the time of reading is less than or equal to the write threshold, and is a phenomenon that cannot be particularly ignored in the reference cell accessed every time of reading.
  • a write operation fresh write
  • desired data is overwritten on the reference cell behind the write to the memory cell (in parallel with the write).
  • Patent Document 2 proposes that the configuration of the reference cell be arranged so that read disturb does not occur easily.
  • what is proposed is limited to the configuration of a specific reference cell, and cannot be applied to any combination of reference cells.
  • a reference cell having a configuration different from that proposed in Patent Document 2 can be assumed. Therefore, it is necessary to consider a circuit and a control method based on an arbitrary configuration. .
  • the current writing type STT-MRAM essentially has a large power during writing, and an increase in the number of cells to be written leads to an increase in peak current.
  • An increase in the peak current directly leads to an increase in chip resources such as a write circuit and a wiring area, which leads to an increase in chip cost.
  • the power consumption increases, the battery consumption of the mobile product increases, leading to a reduction in operating time, so that the product value can be greatly impaired.
  • the increase in heat generation leads to a decrease in product performance and a product life, and further increases costs such as the need for measures and members for preventing them.
  • the present disclosure has intensively studied a technique for making it possible to reliably prevent logical inversion of the reference cell and to suppress power consumption.
  • the present disclosure has devised a technique for making it possible to reliably prevent logic inversion of the reference cell and to suppress power consumption.
  • FIG. 1 is an explanatory diagram illustrating a functional configuration example of the semiconductor memory device according to the embodiment of the present disclosure.
  • FIG. 1 is an explanatory diagram illustrating a functional configuration example of the semiconductor memory device according to the embodiment of the present disclosure.
  • a functional configuration example of the semiconductor memory device according to the embodiment of the present disclosure will be described with reference to FIG.
  • the semiconductor memory device 1 includes a memory cell array 10, a reference cell array 20, column control switches 31 and 32 on the VDD side, and a column control switch 33 on the VSS side. , 34, a column decoder 41, a word line decoder 42, a word line driver 43, a sense amplifier 50, a control circuit 100, a command counter 110, and a temperature sensor 120.
  • the memory cell array 10 has memory cells having memory elements arranged in a matrix.
  • an element for storing information is used as the storage element by utilizing the fact that the resistance state reversibly changes in accordance with the polarity of the potential difference applied between both ends.
  • an MTJ element can be used as described above.
  • the memory element has two identifiable resistance states (a low resistance state and a high resistance state).
  • the memory cell array 10 has a plurality of word lines extending in the row direction (lateral direction), and a plurality of bit lines and a plurality of source lines extending in the column direction (vertical direction). One end of each word line is connected to the word line driver 43, and each bit line is connected to the column control switch 31 on the VDD side and the column control switch 33 on the VSS side.
  • the reference cell array 20 has a plurality of reference cells arranged in a matrix. Similarly to the memory cell array 10, the reference cell array 20 has a plurality of word lines extending in the row direction (horizontal direction) and a plurality of bit lines and a plurality of source lines extending in the column direction (vertical direction). is doing. One end of each word line is connected to a word line driver 43, and each bit line is connected to a column control switch 32 on the VDD side and a column control switch 34 on the VSS side.
  • the reference cell provided in the reference cell array 20 includes a high-resistance reference cell and a low-resistance reference cell.
  • the combined resistance value of the reference cell is set to a desired value between the high resistance and the low resistance.
  • the column control switches 31 to 34 Based on the control signal, the column control switches 31 to 34 connect a bit line and a source line related to a memory cell to be driven among a plurality of bit lines and source lines of the memory cell array 10 to a bit line driving unit (not shown). And a source line driver.
  • Control signals supplied to the column control switches 31 to 34 include a read enable signal RDen and a write enable signal WRen.
  • the column control switches 31 to 34 are supplied with the data signal Data and a signal from the column decoder 41 (decoded column address signal).
  • the column decoder 41 decodes the address signal and sends the decoded signal to the column control switches 31 to 34.
  • the word line decoder 42 decodes the address signal and sends the decoded signal to the word line driver 43.
  • the word line driver 43 selects a memory cell to be driven in the memory cell array 10 based on the control signal. Specifically, the word line driver 43 applies a signal to the word lines of the memory cell array 10 to select the row to which the memory cell that is the target of the data write operation or read operation belongs. In addition to the signal from the word line decoder 42, a signal ACTen for activating the word line is sent to the word line driver 43.
  • the sense amplifier 50 compares the potential output through the bit line with the reference potential generated by the reference cell of the reference cell array 20 when reading data from the memory cell of the memory cell array 10 and is higher than the reference potential (H ) Or low (L).
  • FIG. 2 is an explanatory diagram showing a circuit configuration example of the memory cell array 10 and the reference cell array 20 and their peripherals.
  • the column control switch 31 includes MOS transistors Tr1 and Tr2.
  • the column control switch 32 includes MOS transistors Tr11 and Tr12.
  • the column control switch 33 includes MOS transistors Tr3 and Tr4.
  • the column control switch 32 includes MOS transistors Tr13 and Tr14.
  • a MOS transistor Tr21 is provided between the column control switch 31 and the sense amplifier 50, and a MOS transistor Tr22 is provided between the column control switch 32 and the sense amplifier 50.
  • the MOS transistors Tr21 and Tr22 are turned on and off by the read enable signal RDen.
  • the memory cell array 10 has a configuration in which memory cells each having a selection transistor Tr5 and a storage element R1 are arranged on a matrix. In FIG. 2, for simplicity of explanation, the memory cell array 10 is shown with only one memory cell.
  • the reference cell array 20 has a configuration in which reference cells each having a selection transistor Tr15 and a storage element R11 are arranged on a matrix. In FIG. 2, for ease of explanation, the reference cell array 20 is shown with only two reference cells.
  • FIG. 3 is an explanatory diagram showing an example of a circuit configuration of the memory cell array 10 and the periphery of the memory cell array 10.
  • the peripheral circuits of the memory cell array 10 shown in FIG. 3 are circuits for executing a write operation on the memory cells.
  • FIG. 3 shows registers 61 and 63, NOT gates 62 and 64, NAND gates 65 to 68, transistors Tr1 to Tr5, and a storage element R1.
  • the memory cell array 10 writes data to the storage element R1 by turning on one of the transistors Tr1 and Tr2 and turning on one of the transistors Tr3 and Tr4 by the NOT gates 62 and 64. That is, the resistance state of the memory element R1 can be changed.
  • FIG. 4 is an explanatory diagram showing an example of a circuit configuration around the reference cell array 20 and the reference cell array 20.
  • the peripheral circuit of the reference cell array 20 shown in FIG. 4 is a circuit for executing a write operation on the reference cell.
  • FIG. 4 shows registers 71 and 73, NOT gates 72 and 74, NAND gates 75 to 78, transistors Tr11 to Tr15, and a storage element R11.
  • FIG. 5 is an explanatory diagram showing an AND gate, and is an explanatory diagram showing an AND gate 79 that generates a write enable signal WRenrf to the reference cell from the refresh enable signal RREF enable and the write enable signal WRen.
  • the write enable signal WRenrf becomes 1 only when both the refresh enable signal RREF enable and the write enable signal WRen become 1.
  • the reference cell array 20 writes data to the storage element R11 by turning on one of the transistors Tr11 and Tr12 and turning on one of the transistors Tr13 and Tr14 by the NOT gates 72 and 74. That is, the resistance state of the memory element R11 can be changed.
  • the control circuit 100 is a circuit that controls the refresh operation for the reference cell array 20.
  • the refresh operation is changed between a high-resistance reference cell and a low-resistance reference cell. More specifically, the control circuit 100 operates so as to perform the refresh operation at a higher frequency for the reference cell in which read disturb is likely to occur than in the reference cell in which read disturb is unlikely to occur. That is, the control circuit 100 independently outputs a refresh enable signal for performing a refresh operation on the high-resistance reference cell and a refresh enable signal for performing a refresh operation on the low-resistance reference cell.
  • the command counter 110 counts the number of times the write command and the read command are issued, and outputs the counted value to the control circuit 100.
  • the control circuit 100 performs a refresh operation on the reference cell array 20 based on the value counted by the command counter 110.
  • the temperature sensor 120 senses the temperature around the memory cell array 10 and the reference cell array 20 and outputs the sensed result to the control circuit 100.
  • the control circuit 100 performs a refresh operation on the reference cell array 20 based on the sensing result of the temperature sensor 120. For example, the control circuit 100 may change the pattern of the refresh operation for the reference cell array 20 when the temperature sensed by the temperature sensor 120 is equal to or higher than a predetermined threshold and when the temperature is lower than the threshold.
  • FIG. 6 is an explanatory diagram illustrating an example of a functional configuration of the semiconductor memory device 1 according to the present embodiment, in which the refresh operation is changed between a high-resistance reference cell and a low-resistance reference cell. 1 shows an example of a functional configuration.
  • FIG. 7 is an explanatory diagram showing a circuit configuration example of the memory cell and the reference cell shown in FIG. 6, and shows an example in which a reference potential is generated by a high resistance reference cell and a low resistance reference cell. It is a thing.
  • a normal memory cell is connected in parallel to one side of the sense amplifier 50, and a high resistance (RH) reference cell and a low resistance (RL) reference cell are connected in parallel to each other as reference cells.
  • RH high resistance
  • RL low resistance
  • the configuration is shown.
  • the number of pairs of high-resistance reference cells and low-resistance reference cells is not limited to one, and an example of the case where there are a plurality of sets will be described later.
  • the reference cell has a source line connected to the sense amplifier 50 via a switch (MOS transistor) on both the high resistance side and the low resistance side.
  • the control circuit 100 is configured to output a refresh enable signal to the high resistance reference cell and the low resistance reference cell. In this embodiment, read disturb occurs only in the low-resistance reference cell. Therefore, the control circuit 100 operates so as to perform a refresh operation with respect to the low-resistance reference cell at a higher frequency than the high-resistance reference cell.
  • FIG. 6 shows column control switches 32a and 34a for a high-resistance reference cell and column control switches 32b and 34b for a low-resistance reference cell.
  • the control circuit 100 may output the refresh enable signal only to the low-resistance reference cell in synchronization with the timing of the write operation to the normal memory cell.
  • FIG. 8 is an explanatory diagram illustrating an output example of the refresh enable signal by the control circuit 100 to the high resistance reference cell and the low resistance reference cell illustrated in FIGS. 6 and 7.
  • the refresh enable signal is not output to the high resistance reference cell
  • the refresh enable signal is output to the low resistance reference cell in synchronization with the timing of the write operation to the normal memory cell.
  • the semiconductor memory device 1 since the control circuit 100 outputs the refresh enable signal only to the low-resistance reference cell, the semiconductor memory device 1 according to the present embodiment reliably prevents the logic inversion of the reference cell and consumes power. It is possible to satisfy both of the above.
  • FIG. 9 is an explanatory diagram showing another functional configuration example of the semiconductor memory device 1 according to the present embodiment, in which a semiconductor for changing a refresh operation between a high-resistance reference cell and a low-resistance reference cell is illustrated.
  • 2 shows an example of a functional configuration of the storage device 1.
  • FIG. 10 is an explanatory diagram showing a circuit configuration example of the memory cell and the reference cell shown in FIG. 9, and shows an example in which a reference potential is generated by a high resistance reference cell and a low resistance reference cell. It is a thing.
  • FIG. 9 and FIG. 10 show examples of the semiconductor memory device 1 in which two high-resistance reference cells and two low-resistance reference cells are connected in parallel as reference cells. That is, in FIG. 9 and FIG. 10, one side of the sense amplifier 50 is a normal memory cell, and the other is a reference cell having two high-resistance (RH) reference cells and two low-resistance (RL) reference cells. A configuration in which each is connected in parallel is shown.
  • RH high-resistance
  • RL low-resistance
  • FIG. 11 is an explanatory diagram showing an output example of the refresh enable signal by the control circuit 100 to the high resistance reference cell and the low resistance reference cell shown in FIGS. 9 and 10.
  • the refresh enable signal is not output to the high resistance reference cell, and the refresh enable signal is output to the low resistance reference cell in synchronization with the timing of the write operation to the normal memory cell.
  • control circuit 100 may periodically perform a refresh operation on the high-resistance reference cell.
  • the control circuit 100 outputs a refresh enable signal to the high resistance reference cell every time the refresh enable signal is output 256 times to the low resistance reference cell.
  • FIG. 12 is an explanatory diagram illustrating an output example of the refresh enable signal by the control circuit 100 for the high-resistance reference cell and the low-resistance reference cell shown in FIGS. 9 and 10.
  • the control circuit 100 when the control circuit 100 outputs the refresh enable signal 255 times to the low resistance reference cell, the refresh enable signal is output only to the high resistance reference cell at the next refresh operation timing. Is output.
  • FIG. 13 is an explanatory diagram showing an output example of the refresh enable signal by the control circuit 100 to the high resistance reference cell and the low resistance reference cell shown in FIGS. 9 and 10.
  • the control circuit 100 alternately outputs a refresh enable signal to the low resistance reference cells, and at the timing of the 256th and 257th refresh operations, to the high resistance reference cells. Only the refresh enable signal is output alternately.
  • the refresh operation for the high-resistance reference cell is an operation that is mainly necessary when the performance of the memory cell material is low, and is an operation that is not necessary for an ideal or similar performance of the memory cell material.
  • the output frequency of the refresh enable signal for the high-resistance reference cell can be appropriately selected according to the performance of the memory cell material, the current value, and the scale of the control circuit 100, and a desired setting can be made in a previously prepared register. Also good.
  • the control circuit 100 may consider the number of reads in the output of the refresh enable signal RREF. The probability of occurrence of a defect due to read disturb increases as the number of read commands increases. Therefore, the allowable number of read commands is set in advance, and the control circuit 100 refreshes the low-resistance reference cell at the timing when the write command is issued after the read command has been issued. Operation may be performed.
  • FIG. 14 is an explanatory diagram showing an output example of a refresh enable signal for the high-resistance reference cell and the low-resistance reference cell shown in FIGS. 6 and 7 by the control circuit 100.
  • the refresh enable signal RREF is output to the low resistance reference cell at the timing when the write command is issued.
  • FIG. 15 is an explanatory diagram showing the operation of the semiconductor memory device 1 in a timing chart.
  • the control circuit 100 that has output the refresh enable signal RREF to the low-resistance reference cell to which the write command has been issued, after that, when the read command has been issued three times, the control circuit 100 again reduces the resistance at the timing at which the write command is issued.
  • the refresh enable signal RREF is output to the reference cell. Note that FIG. 15 shows that
  • the control circuit 100 may consider the signal from the temperature sensor 120 in the output of the refresh enable signal RREF. For example, when the temperature sensor 120 can output a signal indicating two states of a low temperature state and a high temperature state, the control circuit 100 outputs a signal indicating the low temperature state when the temperature sensor 120 outputs a signal indicating a low temperature state. The interval at which the refresh enable signal RREF is output to the low resistance reference cell may be changed. In the case of the STT-MRAM, it is desirable that the control circuit 100 outputs the refresh enable signal RREF with high frequency because the probability of logical inversion increases as the temperature increases. For example, when the temperature exceeds a preset temperature, the control circuit 100 can also control to double the output frequency of the refresh enable signal RREF.
  • FIG. 16 is an explanatory diagram illustrating an output example of the refresh enable signal by the control circuit 100 to the high resistance reference cell and the low resistance reference cell illustrated in FIGS. 6 and 7.
  • the refresh enable signal RREF is output to the low resistance reference cell at the timing when the write command is issued. If the write command is issued 128 times, the refresh enable signal RREF is output to the low-resistance reference cell at the timing when the write command is issued.
  • FIG. 17 is an explanatory diagram showing the operation of the semiconductor memory device 1 in a timing chart, and shows an example in which the output frequency of the refresh enable signal RREF is changed between a low temperature state and a high temperature state as shown in FIG.
  • the control circuit 100 determines that the write command is issued 256 times in the low temperature state and the write command is issued 128 times in the high temperature state at the timing when the write command is issued.
  • the refresh enable signal RREF is output to the low resistance reference cell.
  • FIG. 18 is a flowchart showing an operation example of the semiconductor memory device 1 according to the embodiment of the present disclosure.
  • an operation example of the semiconductor memory device 1 according to the embodiment of the present disclosure will be described with reference to FIG.
  • the semiconductor memory device 1 issues a refresh enable signal from the control circuit 100 only to a predetermined reference cell, mainly a cell in which read disturb can occur (step S101).
  • the predetermined condition is, for example, that the number of write commands issued has reached a predetermined number.
  • the semiconductor memory device 1 When the refresh enable signal is issued from the control circuit 100 only to a predetermined reference cell, mainly a cell in which read disturb may occur, the semiconductor memory device 1 subsequently performs a refresh on the reference cell that has received the refresh enable signal (step S102). ).
  • FIG. 19 is a flowchart showing an operation example of the semiconductor memory device 1 according to the embodiment of the present disclosure.
  • an operation example of the semiconductor memory device 1 according to the embodiment of the present disclosure will be described with reference to FIG.
  • the command counter 110 receives a command (write command or read command) and counts the number of commands related to the frequency of the refresh operation (step S111). Then, the semiconductor memory device 1 determines whether or not the count value counted by the command counter 110 has reached a predetermined value in consideration of a signal output from the temperature sensor 120 or the like (step S112). The determination in step S112 can be made by the control circuit 100.
  • step S112 if the count value has not reached the predetermined value (No in step S112), the semiconductor memory device 1 returns to the process in step S111. On the other hand, if the count value has reached a predetermined value (step S112, Yes), a refresh enable signal is issued from the control circuit 100 only to a predetermined reference cell, mainly a cell in which read disturb can occur (step S113).
  • the semiconductor memory device 1 When a refresh enable signal is issued from the control circuit 100 only to a cell in which read disturb may occur, the semiconductor memory device 1 subsequently performs a refresh on the reference cell that has received the refresh enable signal (step S114). When the refresh operation for the reference cell is completed, the semiconductor memory device 1 subsequently resets the count value counted by the command counter 110 (step S115) and starts counting the number of commands again.
  • the semiconductor memory device 1 achieves both the prevention of logical inversion of the reference cell and the suppression of power consumption by executing a series of operations as described above. Is possible.
  • the semiconductor memory device 1 may be composed of a memory chip 2 and a processing chip 3. As shown in FIG. 20, the command counter 110 and the temperature sensor 120 may be formed on the processing chip 3, and other configurations may be formed on the memory chip 2.
  • the memory chip 2 and the processing chip 3 may be mounted on a system in package or a system on chip.
  • the semiconductor memory device 1 according to the embodiment of the present disclosure can be mounted on various electronic devices.
  • electronic devices on which the semiconductor storage device 1 according to the embodiments of the present disclosure can be mounted include smartphones, tablet terminals, digital still cameras, digital video cameras, music players, set-top boxes, computers, televisions, watches, active speakers. , Headsets, game consoles, radios, measuring instruments, electronic tags, beacons, etc.
  • FIG. 21 is an explanatory diagram illustrating a functional configuration example of the electronic device 1000 in which the semiconductor memory device 1 according to the embodiment of the present disclosure can be mounted.
  • An electronic device 1000 illustrated in FIG. 21 includes a system-in-package 1100, an antenna 1110, a speaker 1120, a microphone 1130, a display device 1140, an input device 1150, a sensor 1160, and a power source 1170.
  • the system-in-package 1100 includes a processor 1200, a wireless communication interface 1210, and an audio circuit 1220.
  • the antenna 1110 is an antenna for performing mobile communication, wireless LAN, or near field communication, and is connected to the wireless communication interface 1210.
  • the speaker 1120 outputs sound and is connected to the audio circuit 1220.
  • the microphone 1130 collects sounds around the electronic device 1000 and is connected to the audio circuit 1220.
  • the display device 1140 includes, for example, a liquid crystal display, an organic EL display, an LED (Light Emitting Diode) indicator, and the like, and is connected to the processor 1200.
  • the input device 1150 includes, for example, a keyboard, buttons, and a touch panel, and is connected to the processor 1200.
  • the sensor 1160 has functions such as an optical sensor, a position sensor, an acceleration sensor, a biological sensor, a magnetic sensor, a mechanical sensor, a thermal sensor, an electric sensor, or a chemical sensor.
  • the resistance change type semiconductor memory device 1 may be connected to the sensor 1160.
  • the power source 1170 supplies power to the electronic device 1000, and is a power source supplied from, for example, a battery or an AC adapter.
  • the processor 1200 is an electronic circuit for controlling the operation of the electronic device 1000.
  • the resistance change type semiconductor memory according to the embodiment of the present disclosure is included in the system in package 1100 or outside the system in package 1100.
  • the device 1 may be connected.
  • the wireless communication interface 1210 has functions of mobile communication, wireless LAN, or short-range communication.
  • the resistance change type semiconductor memory device 1 according to the embodiment of the present disclosure may be connected to the wireless communication interface 1210.
  • the audio circuit 1220 has a function of controlling the speaker 1120 and the microphone 1130, and the resistance change type semiconductor memory device 1 according to the embodiment of the present disclosure may be connected to the audio circuit 1220.
  • such an electronic device 1000 can improve reliability during data reading while suppressing power consumption. .
  • the semiconductor memory device 1 and the semiconductor memory device capable of both preventing the logical inversion of the reference cell and suppressing the power consumption can be achieved.
  • a control circuit 100 is provided for controlling the operation of the first.
  • the following configurations also belong to the technical scope of the present disclosure.
  • (1) The first reference element set to the first resistance state when generating the reference potential used for reading data from the memory element and the first resistance state when generating the reference potential
  • (2) (1) The frequency of the write processing for the read disturbance among the first reference element and the second reference element is increased as compared with the frequency of the write processing for the read disturbance.
  • Control circuit according to. (3) The control circuit according to (2), wherein a write process is also performed on a signal that does not cause a read disturbance every time the number of write processes on a signal that causes a read disturbance reaches a predetermined value.
  • a memory element A memory element; A first reference element set in a first resistance state when generating a reference potential used for reading data from the memory element; A second reference element different from the first reference element set in a second resistance state different from the first resistance state when generating the reference potential; A control circuit that individually executes a writing process on the first reference element and the second reference element; A semiconductor memory device comprising: (8) The control circuit increases the frequency of the write process for the read disturbance in the first reference element and the second reference element as compared with the frequency of the write process for the read disturbance.
  • the semiconductor memory device according to (7).
  • control circuit also executes a write process for a read disturb that does not occur every time the number of write processes for the read disturb reaches a predetermined value.
  • control circuit executes only a write process for a read disturbance that does not occur each time the number of write processes for the read disturbance reaches a predetermined value.
  • control circuit changes the predetermined value according to a temperature around the first reference element and the second reference element.
  • control circuit changes the predetermined value between when the temperature is equal to or higher than a predetermined temperature and when the temperature is lower than the predetermined temperature.
  • the semiconductor memory device according to any one of (7) to (12), wherein the memory element is a resistance change type memory element.
  • the memory element is a magnetoresistive change type memory element.
  • An information processing apparatus comprising at least one semiconductor memory device according to claim 1.
  • the first reference element set to the first resistance state when generating the reference potential used for reading data from the memory element and the first resistance state when generating the reference potential A control method for individually executing a writing process for a second reference element different from the first reference element set in a different second resistance state.

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Abstract

【課題】消費電力の増加やコストの増大を抑えつつ、確実な参照電位の生成が可能な制御回路を提供する。 【解決手段】メモリ素子からのデータの読み出しに用いられる参照電位を生成する際の第１の抵抗状態に設定された第１の参照素子と、前記参照電位を生成する際の、前記第１の抵抗状態とは異なる第２の抵抗状態に設定された、前記第１の参照素子と異なる第２の参照素子と、に対する書き込み処理を個別に実行するよう制御する、制御回路。

Description

制御回路、半導体記憶装置、情報処理装置及び制御方法
　本開示は、制御回路、半導体記憶装置、情報処理装置及び制御方法に関する。
　ＳＴＴ－ＭＲＡＭ（Ｓｐｉｎ　Ｔｒａｎｓｆｅｒ　Ｔｏｒｑｕｅ　Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ；スピン注入磁気メモリ）におけるセンスアンプの参照電位の生成方法として、複数のメモリセルを並行および直列に接続したリファレンスセルを設け、参照電位生成時の参照抵抗としてリファレンスセルを使用する方法が知られている。また、リファレンスセルの合成抵抗値を、高抵抗（ＲＨ）と低抵抗（ＲＬ）の中間の所望の値とするために、ＲＨ及びＲＬのセルを複数個ずつ搭載し、各々のセルの割合を可変にする技術もある（特許文献１、２等）。
　磁気トンネル接合（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ；ＭＴＪ）素子を使用したメモリデバイスでは、ＭＴＪ素子に蓄えた情報が意図せず反転する可能性があることが知られている。そのため、確実な読出しには定期的にリフレッシュ動作（再書き込み動作）が必要である。例えば特許文献３では、メモリセルへの書き込み動作と並行して、リファレンスセルに対するリフレッシュ動作を行う技術が開示されている。
特開２００９－１８７６３１号公報 特開２０１３－４１５１号公報 特表２０１３－５２４３９２号公報
　しかし、メモリセルへの書き込み動作と並行して、リファレンスセルに対するリフレッシュ動作を行うと、消費電力が増大するだけでなく、ピーク電流の増加に伴うチップコストの増加にも繋がる。
　そこで本開示では、消費電力の増加やコストの増大を抑えつつ、確実な参照電位の生成が可能な、新規かつ改良された制御回路、半導体記憶装置、情報処理装置及び制御方法を提案する。
　本開示によれば、メモリ素子からのデータの読み出しに用いられる参照電位を生成する際の第１の抵抗状態に設定された第１の参照素子と、前記参照電位を生成する際の、前記第１の抵抗状態とは異なる第２の抵抗状態に設定された、前記第１の参照素子と異なる第２の参照素子と、に対する書き込み処理を個別に実行するよう制御する、制御回路が提供される。
　また本開示によれば、メモリ素子と、前記メモリ素子からのデータの読み出しに用いられる参照電位を生成する際の第１の抵抗状態に設定された第１の参照素子と、前記参照電位を生成する際の、前記第１の抵抗状態とは異なる第２の抵抗状態に設定された、前記第１の参照素子と異なる第２の参照素子と、前記第１の参照素子と前記第２の参照素子とに対する書き込み処理を個別に実行する制御回路と、を備える、半導体記憶装置が提供される。
　また本開示によれば、上記半導体記憶装置を少なくとも１つ備える、情報処理装置が提供される。
　また本開示によれば、プロセッサが、メモリ素子からのデータの読み出しに用いられる参照電位を生成する際の第１の抵抗状態に設定された第１の参照素子と、前記参照電位を生成する際の、前記第１の抵抗状態とは異なる第２の抵抗状態に設定された、前記第１の参照素子と異なる第２の参照素子と、に対する書き込み処理を個別に実行する、制御方法が提供される。
　以上説明したように本開示によれば、消費電力の増加やコストの増大を抑えつつ、確実な参照電位の生成が可能な、新規かつ改良された制御回路、半導体記憶装置、情報処理装置及び制御方法を提供することが出来る。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の実施の形態に係る半導体記憶装置の機能構成例を示す説明図である。 メモリセルアレイ１０及びリファレンスセルアレイ２０並びにそれらの周辺の回路構成例を示す説明図である。 メモリセルアレイ１０及びメモリセルアレイ１０の周辺の回路構成例を示す説明図である。 リファレンスセルアレイ２０及びリファレンスセルアレイ２０の周辺の回路構成例を示す説明図である。 ＡＮＤゲートを示す説明図である。 同実施の形態に係る半導体記憶装置１の機能構成例を示す説明図である。 図６に示したメモリセル及びリファレンスセルの回路構成例を示す説明図である。 制御回路１００によるリフレッシュイネーブル信号の出力例を示す説明図である。 同実施形態に係る半導体記憶装置１の別の機能構成例を示す説明図である。 図９に示したメモリセル及びリファレンスセルの回路構成例を示す説明図である。 制御回路１００によるリフレッシュイネーブル信号の出力例を示す説明図である。 制御回路１００によるリフレッシュイネーブル信号の出力例を示す説明図である。 制御回路１００によるリフレッシュイネーブル信号の出力例を示す説明図である。 制御回路１００によるリフレッシュイネーブル信号の出力例を示す説明図である。 同実施の形態に係る半導体記憶装置１の動作をタイミングチャートで示す説明図である。 制御回路１００によるリフレッシュイネーブル信号の出力例を示す説明図である。 同実施の形態に係る半導体記憶装置１の動作をタイミングチャートで示す説明図である。 同実施の形態に係る半導体記憶装置１の動作例を示す流れ図である。 同実施の形態に係る半導体記憶装置１の動作例を示す流れ図である。 同実施の形態に係る半導体記憶装置１の構成例を示す説明図である。 同実施の形態に係る半導体記憶装置１が搭載されうる電子デバイス１０００の機能構成例を示す説明図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．本開示の実施の形態
　　１．１．概要
　　１．２．構成例
　２．応用例
　３．まとめ
　＜１．本開示の実施の形態＞
　［１．１．概要］
　本開示の実施の形態について詳細に説明する前に、本開示の実施の形態の概要について説明する。
　抵抗変化型不揮発性素子である磁気トンネル接合（ＭＴＪ）素子は、２つの磁性層と、それらの磁性層の間に設けられる非磁性層と、を有する素子である。ＭＴＪ素子は、２つの磁性層の磁化の向きが平行であるか否かによって、２つの磁性層間の抵抗値が低抵抗状態か高抵抗状態のいずれかの状態をとる。抵抗変化型素子は、抵抗状態を不揮発の保持することが出来る。
　上述したように、ＭＴＪ素子を記憶素子として用いるＳＴＴ－ＭＲＡＭ（スピン注入磁気メモリ）におけるセンスアンプの参照電位の生成方法として、複数のメモリセルを並行および直列に接続したリファレンスセルを設け、参照電位生成時の参照抵抗としてリファレンスセルを使用する方法が知られている。また、リファレンスセルの合成抵抗値を、高抵抗（ＲＨ）と低抵抗（ＲＬ）の中間の所望の値とするために、ＲＨ及びＲＬのセルを複数個ずつ搭載し、各々のセルの割合を可変にする技術もある。
　ＭＴＪ素子を使用したメモリデバイスでは、次に挙げるメカニズムによってＭＴＪ素子に蓄えた情報が意図せず反転する可能性がある。そのため、確実な読出しには定期的にリフレッシュ動作（再書き込み動作）が必要である。特に、リファレンスセルは、リードの度にアクセスされ、蓄えられたデータのＨ／Ｌ判定の基準として使用されるために、意図しない論理反転は許されない。
　意図しない論理反転を引き起こすメカニズムのうち致命的なのが読み出しディスターブ（Ｒｅａｄ　ｄｉｓｔｕｒｂ）である。これはリード時に印可される微小電流が書き込み閾値以下であっても、ある確率で生じる論理反転であり、リードの度に毎回アクセスされるリファレンスセルでは特に無視することができない現象である。この論理反転によるリードエラーを防ぐために、一般的にはメモリセルへの書き込みの裏側で（書き込みと並行して）リファレンスセルにも所望データを上書きする書き込み動作（リフレッシュ書き込み）を行う必要がある。
　メモリセルへの書き込みと並行してリファレンスセルをリフレッシュすることの理由としては、大きく次の２点が挙げられる。１点目は、ＳＴＴ－ＭＲＡＭは不揮発メモリを目指しているため、ユーザにリフレッシュ動作を意識させたくないことである。２点目は、リファレンスセルのリフレッシュであっても通常のセルと同じだけの書き込みパルス長が必要であり、書き込み以外のタイミングではリファレンスセルのリフレッシュ中にリードコマンドが発行された場合、リファレンスセルのリフレッシュが不完全になってしまう可能性があるためである。
　ところで前述の論理反転の発生を抑制するような提案もなされている。例えば、先に挙げた特許文献２では、リファレンスセルの構成を読み出しディスターブが起きにくい配置にすることを提案している。しかしながら、提案されているのはある特定のリファレンスセルの構成に限られ、任意のリファレンスセルの組合せに適用することはできない。より効率的で高品質な読出し回路の実現には、特許文献２で提案されたものとは異なる構成のリファレンスセルも想定されうるため、任意の構成を前提として回路や制御方法を考える必要がある。
　一方、メモリセルへの書き込みと並行してリファレンスセルをリフレッシュする場合のデメリットの１つとして、消費電流の増加が挙げられる。電流書込み型ＳＴＴ－ＭＲＡＭは本質的に書き込み時の電力が大きく、書き込むセル数が増すことはピーク電流が増大することに繋がる。ピーク電流が増大することは、書き込み回路や配線面積等のチップリソースの増大にも直結するため、チップコストの増加にもつながる。また、消費電力が大きくなると、モバイル製品では電池の消費が多くなり、稼働時間の減少に繋がるため、製品価値を大きく毀損しうる。また、発熱が大きくなることは製品のパフォーマンス低下や製品寿命の悪化に繋がり、またそれらを防ぐための対策や部材が必要となるなどのさらなるコスト増の要因となる。
　以上を鑑みると、ＳＴＴ－ＭＲＡＭの実用化とその価値の向上を考えた際には、消費電力の抑制が非常に重要と考えられ、動作電力の削減が強く求められている。一方で、メモリとしての機能を保つため、前述の論理反転を確実に防ぐことも必要である。従って、前述の点を同時にクリアにする必要がある。
　そこで本件開示者は、上述した点に鑑み、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させるための技術について、鋭意検討を行った。その結果、本件開示者は、以下で説明するように、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させるための技術を考案するに至った。
　［１．２．構成例］
　続いて、本開示の実施の形態について詳細に説明する。図１は、本開示の実施の形態に係る半導体記憶装置の機能構成例を示す説明図である。以下、図１を用いて、本開示の実施の形態に係る半導体記憶装置の機能構成例について説明する。
　図１に示したように、本開示の実施の形態に係る半導体記憶装置１は、メモリセルアレイ１０と、リファレンスセルアレイ２０と、ＶＤＤ側のカラム制御スイッチ３１、３２と、ＶＳＳ側のカラム制御スイッチ３３、３４と、カラムデコーダ４１と、ワード線デコーダ４２と、ワード線ドライバ４３と、センスアンプ５０と、制御回路１００と、コマンドカウンタ１１０と、温度センサ１２０と、を含んで構成される。
　メモリセルアレイ１０は、マトリクス状に配置された、記憶素子を有するメモリセルを有している。本実施形態では、記憶素子として、両端間に印加される電位差の極性に応じて可逆的に抵抗状態が変化することを利用して、情報の記憶を行う素子を用いる。そのような素子としては、上述のようにＭＴＪ素子を用いることが出来る。記憶素子は、２つの識別可能な抵抗状態（低抵抗状態および高抵抗状態）を有するものである。また、メモリセルアレイ１０は、行方向（横方向）に延伸する複数のワード線と、列方向（縦方向）に延伸する複数のビット線および複数のソース線とを有している。各ワード線の一端はワード線ドライバ４３に接続され、各ビット線はＶＤＤ側のカラム制御スイッチ３１と、ＶＳＳ側のカラム制御スイッチ３３と、に接続されている。
　リファレンスセルアレイ２０は、マトリクス状に配置された複数のリファレンスセルを有している。また、リファレンスセルアレイ２０は、メモリセルアレイ１０と同様に、行方向（横方向）に延伸する複数のワード線と、列方向（縦方向）に延伸する複数のビット線および複数のソース線とを有している。各ワード線の一端はワード線ドライバ４３に接続され、各ビット線はＶＤＤ側のカラム制御スイッチ３２と、ＶＳＳ側のカラム制御スイッチ３４と、に接続されている。
　本実施形態では、リファレンスセルアレイ２０に設けられるリファレンスセルは、高抵抗のリファレンスセルと、低抵抗のリファレンスセルと、を有する。高抵抗のリファレンスセルと、低抵抗のリファレンスセルと、を有することで、リファレンスセルの合成抵抗値を、高抵抗と低抵抗の中間の所望の値としている。
　カラム制御スイッチ３１～３４は、制御信号に基づいて、メモリセルアレイ１０の複数のビット線やソース線のうちの、駆動対象となるメモリセルに係るビット線やソース線を、図示しないビット線駆動部やソース線駆動部と接続するものである。カラム制御スイッチ３１～３４に供給される制御信号には、リードイネーブル信号ＲＤｅｎ、ライトイネーブル信号ＷＲｅｎがある。またカラム制御スイッチ３１～３４には、データ信号Ｄａｔａと、カラムデコーダ４１からの信号（カラムアドレス信号をデコードしたもの）が送られる。
　カラムデコーダ４１は、アドレス信号をデコードし、デコードした信号をカラム制御スイッチ３１～３４に送る。ワード線デコーダ４２は、アドレス信号をデコードし、デコードした信号をワード線ドライバ４３に送る。ワード線ドライバ４３は、制御信号に基づいて、メモリセルアレイ１０における、駆動対象となるメモリセルを選択するものである。具体的には、ワード線ドライバ４３は、メモリセルアレイ１０のワード線に信号を印加することにより、データの書込動作または読出動作の対象となるメモリセルの属する行を選択する。ワード線ドライバ４３には、ワード線デコーダ４２からの信号に加え、ワード線をアクティベートとするための信号ＡＣＴｅｎが送られる。
　センスアンプ５０は、メモリセルアレイ１０のメモリセルからデータを読み出す際に、ビット線を通じて出力される電位と、リファレンスセルアレイ２０のリファレンスセルが生成する参照電位とを比較して、参照電位より高い（Ｈ）か、低い（Ｌ）かを示すデータを出力する。
　ここで、メモリセルアレイ１０及びリファレンスセルアレイ２０並びにそれらの周辺の回路構成例を示す。図２は、メモリセルアレイ１０及びリファレンスセルアレイ２０並びにそれらの周辺の回路構成例を示す説明図である。
　カラム制御スイッチ３１は、ＭＯＳトランジスタＴｒ１、Ｔｒ２を含んで構成される。カラム制御スイッチ３２は、ＭＯＳトランジスタＴｒ１１、Ｔｒ１２を含んで構成される。カラム制御スイッチ３３は、ＭＯＳトランジスタＴｒ３、Ｔｒ４を含んで構成される。カラム制御スイッチ３２は、ＭＯＳトランジスタＴｒ１３、Ｔｒ１４を含んで構成される。またカラム制御スイッチ３１とセンスアンプ５０との間にはＭＯＳトランジスタＴｒ２１が設けられ、カラム制御スイッチ３２とセンスアンプ５０との間にはＭＯＳトランジスタＴｒ２２が設けられる。ＭＯＳトランジスタＴｒ２１、Ｔｒ２２は、リードイネーブル信号ＲＤｅｎによってオン、オフが切り替わる。
　メモリセルアレイ１０は、選択トランジスタＴｒ５と、記憶素子Ｒ１と、を有するメモリセルが、マトリクス上に配置された構成を有する。なお図２では説明を簡易なものとするために、メモリセルアレイ１０にはメモリセルが１つのみ設けられたものが図示されている。
　リファレンスセルアレイ２０は、選択トランジスタＴｒ１５と、記憶素子Ｒ１１と、を有するリファレンスセルが、マトリクス上に配置された構成を有する。なお図２では説明を簡易なものとするために、リファレンスセルアレイ２０にはリファレンスセルが２つのみ設けられたものが図示されている。
　図３は、メモリセルアレイ１０及びメモリセルアレイ１０の周辺の回路構成例を示す説明図である。図３に示したメモリセルアレイ１０の周辺の回路は、メモリセルに対して書き込み動作を実行するための回路である。図３には、レジスタ６１、６３と、ＮＯＴゲート６２、６４と、ＮＡＮＤゲート６５～６８と、トランジスタＴｒ１～Ｔｒ５と、記憶素子Ｒ１と、が示されている。メモリセルアレイ１０は、ＮＯＴゲート６２、６４により、トランジスタＴｒ１、Ｔｒ２のいずれか一方がオンになり、トランジスタＴｒ３、Ｔｒ４のいずれか一方がオンになることで、記憶素子Ｒ１へのデータの書き込みを行うこと、すなわち、記憶素子Ｒ１の抵抗状態を変化させることが出来る。
　図４は、リファレンスセルアレイ２０及びリファレンスセルアレイ２０の周辺の回路構成例を示す説明図である。図４に示したリファレンスセルアレイ２０の周辺の回路は、リファレンスセルに対して書き込み動作を実行するための回路である。図４には、レジスタ７１、７３と、ＮＯＴゲート７２、７４と、ＮＡＮＤゲート７５～７８と、トランジスタＴｒ１１～Ｔｒ１５と、記憶素子Ｒ１１と、が示されている。また図５は、ＡＮＤゲートを示す説明図であり、リフレッシュイネーブル信号ＲＲＥＦ　ｅｎａｂｌｅとライトイネーブル信号ＷＲｅｎとから、リファレンスセルへのライトイネーブル信号ＷＲｅｎｒｆを生成するＡＮＤゲート７９を示す説明図である。すなわち、リフレッシュイネーブル信号ＲＲＥＦ　ｅｎａｂｌｅとライトイネーブル信号ＷＲｅｎの両方が１となった場合にのみライトイネーブル信号ＷＲｅｎｒｆは１となる。リファレンスセルアレイ２０は、ＮＯＴゲート７２、７４により、トランジスタＴｒ１１、Ｔｒ１２のいずれか一方がオンになり、トランジスタＴｒ１３、Ｔｒ１４のいずれか一方がオンになることで、記憶素子Ｒ１１へのデータの書き込みを行うこと、すなわち、記憶素子Ｒ１１の抵抗状態を変化させることが出来る。
　制御回路１００は、リファレンスセルアレイ２０に対するリフレッシュ動作を制御する回路である。本実施形態では、以下で説明するように、高抵抗のリファレンスセルと、低抵抗のリファレンスセルとで、リフレッシュ動作を変化させている。より具体的には、制御回路１００は、読み出しディスターブが起こりやすいリファレンスセルに対しては、読み出しディスターブが起こりにくいリファレンスセルに比べて頻度を上げてリフレッシュ動作を行うよう動作する。すなわち、制御回路１００は、高抵抗のリファレンスセルに対するリフレッシュ動作を行うためのリフレッシュイネーブル信号と、低抵抗のリファレンスセルに対するリフレッシュ動作を行うためのリフレッシュイネーブル信号とを独立して出力する。
　コマンドカウンタ１１０は、書き込みコマンドと読み出しコマンドが発行された回数をカウントして、カウントした値を制御回路１００に出力する。制御回路１００は、コマンドカウンタ１１０がカウントした値に基づいてリファレンスセルアレイ２０に対するリフレッシュ動作を実行する。
　温度センサ１２０は、メモリセルアレイ１０やリファレンスセルアレイ２０の周囲の温度をセンシングし、センシングした結果を制御回路１００に出力する。制御回路１００は、温度センサ１２０のセンシング結果に基づいてリファレンスセルアレイ２０に対するリフレッシュ動作を実行する。例えば制御回路１００は、温度センサ１２０がセンシングした温度が所定の閾値以上である場合と、閾値未満である場合とで、リファレンスセルアレイ２０に対するリフレッシュ動作のパターンを変化させても良い。
　図６は、本実施形態に係る半導体記憶装置１の機能構成例を示す説明図であり、高抵抗のリファレンスセルと、低抵抗のリファレンスセルとで、リフレッシュ動作を変化させるための、半導体記憶装置１の機能構成例を示したものである。また図７は、図６に示したメモリセル及びリファレンスセルの回路構成例を示す説明図であり、高抵抗のリファレンスセルと、低抵抗のリファレンスセルとで参照電位を生成する場合の例を示したものである。
　図６には、センスアンプ５０の片側には通常のメモリセルが、他方にはリファレンスセルとして高抵抗（ＲＨ）のリファレンスセルと低抵抗（ＲＬ）のリファレンスセルとが１つずつ並列に接続された構成が示されている。もちろん高抵抗のリファレンスセルと低抵抗のリファレンスセルとの組の数は１つに限定されるものではなく、複数存在する場合の例は後述する。
　リファレンスセルは、高抵抗側、低抵抗側ともに、ソース線がスイッチ（ＭＯＳトランジスタ）を介してセンスアンプ５０に接続されている。制御回路１００は、高抵抗のリファレンスセルと、低抵抗のリファレンスセルとに対してリフレッシュイネーブル信号を出力するよう構成されている。また本実施形態では、低抵抗のリファレンスセルのみ読み出しディスターブが生じる構成としている。従って、制御回路１００は、低抵抗のリファレンスセルに対しては、高抵抗のリファレンスセルに比べて頻度を上げてリフレッシュ動作を行うよう動作する。図６には、高抵抗のリファレンスセルに対するカラム制御スイッチ３２ａ、３４ａと、低抵抗のリファレンスセルに対するカラム制御スイッチ３２ｂ、３４ｂと、が示されている。
　例えば制御回路１００は、通常のメモリセルへの書き込み動作のタイミングに同期して、低抵抗のリファレンスセルに対してのみリフレッシュイネーブル信号を出力してもよい。図８は、制御回路１００による、図６及び図７に示した高抵抗のリファレンスセルと低抵抗のリファレンスセルとに対するリフレッシュイネーブル信号の出力例を示す説明図である。このように、高抵抗のリファレンスセルにはリフレッシュイネーブル信号を出力せず、低抵抗のリファレンスセルには通常のメモリセルへの書き込み動作のタイミングに同期してリフレッシュイネーブル信号を出力する。このように制御回路１００が低抵抗のリファレンスセルに対してのみリフレッシュイネーブル信号を出力することで、本実施形態に係る半導体記憶装置１は、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させることが可能となる。
　図９は、本実施形態に係る半導体記憶装置１の別の機能構成例を示す説明図であり、高抵抗のリファレンスセルと、低抵抗のリファレンスセルとで、リフレッシュ動作を変化させるための、半導体記憶装置１の機能構成例を示したものである。また図１０は、図９に示したメモリセル及びリファレンスセルの回路構成例を示す説明図であり、高抵抗のリファレンスセルと、低抵抗のリファレンスセルとで参照電位を生成する場合の例を示したものである。
　図９及び図１０に示したのは、リファレンスセルとして高抵抗のリファレンスセルと、低抵抗のリファレンスセルとをそれぞれ２つ並列に接続した半導体記憶装置１の例である。すなわち、図９及び図１０には、センスアンプ５０の片側には通常のメモリセルが、他方にはリファレンスセルとして高抵抗（ＲＨ）のリファレンスセルと低抵抗（ＲＬ）のリファレンスセルとが２つずつ並列に接続された構成が示されている。
　図１１は、制御回路１００による、図９及び図１０に示した高抵抗のリファレンスセルと低抵抗のリファレンスセルとに対するリフレッシュイネーブル信号の出力例を示す説明図である。このように、高抵抗のリファレンスセルにはリフレッシュイネーブル信号を出力せず、低抵抗のリファレンスセルには通常のメモリセルへの書き込み動作のタイミングに同期してリフレッシュイネーブル信号を出力する。
　なお、読み出しディスターブが起こらない高抵抗のリファレンスセルには、ごく小さな確率で、熱的な揺らぎからランダムに起こる論理反転（リテンション不良）が起こりうる。従って制御回路１００は、高抵抗のリファレンスセルに対して、定期的にリフレッシュ動作を行っても良い。図１１に示した例では、制御回路１００は、低抵抗のリファレンスセルに対して２５６回リフレッシュイネーブル信号を出力するたびに、高抵抗のリファレンスセルに対してもリフレッシュイネーブル信号を出力している。
　図１２は、制御回路１００による、図９及び図１０に示した高抵抗のリファレンスセルと低抵抗のリファレンスセルとに対するリフレッシュイネーブル信号の出力例を示す説明図である。図１２に示した例では、制御回路１００は、低抵抗のリファレンスセルに対して２５５回リフレッシュイネーブル信号を出力すると、次のリフレッシュ動作のタイミングでは、高抵抗のリファレンスセルに対してのみリフレッシュイネーブル信号を出力している。
　図１３は、制御回路１００による、図９及び図１０に示した高抵抗のリファレンスセルと低抵抗のリファレンスセルとに対するリフレッシュイネーブル信号の出力例を示す説明図である。図１３に示した例では、制御回路１００は、低抵抗のリファレンスセルに対して交互にリフレッシュイネーブル信号を出力し、２５６回目、２５７回目のリフレッシュ動作のタイミングでは、高抵抗のリファレンスセルに対してのみ交互にリフレッシュイネーブル信号を出力している。
　なお、高抵抗のリファレンスセルに対するリフレッシュ動作は主にメモリセル材料の性能が低い場合に必要な動作であり、理想的、もしくはそれに近い性能のメモリセル材料では必要の無い動作である。高抵抗のリファレンスセルに対するリフレッシュイネーブル信号の出力頻度は、メモリセル材料の性能や電流値、制御回路１００の規模に応じて適当に選ぶことができ、予め用意されたレジスタに所望の設定をしてもよい。
　制御回路１００は、リフレッシュイネーブル信号ＲＲＥＦの出力にリード回数を考慮しても良い。読み出しディスターブによる不良発生確率は、リードコマンドの回数が増えるに従って上昇する。従って、予め許容できるリードコマンドの回数を設定しておき、制御回路１００は、リードコマンドの発行回数がその設定値に達した後に、ライトコマンドが発行されたタイミングで、低抵抗のリファレンスセルに対するリフレッシュ動作を行っても良い。
　図１４は、制御回路１００による、図６及び図７に示した高抵抗のリファレンスセル及び低抵抗のリファレンスセルに対するリフレッシュイネーブル信号の出力例を示す説明図である。図１４に示した例では、リードコマンドの発行回数が３回に達すると、ライトコマンドが発行されたタイミングで、低抵抗のリファレンスセルにリフレッシュイネーブル信号ＲＲＥＦを出力している。
　図１５は、半導体記憶装置１の動作をタイミングチャートで示す説明図であり、図１４のように、リードコマンドの発行回数が３回に達すると、ライトコマンドが発行されたタイミングで、低抵抗のリファレンスセルにリフレッシュイネーブル信号ＲＲＥＦを出力する場合の動作例である。ライトコマンドが発行された低抵抗のリファレンスセルにリフレッシュイネーブル信号ＲＲＥＦを出力した制御回路１００は、その後、リードコマンドの発行回数が３回に達すると、ライトコマンドが発行されたタイミングで、再び低抵抗のリファレンスセルにリフレッシュイネーブル信号ＲＲＥＦを出力している。なお、図１５に示したのは、
　制御回路１００は、リフレッシュイネーブル信号ＲＲＥＦの出力に、温度センサ１２０からの信号を考慮しても良い。例えば、温度センサ１２０が低温状態と高温状態の２つの状態を示す信号を出力出来る場合、制御回路１００は、温度センサ１２０が低温状態を示す信号を出力している場合と、高温状態を示す信号を出力している場合とで、低抵抗のリファレンスセルにリフレッシュイネーブル信号ＲＲＥＦを出力する間隔を変化させても良い。ＳＴＴ－ＭＲＡＭの場合、温度が高くなると論理反転する確率が高くなるため、制御回路１００は、リフレッシュイネーブル信号ＲＲＥＦの出力を高頻度で行うことが望ましい。例えば予め設定された温度を超えた場合に、制御回路１００は、リフレッシュイネーブル信号ＲＲＥＦの出力頻度を２倍にするという制御も可能である。
　図１６は、制御回路１００による、図６及び図７に示した高抵抗のリファレンスセルと低抵抗のリファレンスセルとに対するリフレッシュイネーブル信号の出力例を示す説明図である。図１６に示した例では、低温状態であればライトコマンドの発行回数が２５６回に達すると、ライトコマンドが発行されたタイミングで、低抵抗のリファレンスセルにリフレッシュイネーブル信号ＲＲＥＦを出力して、高温状態であればライトコマンドの発行回数が１２８回に達すると、ライトコマンドが発行されたタイミングで、低抵抗のリファレンスセルにリフレッシュイネーブル信号ＲＲＥＦを出力している。
　図１７は、半導体記憶装置１の動作をタイミングチャートで示す説明図であり、図１６のように、低温状態と高温状態とでリフレッシュイネーブル信号ＲＲＥＦの出力頻度を変化させる場合の例である。このように制御回路１００は、低温状態であればライトコマンドの発行回数が２５６回に達すると、高温状態であればライトコマンドの発行回数が１２８回に達すると、ライトコマンドが発行されたタイミングで、低抵抗のリファレンスセルにリフレッシュイネーブル信号ＲＲＥＦを出力している。
　図１８は、本開示の実施の形態に係る半導体記憶装置１の動作例を示す流れ図である。以下、図１８を用いて本開示の実施の形態に係る半導体記憶装置１の動作例を説明する。
　半導体記憶装置１は、所定の条件が満たされると、所定のリファレンスセル、主に読み出しディスターブが生じうるセルにのみリフレッシュイネーブル信号を制御回路１００から発行する（ステップＳ１０１）。所定の条件とは、例えば、ライトコマンドの発行回数が所定の回数に達したこと等である。
　所定のリファレンスセル、主に読み出しディスターブが生じうるセルにのみリフレッシュイネーブル信号を制御回路１００から発行すると、続いて半導体記憶装置１は、リフレッシュイネーブル信号を受けたリファレンスセルに対するリフレッシュを実行する（ステップＳ１０２）。
　図１９は、本開示の実施の形態に係る半導体記憶装置１の動作例を示す流れ図である。以下、図１９を用いて本開示の実施の形態に係る半導体記憶装置１の動作例を説明する。
　半導体記憶装置１は、コマンドカウンタ１１０がコマンド（ライトコマンドまたはリードコマンド）の発行を受けて、リフレッシュ動作の頻度に関係するコマンドの回数をカウントする（ステップＳ１１１）。そして半導体記憶装置１は、温度センサ１２０等が出力する信号を加味して、コマンドカウンタ１１０がカウントしたカウント値が所定の値に達したかどうかを判断する（ステップＳ１１２）。ステップＳ１１２の判断は制御回路１００が行いうる。
　ステップＳ１１２の判断の結果、カウント値が所定の値に達していなければ（ステップＳ１１２、Ｎｏ）、半導体記憶装置１は、ステップＳ１１１の処理に戻る。一方、カウント値が所定の値に達していれば（ステップＳ１１２、Ｙｅｓ）、所定のリファレンスセル、主に読み出しディスターブが生じうるセルにのみリフレッシュイネーブル信号を制御回路１００から発行する（ステップＳ１１３）。
　読み出しディスターブが生じうるセルにのみリフレッシュイネーブル信号を制御回路１００から発行すると、続いて半導体記憶装置１は、リフレッシュイネーブル信号を受けたリファレンスセルに対するリフレッシュを実行する（ステップＳ１１４）。リファレンスセルに対するリフレッシュ動作が完了すると、続いて半導体記憶装置１は、コマンドカウンタ１１０がカウントしたカウント値をリセットして（ステップＳ１１５）、再びコマンドの回数のカウントを開始する。
　本開示の実施の形態に係る半導体記憶装置１は、上述したような一連の動作を実行することで、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させることが可能となる。
　＜２．応用例＞
　本開示の実施の形態に係る半導体記憶装置１は、１つのチップ上に全ての構成が形成されても良く、一部の構成が別のチップに形成されても良い、図２０は、本開示の実施の形態に係る半導体記憶装置１の構成例を示す説明図である。例えば半導体記憶装置１は、メモリチップ２と処理チップ３とから構成されても良い。処理チップ３には、図２０に示したように、コマンドカウンタ１１０及び温度センサ１２０が形成され、メモリチップ２にはその他の構成が形成されても良い。そしてメモリチップ２及び処理チップ３は、システムインパッケージもしくはシステムオンチップに搭載されてもよい。
　そして、本開示の実施の形態に係る半導体記憶装置１は、様々な電子デバイスに搭載されうる。本開示の実施の形態に係る半導体記憶装置１が搭載されうる電子デバイスとしては、スマートフォン、タブレット型端末、デジタルスチルカメラ、デジタルビデオカメラ、音楽プレイヤー、セットトップボックス、コンピュータ、テレビ、時計、アクティブスピーカー、ヘッドセット、ゲーム機、ラジオ、計測器、電子タグ、ビーコンなどがある。
　図２１は、本開示の実施の形態に係る半導体記憶装置１が搭載されうる電子デバイス１０００の機能構成例を示す説明図である。図２１に示した電子デバイス１０００は、システムインパッケージ１１００、アンテナ１１１０、スピーカ１１２０、マイク１１３０、表示装置１１４０、入力装置１１５０、センサ１１６０、電源１１７０を含む。またシステムインパッケージ１１００は、プロセッサ１２００、無線通信インターフェース１２１０、オーディオ回路１２２０を含む。
　アンテナ１１１０は、移動体通信、無線ＬＡＮまたは近距離通信を行うためのアンテナであり、無線通信インターフェース１２１０と接続されている。スピーカ１１２０は、音を出力するものであり、オーディオ回路１２２０と接続されている。マイク１１３０は、電子デバイス１０００の周囲の音を集音するものであり、オーディオ回路１２２０と接続されている。
　表示装置１１４０は、例えば液晶ディスプレイ、有機ＥＬディスプレイ、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）インジケータ等で構成され、プロセッサ１２００と接続されている。入力装置１１５０は、例えばキーボード、ボタン、タッチパネルなどで構成され、プロセッサ１２００と接続されている。
　センサ１１６０は、光学センサ、位置センサ、加速度センサ、生体センサ、磁気センサ、機械量センサ、熱センサ、電気センサまたは化学センサ等の機能を有する。センサ１１６０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。電源１１７０は、電子デバイス１０００へ電源を供給するものであり、例えばバッテリやＡＣアダプタなどから供給される電源である。
　プロセッサ１２００は、電子デバイス１０００の動作を制御するための電子回路であり、システムインパッケージ１１００の中に、またはシステムインパッケージ１１００の外に、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。
　無線通信インターフェース１２１０は、移動体通信、無線ＬＡＮまたは近距離通信の機能を有する。無線通信インターフェース１２１０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。オーディオ回路１２２０は、スピーカ１１２０およびマイク１１３０を制御する機能を持ち、オーディオ回路１２２０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。
　このような電子デバイス１０００は、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１を搭載することで、消費電力を抑えながら、データ読出し時の信頼性を向上させることが可能となる。
　＜３．まとめ＞
　以上説明したように本開示の実施の形態によれば、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させることが可能な半導体記憶装置１、及び半導体記憶装置１の動作を制御する制御回路１００が提供される。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　メモリ素子からのデータの読み出しに用いられる参照電位を生成する際の第１の抵抗状態に設定された第１の参照素子と、前記参照電位を生成する際の、前記第１の抵抗状態とは異なる第２の抵抗状態に設定された、前記第１の参照素子と異なる第２の参照素子と、に対する書き込み処理を個別に実行するよう制御する、制御回路。
（２）
　前記第１の参照素子と前記第２の参照素子との内、読み出しディスターブが起きるものに対する書き込み処理の頻度を、読み出しディスターブが起きないものに対する書き込み処理の頻度と比べて多くする、前記（１）に記載の制御回路。
（３）
　読み出しディスターブが起きるものに対する書き込み処理の回数が所定値に達するごとに読み出しディスターブが起きないものに対する書き込み処理も実行する、前記（２）に記載の制御回路。
（４）
　読み出しディスターブが起きるものに対する書き込み処理の回数が所定値に達するごとに読み出しディスターブが起きないものに対する書き込み処理だけを実行する、前記（２）に記載の制御回路。
（５）
　前記第１の参照素子及び前記第２の参照素子の周囲の温度に応じて前記所定値を変化させる、前記（３）または（４）に記載の制御回路。
（６）
　前記温度が所定の温度以上の場合と該所定の温度未満の場合とで、前記所定値を変化させる、前記（５）に記載の制御回路。
（７）
　メモリ素子と、
　前記メモリ素子からのデータの読み出しに用いられる参照電位を生成する際の第１の抵抗状態に設定された第１の参照素子と、
　前記参照電位を生成する際の、前記第１の抵抗状態とは異なる第２の抵抗状態に設定された、前記第１の参照素子と異なる第２の参照素子と、
　前記第１の参照素子と前記第２の参照素子とに対する書き込み処理を個別に実行する制御回路と、
を備える、半導体記憶装置。
（８）
　前記制御回路は、前記第１の参照素子と前記第２の参照素子との内、読み出しディスターブが起きるものに対する書き込み処理の頻度を、読み出しディスターブが起きないものに対する書き込み処理の頻度と比べて多くする、前記（７）に記載の半導体記憶装置。
（９）
　前記制御回路は、読み出しディスターブが起きるものに対する書き込み処理の回数が所定値に達するごとに読み出しディスターブが起きないものに対する書き込み処理も実行する、前記（８）に記載の半導体記憶装置。
（１０）
　前記制御回路は、読み出しディスターブが起きるものに対する書き込み処理の回数が所定値に達するごとに読み出しディスターブが起きないものに対する書き込み処理だけを実行する、前記（８）に記載の半導体記憶装置。
（１１）
　前記制御回路は、前記第１の参照素子及び前記第２の参照素子の周囲の温度に応じて前記所定値を変化させる、前記（９）または（１０）に記載の半導体記憶装置。
（１２）
　前記制御回路は、前記温度が所定の温度以上の場合と該所定の温度未満の場合とで、前記所定値を変化させる、前記（１１）に記載の半導体記憶装置。
（１３）
　前記メモリ素子は抵抗変化型のメモリ素子である、前記（７）～（１２）のいずれかに記載の半導体記憶装置。
（１４）
　前記メモリ素子は磁気抵抗変化型のメモリ素子である、前記（１３）に記載の半導体記憶装置。
（１５）
　請求項１に記載の半導体記憶装置を少なくとも１つ備える、情報処理装置。
（１６）
　メモリ素子からのデータの読み出しに用いられる参照電位を生成する際の第１の抵抗状態に設定された第１の参照素子と、前記参照電位を生成する際の、前記第１の抵抗状態とは異なる第２の抵抗状態に設定された、前記第１の参照素子と異なる第２の参照素子と、に対する書き込み処理を個別に実行する、制御方法。
　１　　半導体記憶装置
　１００　　制御回路

Claims (16)

  1. 　メモリ素子からのデータの読み出しに用いられる参照電位を生成する際の第１の抵抗状態に設定された第１の参照素子と、前記参照電位を生成する際の、前記第１の抵抗状態とは異なる第２の抵抗状態に設定された、前記第１の参照素子と異なる第２の参照素子と、に対する書き込み処理を個別に実行するよう制御する、制御回路。
  2. 　前記第１の参照素子と前記第２の参照素子との内、読み出しディスターブが起きるものに対する書き込み処理の頻度を、読み出しディスターブが起きないものに対する書き込み処理の頻度と比べて多くする、請求項１に記載の制御回路。
  3. 　読み出しディスターブが起きるものに対する書き込み処理の回数が所定値に達するごとに読み出しディスターブが起きないものに対する書き込み処理も実行する、請求項２に記載の制御回路。
  4. 　読み出しディスターブが起きるものに対する書き込み処理の回数が所定値に達するごとに読み出しディスターブが起きないものに対する書き込み処理だけを実行する、請求項２に記載の制御回路。
  5. 　前記第１の参照素子及び前記第２の参照素子の周囲の温度に応じて前記所定値を変化させる、請求項３に記載の制御回路。
  6. 　前記温度が所定の温度以上の場合と該所定の温度未満の場合とで、前記所定値を変化させる、請求項５に記載の制御回路。
  7. 　メモリ素子と、
    　前記メモリ素子からのデータの読み出しに用いられる参照電位を生成する際の第１の抵抗状態に設定された第１の参照素子と、
    　前記参照電位を生成する際の、前記第１の抵抗状態とは異なる第２の抵抗状態に設定された、前記第１の参照素子と異なる第２の参照素子と、
    　前記第１の参照素子と前記第２の参照素子とに対する書き込み処理を個別に実行する制御回路と、
    を備える、半導体記憶装置。
  8. 　前記制御回路は、前記第１の参照素子と前記第２の参照素子との内、読み出しディスターブが起きるものに対する書き込み処理の頻度を、読み出しディスターブが起きないものに対する書き込み処理の頻度と比べて多くする、請求項７に記載の半導体記憶装置。
  9. 　前記制御回路は、読み出しディスターブが起きるものに対する書き込み処理の回数が所定値に達するごとに読み出しディスターブが起きないものに対する書き込み処理も実行する、請求項８に記載の半導体記憶装置。
  10. 　前記制御回路は、読み出しディスターブが起きるものに対する書き込み処理の回数が所定値に達するごとに読み出しディスターブが起きないものに対する書き込み処理だけを実行する、請求項８に記載の半導体記憶装置。
  11. 　前記制御回路は、前記第１の参照素子及び前記第２の参照素子の周囲の温度に応じて前記所定値を変化させる、請求項９に記載の半導体記憶装置。
  12. 　前記制御回路は、前記温度が所定の温度以上の場合と該所定の温度未満の場合とで、前記所定値を変化させる、請求項１１に記載の半導体記憶装置。
  13. 　前記メモリ素子は抵抗変化型のメモリ素子である、請求項７に記載の半導体記憶装置。
  14. 　前記メモリ素子は磁気抵抗変化型のメモリ素子である、請求項８に記載の半導体記憶装置。
  15. 　請求項７に記載の半導体記憶装置を少なくとも１つ備える、情報処理装置。
  16. 　プロセッサが、メモリ素子からのデータの読み出しに用いられる参照電位を生成する際の第１の抵抗状態に設定された第１の参照素子と、前記参照電位を生成する際の、前記第１の抵抗状態とは異なる第２の抵抗状態に設定された、前記第１の参照素子と異なる第２の参照素子と、に対する書き込み処理を個別に実行する、制御方法。
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