CN102763331B - 非易失性闩锁电路、非易失性触发电路及非易失性信号处理装置 - Google Patents

非易失性闩锁电路、非易失性触发电路及非易失性信号处理装置 Download PDF

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Abstract

本发明的非易失性闩锁电路（100）为：交叉耦合连接的反演电路（20）和反演电路（21）的输出彼此通过依次连接晶体管（6）、电阻变化元件（1）及晶体管（7）而成的串联电路连接，通过向晶体管（6）及（7）的控制端子施加电压，控制闩锁状态的存储动作以及恢复动作，将对电阻变化元件（1）的两端电位被相加而得到的量进行放大并反转后的电位返回至反演电路（20）或（21）的输入，由此恢复为能够执行电阻变化元件（1）的形成工序的逻辑状态。

Description

非易失性闩锁电路、非易失性触发电路及非易失性信号处理装置
技术领域
本发明涉及非易失性闩锁电路、非易失性触发电路及非易失性信号处理装置。尤其涉及如下的非易失性数字信号处理装置：即使切断电源供给，通过从保持切断前的状态的非易失性闩锁电路的状态恢复，能够将信号处理的状态恢复为电源切断前。
背景技术
在电子制品中，使用由数字电路构成的大量微计算机(微机)和逻辑LSI。
在微机和LSI等数字电路中，使用闩锁电路或寄存器电路，该闩锁电路在信号处理路径上暂时保持中途的处理内容的数字信号，该寄存器电路存储触发信号这样的1位的数字信息(以下简略地一并称为闩锁电路)。闩锁电路保持数字信号中的高(H)或低(L)这两个状态。作为这种最简单的电路构成，能够举出将两个反演电路(inverter circuit)成对地组合，并相互交叉连接的电路构成(反演电路对)。另外，还能够举出将两个NAND电路或者NOR电路成对地组合，并相互交叉连接的置位复位触发器(SR－FF)电路，以及将多个该SR－FF电路组合而通过时钟边缘同步来更新输出的逻辑状态的边缘触发型D触发器(D－FF)电路等。这些电路是众所周知的技术，所以省略详细的说明，这些电路的动作速度是由晶体管的导通以及截止时间决定的。特别地，在上述由反演电路对构成的闩锁电路的例中，动作速度仅受到由四个MOSFET(Metal Oxide Semiconductor FieldEffect Transistor)构成的C－MOS(Complementary－MOS)电路的开关速度制约，所以能够实现纳秒级的电路动作。
但是，向这些闩锁电路供给的电源一旦切断，则其状态不被保持而失去(易失)。如果是无论电源的开断状态都存储逻辑电路的所有闩锁电路的逻辑状态的非易失性闩锁电路，则电源再次接通时，能够迅速地恢复为电源切断紧前的状态。由此，即使用户对对电子制品执行切断电源这一行为，在电源的再次接通时，也能够完全恢复为以前的状态，不会暂时返回初始状态，而能够进行连续的电路动作。
此外，通过逐渐细微化的半导体工艺，LSI的节电化也同时进步，但是随着细微化，漏电流的抑制变得困难，仅靠工艺的细微化，LSI的节电化开始出现了极限。因此，研究了如下的方法：以LSI内部的电路模块为单位，对于未使用模块电路，极细微地执行电源的接通/切断，从而实现节电化。但是，若切断电源，则该模块的逻辑状态失去，所以在需要连续的处理的电路模块中无法实施。对此，如果由上述的非易失性闩锁电路构成逻辑电路的所有寄存器和闩锁电路，则能够对应于这样的要求。
但是，作为目前的现有技术中的非易失性闩锁电路向LSI的应用例，如同将浮动门型存储器元件(以下也称为闪存器)作为FPGA(Field-Programmable Gate Arrays)或FPLD(Field-Programmable LogicDevices)的程序记录存储器来利用那样，停留在向形成于与逻辑电路不同区域的存储器区域的应用。这是因为，闪存器的信息删除或写入需要μs级或其以上的时间，无法使闪存器的动作周期与逻辑电路的动作周期同步。假设在逻辑电路内的闩锁电路中单独设置这些记录元件的情况下，即使各闩锁电路的动作结束，向记录元件的信息(闩锁电路的状态逻辑)的记录尚未结束，影响逻辑电路的高速动作性能。因此，为了确保逻辑电路的高速动作，需要如下的处理：将闪存器与逻辑电路分开设置，在电源切断前将逻辑电路内的状态转送至闪存器，在该转送结束的阶段，将电源切断。但是，发生突然的电源切断的情况下，产生以下问题：来不及将逻辑电路内的所有闩锁状态转送到存储器元件，从而无法记录。此外，闪存器的写入或删除所要求的电压与逻辑电路的电源电压相比，通常非常高。因此，无法通过逻辑电路的输出信号直接执行闪存器的写入动作。因此，闪存器的写入或删除电压除了从LSI外部供给或在LSI芯片的内部生成，还需要专用的驱动电路。
进而，一般闪存器的制造工序变得复杂，因此如果想要将逻辑电路和闪存器形成在同一基板上，工序非常复杂化。此外，构成逻辑电路的晶体管的形成后，存在高温的热工序等，可能影响晶体管的性能。
为了解决这样的课题，近年来，在构成非易失性的闩锁电路时，提出了以下的方案。
[第一以往例]
首先，作为第一以往例，说明使用了专利文献1中记载的自旋阀型的存储器元件的非易失性闩锁电路。自旋阀型存储器元件也称为MRAM(Magnetic Random Access Memory)单元，是使用了电阻值随着磁化的方向变化的磁电阻效应(Magneto Resistive Effect)的存储器元件。磁电阻效应中已知有：异向磁电阻效应(Anisotropic Magneto resistance：AMR)、巨大磁电阻效应(Giant Magneto resistance：GMR)、沟道磁电阻效应(Tunnel Magneto resistance：TMR)等。
图20A是第一以往例的非易失性闩锁电路的电路构成图，图20B是第一以往例的非易失性闩锁电路的动作时序图。图20A中记载的非易失性闩锁电路600由读出·闩锁电路601和写入电流生成电路602构成。
读出·闩锁电路601具有：由p型MOSFET621及n型MOSFET622构成的反演电路611、由p型MOSFET623及n型MOSFET624构成的反演电路612、p型MOSFET625及626、n型MOSFET627、磁电阻元件MTJ0及MTJ1。此外，写入电流生成电路602具有n型MOSFET628～632。
在图20A中，对IN端子输入数据信号，对IN横线端子输入对IN端子输入的数据的反转信号。在该状态下，如图20B所示，若使DATAGET端子在规定的期间从“L”变化为“H”，则n型MOSFET632导通，在DWL中电流i以与输入数据对应的方向流过。由此，磁电阻元件MTJ0及MTJ1的电阻变化，根据输入数据，一方变化为高电阻状态，另一方变化为低电阻状态。然后，若使REFRESHN端子在规定的期间从“H”变化为“L”，则n型MOSFET627截止，p型MOSFET625及626导通。由此，节点n1和节点n2被暂时预充电为Vdd。然后，通过使REFRESHN端子再次返回“H”，n型MOSFET627导通，电流经由磁电阻元件MTJ0及MTJ1流向GND。通过该电流，节点n1及节点n2的电位逐渐接近GND电位。这时，磁电阻元件MTJ0及MTJ1中的电阻值较小的一方更快地放电，节点电位较快地降低。结果，由反演电路611及612的反演电路对的逻辑收敛，闩锁电路复原为与磁电阻元件MTJ0及MTJ1的电阻关系相对应的逻辑状态。
这样，在专利文献1中，通过使用了磁电阻元件的非易失性闩锁电路600，能够在逻辑电路内单独地配置非易失性闩锁电路和触发电路，此外，能够进行磁电阻元件的高速重写，所以具有不会影响逻辑电路整体的动作速度的效果。此外，公开了在存储元件的重写等中，不需要与逻辑动作所需的电压不同的高电压。
[第二以往例]
接着，作为第二以往例，说明使用了非专利文献1中记载的ReRAM(Resistive RAM)单元的非易失性闩锁电路。ReRAM单元是通过施加电应力(主要是电脉冲)，而电阻值变化的电阻变化元件。在非专利文献1中，公开了在银(Ag)电极和铂(Pt)电极之间加夹持有ZnCdS的电阻膜的元件。该以往例中的电阻变化元件通过从BE(Pt)电极向TE(Ag)电极流过电流这样的施加，并且若超过规定的电压电平则高电阻化，从TE电极向BE电极流过电流这样的施加，并且若超过规定的电压电平则低电阻化。通过将该元件如图21那样连接，构成非易失性闩锁电路。
图21是第二以往例的非易失性闩锁电路的电路构成图。同图中记载的非易失性闩锁电路700具备电阻变化元件711及712。通常动作时的电阻变化元件711和电阻变化元件712必定被重置为高电阻状态。在通常动作时的闩锁动作中，将Vctrl上拉(pull up)至Vdd，即使BL或BL_B是GND电平或Vdd电平，由于电阻变化元件711及712已经处于高电阻状态，所以不发生电阻变化，执行通常的闩锁动作。接着，将闩锁电路的逻辑状态储存到电阻变化元件中的情况下，将Vctrl在规定的期间置为GND电平。由此，BL和BL_B中的、与“H”侧连接的电阻变化元件变化为低电阻状态。进而，作为低电阻状态存储的闩锁电路的逻辑信息，若将Vctrl上拉至Vdd，则处于低电阻状态一方的电阻变化元件与另一方相比，电位更快地上升，所以低电阻状态的电阻变化元件所连接的一方收敛为“H”，另一方收敛为“L”，逻辑信息复原。并且，为了返回通常的闩锁动作，若电阻变化元件处于低电阻状态则耗电增大，所以需要将Vctrl端子提升至比Vdd大的电位，将低电阻状态的电阻变化元件重置为高电阻状态。
这样，根据非专利文献1的例，公开了仅追加电阻变化元件的2元件就实现了非易失性闩锁电路，完全不影响通常的闩锁动作的速度。
[第三以往例]
接着，作为第三以往例，说明使用了在专利文献2及专利文献3中举出的ReRAM单元的非易失性闩锁电路。
图22是说明将第三以往例的非易失性闩锁电路状态存储到电阻变化元件中的方法的电路示意图。此外，图23是在第三以往例的非易失性闩锁电路中，从存储在电阻变化元件中的电阻状态恢复为原来的闩锁状态的方法的电路示意图。在第三在先例中，为了存储闩锁状态，2个电阻变化元件成对使用。图22中记载的非易失性闩锁电路800是如下的交叉耦合型的闩锁电路，即，反演电路821的输出端子与反演电路822的输入端子连接，反演电路822的输出端子与反演电路821的输入端子连接。此外，通过对开关电路(未图示)进行切换，电阻变化元件811和电阻变化元件812经由节点x及节点y连接。
非易失性闩锁电路800的状态在节点x处于高电平、节点y处于低电平的情况下，在电阻变化元件811及812中朝向施加方向A所示的方向流过电流。这时，构成为电阻变化元件811的电阻值变化为高的状态(称为HR状态或简称为HR)，电阻变化元件812变化为比该HR状态的电阻值低的电阻状态(称为LR状态或简称为LR)。
非易失性闩锁电路800的状态在节点y处于高电平、节点x处于低电平的情况下，在电阻变化元件811及812中朝向施加方向B所示的方向流过电流。这时，构成为电阻变化元件811变化为LR状态，电阻变化元件812变化为HR状态，各个闩锁电路状态存储在电阻变化元件中。
另一方面，通过对开关电路(未图示)进行切换，反演电路821及822的电源线如图23所示那样连接有电阻变化元件811及812。在该电路连接中，若同图所示的电源端子A从0V上升至电源电压VDD，则在电阻变化元件811为HR且电阻变化元件812为LR的情况下，流过反演电路821的电流变少，流过反演电路822的电流变多。由此，反演电路821的输出比反演电路822的输出更快地启动，所以将节点y置为高电平并且使节点x收敛为低电平，恢复原来的闩锁状态。此外，相反，在电阻变化元件811为LR且电阻变化元件812为HR的情况下，流过反演电路821的电流变多，流过反演电路822的电流变少。由此，反演电路822的输出比反演电路821的输出更快地启动，所以将节点x置为高电平，并且使节点y收敛为低电平，恢复原来的闩锁状态。
这样，根据第三以往例的构成，通过开关电路将电阻变化元件从闩锁电路分离，完全不影响通常的闩锁动作的速度。此外，从电阻变化元件读取电阻状态、而恢复为原来的闩锁状态的情况的电压较小，恢复后不会对电阻变化元件施加电压的应力，所以能够较大地改善元件的耐性。
此外，作为电阻变化元件的单元构造的特征，在专利文献4中公开了：通过电阻变化元件中含有的氧化物层为第一氧含有率的第一氧化物层和比该第一氧化物层的氧含有率高的第二氧化物层的层叠构造来构成，决定电压施加的方向和电阻变化的方向。此外，在专利文献5中公开了，电阻变化元件所使用的电极材料使用标准电极电位较高和较低的材料，决定电压施加的方向和电阻变化的方向。
另外，在专利文献6中，示出了制造工序刚结束之后的电阻变化元件的电阻值(以下称为初始电阻值)是与通常动作时的电阻值相比非常高的电阻值。另外，示出了用于从初始电阻值向通常动作中使用的电阻值变化的电压VL1是大约－3V，而通常动作中使用的电压VL2及VL3是－1V左右，与其相比可知绝对值非常大。其中，所谓上述的“通常动作”，指的是在电阻变化元件中在信息的存储所使用的至少两个以上的电阻值之间迁移的动作。另外，以下将施加脉冲使得从上述初始电阻值向通常动作的电阻值变化的工序记作形成工序(forming process)。
在先技术文献
专利文献
专利文献1：日本特开2003-157671号公报
专利文献2：日本特开2008-85770号公报
专利文献3：国际公开第二009-060625号
专利文献4：国际公开第二008-149484号
专利文献5：国际公开第二009-050833号
专利文献6：国际公开第二010－038442号
非专利文献
非专利文献1“Nonvolatile SRAM Cell”,IEEE 2006,1－4244－0439－8/06
发明的概要
发明所要解决的课题
但是，在作为第一以往例举出的专利文献1的非易失性闩锁电路中，虽然将高速动作作为效果来叙述，但是从数据的输入到输出为止，不仅是MOSFET的开关延迟，还有向磁电阻元件的写入和读出动作，所以电路动作速度比通常的逻辑电路慢。进而，为了读出从元件写入的信息，产生OUT和作为其反转的OUT横线输出一起变为“H”电平这样的短时脉冲(glitch)。这样的短时脉冲在构成时钟同步的逻辑电路时，成为误动作的原因，并不优选。此外，需要作为数据的写入用控制信号的DATAGET和作为数据输出(读出)用控制信号的REFRESHN这2个控制线的时间分割控制，所以考虑DATAGET及REFRESHN动作的时间余裕的情况下，也成为阻碍高速动作的因素。并且，由于在每个闩锁动作中发生电阻变化元件的重写，所以可能导致对于电阻变化元件的重写耐性的寿命的劣化。
此外，在作为第二以往例举出的非专利文献1的非易失性闩锁电路中，用于非易失性的电路要素对通常的闩锁动作完全没有影响，所以由晶体管的开关速度决定的高速动作是可能的。但是，为了存储闩锁电路的状态，不仅是向电阻变化元件的状态写入和从存储的电阻变化元件读出状态的恢复动作，还需要使电阻变化元件全部成为高电阻状态的重置动作。此外，在将数据输入线通过电阻变化元件上拉的构成中，为了插入全部闩锁电路的信号线而固定地流过电流，耗电可能增大。并且，为了一次对大量的闩锁电路执行重置动作，需要对处于低电阻状态的多个电阻变化元件施加电压而流过电流的强力的驱动电路。进而，在通常的闩锁动作中，与处于“L”电平的输入端子侧连接的电阻变化元件始终被施加Vdd的电压，持续施加极高的应力。一般来说，在电阻变化元件中，例如若继续施加高电阻化电压，则该电阻变化元件逐渐向高电阻变化。这样，即使接着对该电阻变化元件施加用于低电阻化的电压，也不会低电阻化，即产生所谓的电阻状态的压印(imprint)现象。
进而，在作为第三以往例举出的专利文献2及专利文献3的闩锁电路中，需要将串联连接的2个电阻变化元件重写，所以作为施加电压，需要在使HR变化的电压上加上使LR变化的电压，产生闩锁电路的电源电压的增加、或电源生成电路的增加这样的缺点。此外，在恢复动作中，由于利用闩锁电路的电源接入的过渡响应，在同时进行多个闩锁电路的电源接入的情况下，电源电压紊乱，可能影响稳定的恢复动作。
此外，根据电阻变化元件的种类不同，尽管需要根据电阻变化元件的重写方向来进行电流限制，但是在使用电阻变化元件的非易失性闩锁电路中，在示出电阻变化动作中的电流限制的具体方案的在先例中没有公开。特别地，上述第三以往例的情况下，对串联连接的2个电阻变化元件中的、处于HR状态的电阻变化元件分配较多的电压。例如，若使图22中记载的电阻变化元件811为HR状态、使电阻变化元件812为LR状态，则最初对电阻变化元件811分配几乎全部电压成分。在此，若电阻变化元件811开始向LR状态变化，则伴随与此，对电阻变化元件812分配电压成分。但是，对电阻变化元件812分配电压成分的同时，电阻变化元件811的两端电压急速降低，到达通常的LR状态之前，有时电阻变化中断。即，从HR状态变化为LR状态时，虽然另一方的处于LR状态的电阻变化元件作为负载电阻动作，但是该另一方的负载电阻也变化，所以产生电阻变化不稳定的问题。
另外，在专利文献6所记载的电阻变化元件的形成工序中，施加绝对值大的电压振幅的VL1，因此与通常动作相比流过2倍至3倍的电流。这样，在同时形成多个、例如N个电阻变化元件的情况下，需要能够足以流过与通常动作的电流相比为3×N倍的电流的驱动器电路和电源布线宽度。如果从相反的观点论述，驱动电阻变化元件的驱动器电路和电源电路存在能够驱动的电流值的上限，因此需要对同时形成的元件数和形成的顺序进行管理。进而，在同时形成多个元件的情况下，在每个元件中电阻变化的电压、时间不均匀的情况下，发生以下问题：在率先成为低电阻的元件中流过电流，而对尚未变化的元件无法施加需要的电压。像这样，为了可靠地形成所有元件，需要与通常动作时相比更精细地控制同时使电阻变化的元件数和顺序。
综上所述，上述的以往例在闩锁动作的高速化、电阻变化元件的长寿命化、动作电压的低电压化、稳定性及形成的控制性等方面存在课题，都无法同时解决上述课题。
发明内容
本发明鉴于上述课题而做出，其目的在于，提供一种非易失性闩锁电路及非易失性触发电路，能够高速且高信赖性地执行稳定的闩锁状态的存储和复原。
用于解决课题的手段
为了解决上述课题，本发明的一个方式的非易失性闩锁电路的特征在于，具备：第一逻辑反转电路；第二逻辑反转电路，输入端子与所述第一逻辑反转电路的输出端子连接，输出端子与所述第一逻辑反转电路的输入端子连接；第一晶体管，具有第一端子、第二端子和第一控制端子，通过所述第一控制端子的电压，对所述第一端子与所述第二端子之间的导通状态进行控制；第二晶体管，具有第三端子、第四端子和第二控制端子，通过所述第二控制端子的电压，对所述第三端子与所述第四端子之间的导通状态进行控制；电阻变化元件，是用第一以及第二电极夹持由氧缺乏型的过渡金属氧化物构成的氧化物层的构造，向电流从所述第一电极流向所述第二电极的方向施加绝对值比规定的第一电压大的第一施加电压，从而向第一电阻状态推移，向电流从所述第二电极流向所述第一电极的方向施加绝对值比规定的第二电压大的第二施加电压，从而向电阻值比所述第一电阻状态大的第二电阻状态推移；加法放大电路，在所述第一及所述第二晶体管各自的控制端子上被施加了绝对值比所述第一电压以及所述第二电压小的读出电压的情况下，检测作为所述第一端子与所述第一电极的连接点的第一节点的电位和作为所述第四端子与所述第二电极的连接点的第二节点的电位的加法值；以及第三逻辑反转电路，使所述加法放大电路的输出反转；所述第一逻辑反转电路的所述输出端子与所述第一晶体管的所述第二端子经由第三节点连接，所述第二逻辑反转电路的所述输出端子与所述第二晶体管的所述第三端子经由第四节点连接；构成为从所述第二电阻状态向所述第一电阻状态推移时在所述电阻变化元件中流过的第一电流的绝对值小于从所述第一电阻状态向所述第二电阻状态推移时在所述电阻变化元件中流过的第二电流的绝对值；进而，所述电阻变化元件处于刚制造之后的电阻值比所述第二电阻状态大的第三电阻状态，如果向电流从所述第一电极流向所述第二电极的方向施加比所述第一施加电压大的第三施加电压，则从所述第三电阻状态变化至电阻值成为所述第一电阻状态的电阻值以下的第四电阻状态；所述加法放大电路检测所述第三电阻状态，在该检测的输出经由所述第三逻辑反转电路输入至所述第三节点或者所述第四节点的情况下，将所述第一逻辑反转电路和所述第二逻辑反转电路的状态设定为使所述电阻变化元件的电阻值从所述第三电阻状态变化至所述第四电阻状态所需的状态。
发明效果
根据本发明的构成，能够在逻辑电路内任意地配置非易失性闩锁电路和非易失性触发电路。此外，应用了本发明的非易失性闩锁电路和非易失性触发电路的逻辑电路整体的动作速度仅受到晶体管的开关性能的制约，完全不会由于非易失性功能追加而受到影响。此外，在作为非易失性闩锁电路和非易失性触发电路的存储元件的电阻变化元件中记录逻辑状态的信息时，不需要闪存器那样的较高的电压。另外，能够使处于刚制造之后的初始电阻值的电阻变化元件可靠且稳定地变化为期望的LR状态。
附图说明
图1是表示本发明的实施方式1的非易失性闩锁电路所具有的电阻变化元件的概略结构的一例的元件结构图。
图2A是表示本发明的实施方式1的电阻变化元件的电流-电压特性的一例的图表。
图2B是用于说明图2A中记载的电阻变化元件的电流-电压特性中的负电压特性的电压施加状态的图。
图2C是用于说明图2A中记载的电阻变化元件的电流-电压特性中的正电压特性的电压施加状态的图。
图3是本发明的实施方式1的非易失性闩锁电路的电路构成图。
图4是本发明的实施方式1的非易失性闩锁电路的模块构成图。
图5A是用于说明本发明的实施方式1的非易失性闩锁电路的写入(store)动作中的HR状态的写入的图。
图5B是用于说明本发明的实施方式1的非易失性闩锁电路的写入(store)动作中的LR状态的写入的图。
图6A是表示图2C的施加状态B中的向电阻变化元件的写入动作的电路图。
图6B是表示图2B的施加状态A中的向电阻变化元件的写入动作的电路图。
图7是在电阻变化元件的电流-电压特性中，将施加电流限制的各晶体管的负载电阻线重叠描绘的图表。
图8是在本发明的实施方式1的非易失性闩锁电路中，根据存储在电阻变化元件中的电阻值恢复闩锁电路的逻辑状态的读出(恢复)动作时的模块构成图。
图9A是用于说明在本发明的实施方式1的非易失性闩锁电路中，电阻变化元件为HR状态、节点1为高电平、节点2为低电平时的读出动作的图。
图9B是用于说明在本发明的实施方式1的非易失性闩锁电路中，电阻变化元件为HR状态、节点1为低电平、节点2为高电平时的读出动作的图。
图9C是用于说明在本发明的实施方式1的非易失性闩锁电路中，电阻变化元件为LR状态、节点1为高电平、节点2为低电平时的读出动作的图。
图9D是用于说明在本发明的实施方式1的非易失性闩锁电路中，电阻变化元件为LR状态、节点1为低电平、节点2为高电平时的读出动作的图。
图10是说明本发明的实施方式1的非易失性闩锁电路的形成工序的动作流程图。
图11是表示本发明的实施方式1的变形例的非易失性闩锁电路的电路结构图。
图12是表示本发明的实施方式2的非易失性闩锁电路的电路结构图。
图13A是表示向本发明的实施方式2的电阻变化元件的HR写入动作的电路图。
图13B是表示向本发明的实施方式2的电阻变化元件的LR写入动作的电路图。
图13C是表示向本发明的实施方式2的电阻变化元件的形成动作的电路图。
图14是在电阻变化元件的电流-电压特性中，将施加电流限制的各晶体管的负载电阻线重叠描绘的图表。
图15是在电阻变化元件的初始状态下的电流-电压特性中，将施加电流限制的各晶体管的负荷电阻线重叠描绘的图表。
图16A是本发明的实施方式3的非易失性触发电路的电路结构图。
图16B是表示本发明的实施方式3的非易失性触发电路的逻辑表的图。
图17A是表示本发明的实施方式3的变形例的非易失性触发电路的电路结构图。
图17B是表示本发明的实施方式3的变形例的非易失性触发电路的逻辑表的图。
图18A是表示本发明的实施方式4的非易失性闩锁模组的结构的电路结构图。
图18B是表示本发明的实施方式4的非易失性信号处理装置的结构的电路结构图。
图19是说明本发明的实施方式4的非易失性信号处理装置的形成工序的时序图。
图20A是第一以往例的非易失性闩锁电路的电路结构图。
图20B是第一以往例的非易失性闩锁电路的动作时序图。
图21是第二以往例的非易失性闩锁电路的电路结构图。
图22是用于说明第三以往例的将闩锁电路的状态存储到电阻变化元件的方法的电路结构图。
图23是用于说明在第三以往例的闩锁电路中，根据存储在电阻变化元件中的电阻状态恢复原来的闩锁状态的方法的电路结构图。
具体实施方式
前述的以往的非易失性闩锁电路都无法同时解决以下的课题。
课题1：闩锁动作的动作速度无法与单体的闩锁电路同等程度地高速化。
课题2：由于对每个闩锁动作重写电阻变化元件，元件寿命变短。
课题3：未施加与适于重写和读出的电压值及时间对应的电压，元件寿命变短。
课题4：由于是将多个电阻变化元件串联连接的构成，重写电压无法低电压化。
课题5：在恢复动作中利用电源电压上升的过渡期，因此动作不稳定。
课题6：没有在电阻变化时进行电流限制的构成，所以电阻变化不稳定。
课题7：为了可靠地实施电阻变化元件的形成，驱动元件数和形成顺序受到限制。
为了解决上述课题，本发明的一个方式的非易失性闩锁电路的特征在于，具备：第一逻辑反转电路；第二逻辑反转电路，输入端子与所述第一逻辑反转电路的输出端子连接，输出端子与所述第一逻辑反转电路的输入端子连接；第一晶体管，具有第一端子、第二端子和第一控制端子，通过所述第一控制端子的电压对所述第一端子与所述第二端子之间的导通状态进行控制；第二晶体管，具有第三端子、第四端子和第二控制端子，通过所述第二控制端子的电压对所述第三端子与所述第四端子之间的导通状态进行控制；电阻变化元件，是由第一及第二电极夹持由氧缺乏型的过渡金属氧化物构成的氧化物层的构造，向电流从所述第一电极流向所述第二电极的方向施加绝对值比规定的第一电压大的第一施加电压，从而向第一电阻状态推移，向电流从所述第二电极流向所述第一电极的方向施加绝对值比规定的第二电压大的第二施加电压，从而向电阻值比所述第一电阻状态大的第二电阻状态推移；加法放大电路，在所述第一及所述第二晶体管各自的控制端子上被施加了绝对值比所述第一电压以及所述第二电压小的读出电压的情况下，检测作为所述第一端子与所述第一电极的连接点的第一节点的电位和作为所述第四端子与所述第二电极的连接点的第二节点的电位的加法值；以及第三逻辑反转电路，使所述加法放大电路的输出反转；所述第一逻辑反转电路的所述输出端子与所述第一晶体管的所述第二端子经由第三节点连接，所述第二逻辑反转电路的所述输出端子与所述第二晶体管的所述第第三端子经由第四节点连接；构成为：从所述第二电阻状态向所述第一电阻状态推移时在所述电阻变化元件中流过的第一电流的绝对值小于从所述第一电阻状态向所述第二电阻状态推移时在所述电阻变化元件中流过的第二电流的绝对值；进而，所述电阻变化元件处于刚制造之后的电阻值比所述第二电阻状态大的第三电阻状态，如果向电流从所述第一电极流向所述第二电极的方向施加比所述第一施加电压大的第三施加电压，则从所述第三电阻状态变化为电阻值为所述第一电阻状态的电阻值以下的第四电阻状态；所述加法放大电路检测所述第三电阻状态，在该检测的输出经由所述第三逻辑反转电路输入至所述第三节点或者所述第四节点的情况下，将所述第一逻辑反转电路和所述第二逻辑反转电路的状态设定为使所述电阻变化元件的电阻值从所述第三电阻状态变化至所述第四电阻状态所需的状态。
根据这样的构成，通过将晶体管的控制端子例如设为接地电位，由逻辑反转电路构成的闩锁动作部和由晶体管及电阻变化元件构成的状态存储部被电切断，上述闩锁动作部能够与上述状态存储部独立地动作。因此，解决了前述的课题1，闩锁动作的动作速度能够与没有状态存储部的单体的闩锁电路同等程度地高速动作。此外，作为闩锁电路的逻辑状态，在第三节点(节点1)为高电平，第四节点(节点2)为低电平，对控制端子施加写入电压而驱动电阻变化元件的情况下，第一晶体管作为电流限制元件动作。此外，在第三节点(节点1)为低电平，第四节点(节点2)为高电平，对控制端子施加写入电压而驱动电阻变化元件的情况下，第二晶体管作为电流限制元件动作。由此，解决了课题6。此外，通过上述控制端子能够自如地进行写入控制，所以不对每个闩锁动作重写电阻变化元件，在重写时仅施加需要的电压和时间，解决了前述的课题2及课题3，能够进行稳定的重写动作。进而，用于闩锁电路的逻辑状态的存储的电阻变化元件为1个，所以也解决了前述的课题4，能够使重写电压低电压化。
由此，如第三以往例中所说明，从电阻变化元件的电阻状态复原为原来的闩锁状态时，不使用电源启动的不稳定的过渡期间，因此解决了前述的课题5。此外，将读出所需的、并且应力较小的低电压仅施加必要时间，所以也解决了前述的课题3中的读出时的课题，能够实现极稳定的复原动作。
进而，在处于电阻变化元件的电阻值非常大的第三电阻状态时，利用第三逻辑反转电路的输出使闩锁电路的状态恢复，接着，向电阻变化元件施加具有第三施加电压的电压振幅的写入脉冲，从而能够使电阻变化元件的电阻值可靠地从第三电阻状态变化至第四电阻状态。由此，也能够解决课题7，能够提供一种能够可靠地实施不限制驱动元件数或形成顺序的形成的非易失性闩锁电路。
另外，在优选的形态中，具备：写入电路，在使所述电阻变化元件从所述第一电阻状态向所述第二电阻状态推移时，或从所述第二电阻状态向所述第一电阻状态推移时，或从所述第三电阻状态向所述第四电阻状态推移时，向所述第一控制端子施加第一写入电压，向所述第二控制端子施加绝对值比所述第一写入电压大的第二写入电压。
由此，将闩锁电路的逻辑状态写入电阻变化元件的情况下，在变化为作为第二电阻状态的HR状态时，第二晶体管作为电流限制元件动作，在变化为作为第一电阻状态的LR状态时，第一晶体管作为电流限制元件动作。即使第一晶体管的栅极宽度和第二晶体管的栅极宽度处于相等的关系，通过设为第一写入电压＜第二写入电压的关系，能够防止电阻变化元件被写入为超过第二晶体管的驱动能力这样的异常的低电阻值。因此，能够使处于LR状态的电阻变化元件可靠地变化为HR状态。因此，使用晶体管的栅极宽度相同的晶体管也解决了前述的课题6，能够稳定地维持良好的电阻变化动作，提供存储动作的可靠性非常高的非易失性闩锁电路。
另外，在优选的形态中，具备：写入电路，在使所述电阻变化元件从所述第二电阻状态向所述第一电阻状态推移时，或者从所述第三电阻状态向所述第四电阻状态推移时，向所述第一控制端子以及所述第二控制端子施加第三写入电压，在从所述第一电阻状态向所述第二电阻状态推移时，或者从所述第四电阻状态向所述第二电阻状态推移时，向所述第一控制端子以及所述第二控制端子施加绝对值比所述第三写入电压大的第四写入电压。
由此，能够使用最小尺寸的晶体管来构成闩锁电路。
另外，在优选的形态中，具备：写入电路，在使所述电阻变化元件从所述第一电阻状态向所述第二电阻状态推移时，或者从所述第二电阻状态向所述第一电阻状态推移时，或者从所述第四电阻状态向所述第二电阻状态推移时，向所述第一控制端子以及所述第二控制端子施加第五写入电压；所述第一晶体管的栅极宽度比所述第二晶体管的栅极宽度小。
由此，使电阻变化元件从LR状态变化为HR状态时，第二晶体管作为负载电阻动作，此外，使电阻变化元件从HR状态变化为LR状态时，第一晶体管作为负载电阻动作。对第一控制端子及第二控制端子输入了相等的第五写入电压，但是根据栅极宽度的不同，第一晶体管的导通电阻比第二晶体管的导通电阻大。因此，能够防止电阻变化元件被写入为超过第二晶体管的驱动能力这样的异常的低电阻值。因此，能够使处于LR状态的电阻变化元件通过第二晶体管可靠地变化为HR状态。由此，解决了前述的课题6，稳定地维持良好的电阻变化动作，能够提供存储动作的可靠性非常高的非易失性闩锁电路。
另外，在优选的形态中，所述氧化物层包含由第一过渡金属构成的第一氧化物层和由第二过渡金属构成的第二氧化物层的层叠构造，所述第一氧化物层的氧缺乏度比所述第二氧化物层的氧缺乏度大，所述第二电极和所述第二氧化物层相接，所述第一电极和所述第一氧化物层相接。
由此，通过向电流从第二电极流向第一电极的方向施加电压，电阻变化元件向相当于第一电阻值的高电阻状态迁移。相反，通过向电流从第一电极流向第二电极的方向施加电压，电阻变化元件向相当于比上述第一电阻值低的电阻值的低电阻状态迁移。
此外，在优选的形态中，所述第一氧化物层是具有以TaOx(其中0.8≤x≤1.9)表示的组成的钽氧化物层。
此外，在优选的形态中，所述第二氧化物层是具有以TaOy(其中2.1≤y)表示的组成的第二钽氧化物层。
由此，为了追加非易失性的功能而追加的电阻变化元件由钽氧化物形成。Ta是以作为其氮化物的TaN或作为氧化物的Ta2O5等，已经在半导体工艺中应用的材料。钽氧化物能够在从室温到比较低温的处理中形成。即，在形成电阻变化元件的工序中，不存在具有较高处理温度的热工序，不会影响晶体管的性能。此外，不需要与逻辑电路区域分开地形成记录状态的存储器单元阵列区域。因此，将构成逻辑电路的晶体管形成在半导体基板上之后，能够将电阻变化元件形成在插塞接头的一部分的布线层上，所以不会影响逻辑电路中的集成化及细微化。
此外，在优选的形态中，所述第二电极的材料的标准电极电位比所述第一电极的材料高。
由此，将电阻变化元件写入为HR状态之后，即使为了恢复闩锁电路的状态而执行恢复动作，也不会发生使处于HR状态的电阻变化元件变为LR状态那样的噪音，能够提供数据保持的可靠性较高的非易失性闩锁电路。
此外，本发明的一形态的非易失性触发电路是具备上述记载的非易失性闩锁电路的非易失性触发电路，其特征在于，所述第一及所述第二逻辑反转电路分别是具备至少2以上的输入端子的第一NAND栅极电路及第二NAND栅极电路，所述第一NAND栅极电路的输出端子和所述第二NAND栅极电路的输入端子的1个经由所述第三节点连接，所述第二NAND栅极电路的输出端子和所述第一NAND栅极电路的输入端子的1个经由所述第四节点连接，所述第一NAND栅极电路的所述输出端子和所述第一晶体管的所述第二端子经由所述第三节点连接，所述第二NAND栅极电路的所述输出端子和所述第二晶体管的所述第四端子经由所述第四节点连接。
或者也可以是，本发明的一形态的非易失性触发电路是具备上述记载的非易失性闩锁电路的非易失性触发电路，所述第一及所述第二逻辑反转电路分别是具备至少2输入以上的输入端子的第一NOR栅极电路及第二NOR栅极电路，所述第一NOR栅极电路的输出端子和所述第二NOR栅极电路的输入端子的1个经由所述第三节点连接，所述第二NOR栅极电路的输出端子和所述第一NOR栅极电路的输入端子的1个经由所述第四节点连接，所述第一NOR栅极电路的所述输出端子和所述第一晶体管的所述第二端子经由所述第三节点连接，所述第二NOR栅极电路的所述输出端子和所述第二晶体管的所述第四端子经由所述第四节点连接。
根据这些结构，能够提供一种非易失性触发电路，解决了前述的课题1～7的全部，具有高速且高信赖性的数据保持能力，能够执行稳定的形成工序，能够极稳定地记录及恢复触发电路的数据闩锁状态。
另外，本发明的一形态的非易失性信号处理装置具备N个上述记载的非易失性闩锁电路或者上述记载的非易失性触发电路，其特征在于，N个所述非易失性闩锁电路或者所述非易失性触发电路各自构成具备读出/写入控制电路和判定电路的电路模组，该读出/写入控制电路进行读出脉冲及写入脉冲的输入选择及输入禁止，该判定电路判定内置的所述电阻变化元件是否从所述第三电阻状态变为所述第一电阻状态；所述非易失性信号处理装置具备N个所述电路模组，设为构成第k(N－2以下的自然数)个所述电路模组的所述判定电路的输出信号输入至构成第(k+1)个所述电路模组的所述读出/写入控制电路，构成所述第(k+1)个所述电路模组的所述判定电路的输出信号输入至构成第(k+2)个所述电路模组的所述读出/写入控制电路；N个所述模组被串联连接，通过输出第N个所述电路模组的所述判定电路的输出信号，确认全部所述电路模组中内置的所述电阻变化元件从所述第三电阻状态变化至所述第一电阻状态。
根据该结构，通过从第N个电路模组的判定电路输出输出信号，能够确认全部电路模组中内置的电阻变化元件已经从第三电阻状态变化至第一电阻状态。由此，能够可靠地完成针对处于非易失性信号处理装置中的全部非易失性闩锁电路或者非易失性触发电路的形成工序。
以下，参照附图说明本发明的实施方式。另外，以下的各实施方式所示的膜厚、电阻及电压等的数值只是作为具体例的一例，不限于这些数值。
(实施方式1)
[电阻变化元件的构成]
首先，说明在本发明的非易失性闩锁电路及触发电路中使用的电阻变化元件。
图1是表示本发明的实施方式1的非易失性闩锁电路所具有的电阻变化元件的概略构成的一例的元件构成图。同图中记载的电阻变化元件500形成于包含一般的CMOS晶体管的半导体工艺构造上，例如使用半导体基板上的插塞层507连接。此外，通过源极/漏极区域506及栅极氧化膜层505在基板上构成MOS晶体管。
电阻变化元件500具备：作为第一电极的第一电极层501，形成在金属布线层508上；作为第二电极的第二电极层504；以及第一电阻变化层502及第二电阻变化层503，被第一电极层501及第二电极层504夹持。在本实施方式中，第一电阻变化层502是由第一过渡金属构成的氧缺乏型的第一氧化物层，例如是氧含有率较低的第一钽氧化物层。氧缺乏型的氧化物层的定义在后面叙述。此外，第二电阻变化层503是由第二过渡金属构成的第二氧化物层，例如是形成在上述第一钽氧化物层上的、氧含有率高于上述第一钽氧化物层的第二钽氧化物层。通过采用这样的构成，能够促进第二电阻变化层503内的氧化还原反应，稳定地发生电阻变化。
另外，在图1中，在作为第二层的插塞层507中配置有电阻变化元件500，但是不限于此，可以根据半导体工艺来适当地变更为最佳的配置及形状，并且电阻变化元件的构造也可以变更层配置的顺序，或者为了改善层间的密接性而插入密接层等。
第一电极层501及第二电极层504的材料例如使用Pt(铂)、Ir(铱)、Pd(钯)、W(钨)、Cu(铜)、Al(铝)、TiN(氮化钛)、TaN(氮化钽)及TiAlN(氮化钛铝)等。
与第二电阻变化层503相接的第二电极层504的材料的标准电极电位优选为比构成第二电阻变化层503的过渡金属的标准电极电位高。此外，与第一电阻变化层502相接的第一电极层501的材料的标准电极电位优选为比第二电极层504的材料的标准电极电位小，并且比构成第一电阻变化层502的过渡金属的标准电极电位小。
这是因为，标准电极电位的值越高则越不易被氧化，所以在与标准电极电位更高的电极相接的电阻变化层中，氧离子能够高效地参与氧化还原反应，能够得到稳定的电阻变化。
在上述的电极材料中，标准电极电位比构成电阻变化层的过渡金属高的材料为Pt(铂)、Ir(铱)、Pd(钯)，作为第二电极层504的材料是优选的。
另外，在图1中，第一电极层501和第二电极层504构成为具有相同径的形状，但是不限于此，可以根据半导体工艺适当地采用最佳的形状。
第一电阻变化层502及第二电阻变化层503的材料例如使用氧缺乏型的过渡金属氧化物(优选为氧缺乏型的钽氧化物)。氧缺乏型的过渡金属氧化物是指，与具有化学计量的组成的氧化物相比，氧的含有率(原子比：氧原子数在总原子数中所占的比例)较少的氧化物。例如，过渡金属元素为钽(Ta)的情况下，化学计量的氧化物的组成为Ta2O5，Ta和O的原子数的比率(O/Ta)为2.5。因此，在氧缺乏型的Ta氧化物中，Ta和O的原子比大于0且小于2.5。作为过渡金属元素的种类，例如可以举出Fe(铁)、Zn(锌)、Cr(铬)、Ni(镍)、Ti(钛)、W、Hf(铪)等，化学计量的氧化物的组成根据各个元素的价数而不同。
此外，构成第一电阻变化层502的第一过渡金属和构成第二电阻变化层503的第二过渡金属也可以相互不同。例如，作为第一电阻变化层502使用氧含有率较低的氧缺乏型的第一钽氧化物层(TaOx)的情况下，作为第二电阻变化层503可以使用例如钛氧化物层(TiO2)。这时，优选为构成第二电阻变化层503的第二氧化物层的电阻值比构成第一电阻变化层502的第一氧化物层的电阻值大。这时，优选为构成第二电阻变化层503的第二氧化物层的氧缺乏度比构成第一电阻变化层502的第一氧化物层的氧缺乏度小。在此，氧缺乏度是指，相对于化学计量的组成的氧缺乏的程度(比率)。例如，化学计量的组成的钽氧化物为Ta2O5，钛氧化物为TiO2。是指将它们设为氧缺乏度0％、将金属Ta及金属Ti设为氧缺乏度100％时的该氧化物层的氧缺乏度。一般来说，金属氧化物的氧缺乏度越小，电阻越高。
此外，优选为构成第二电阻变化层503的过渡金属的标准电极电位比构成第一电阻变化层502的过渡金属的标准电极电位小。通过采用这样的构成，对第二电阻变化层503高效地施加电阻变化所需的电压，并且促进第二电阻变化层503内的氧化还原反应，能够更稳定地发生电阻变化。
在本实施方式中，氧缺乏型的过渡金属氧化物优选为氧缺乏型的钽氧化物(以下记载为Ta氧化物)。更优选为，第一电阻变化层502是具有以TaOx(其中0＜x＜2.5)表示的组成的第一钽氧化物层，第二电阻变化层503是具有以TaOy(其中x＜y)表示的组成的第二钽氧化物层，这2层形成层叠构造。另外，也可以适当地配置上述2层以外的其他层，例如氧含有率与第一及第二钽氧化物层不同的第三钽氧化物层或其他过渡金属氧化物层等，此外，也可以在上述2层中掺杂少量的杂质。在此，作为第一钽氧化物层的TaOx优选为满足0.8≤x≤1.9，作为第二钽氧化物层的TaOy优选为满足2.1≤y。此外，第一钽氧化物层的厚度优选为5nm以上50nm以下，而第二钽氧化物层的厚度优选为1nm以上8nm以下，第二钽氧化物层的厚度优选为比第一钽氧化物层薄。
在以上那样构成的电阻变化元件500中，向电流从与第二电阻变化层503相接的第二电极层504流向与第一电阻变化层502相接的第一电极层501的方向，施加规定的第二电压，从而电阻变化元件向相当于第二电阻状态的高电阻状态(称为HR状态或HR)迁移。相反，通过向电流从第一电极层501流向第二电极层504的方向施加规定的第一电压，向相当于具有比上述第二电阻状态低的电阻值的第一电阻状态的低电阻状态(称为LR状态或LR)迁移。
另外，电阻变化元件500处于刚制造之后的电阻值比高电阻状态更大的第三电阻状态，通过向电流从第一电极层501流向第二电极层504的方向施加比第一施加电压更大的第三施加电压，从该第三电阻状态变化至电阻值为低电阻状态的电阻值以下的第四电阻状态。
[电阻变化元件的电流-电压特性]
接着，说明本实施方式的电阻变化元件的电流-电压特性。
图2A是表示本发明的实施方式1的电阻变化元件的电流-电压特性的一例的图表。此外，图2B是用于说明图2A中记载的电阻变化元件的电流-电压特性中的负电压特性的电压施加状态的图，图2C用于说明图2A中记载的电阻变化元件的电流-电压特性中的正电压特性的电压施加状态的图在。在图2B所示的施加状态A及图2C所示的施加状态B中，如图1所示，电阻变化元件500的第一电极层501和N型MOS晶体管都经由节点D串联地连接。此外，如图2B及图2C所示，N型MOS晶体管的基板接地到接地电平(GND)。
并且，在施加状态A下，将节点B接地到GND，在对节点C的晶体管的栅极端子施加4V的状态下，使对节点A施加的脉冲电压(VP)以规定的梯度量增加及減少。将这时的脉冲电压和脉冲电流的量在图2A中作为负极性标记。另一方面，在施加状态B下，通过半导体开关等，将连接关系从施加状态A切换，从而将节点A接地到GND，在对节点C的晶体管的栅极端子同样施加了4V的状态下，使对节点B施加的脉冲电压(VP)以规定的梯度量增加及減少。将这时的脉冲电压和脉冲电流的量在图2A中作为正极性标记。
如图2A所示，本发明中使用的电阻变化元件在电流-电压特性中表现出磁滞特性。将电流从第二电极层504流向第一电极层501的施加作为正电压施加，将电流从第一电极层501流向第二电极层504的施加作为负电压施加定义的情况下，可知通过正电压施加来高电阻化，通过负电压施加来低电阻化。另外，通过正电压及负电压的哪一个极性的施加来高电阻化或低电阻化只是定义上的差异，对本发明来说并不重要。即，在本实施方式中使用的电阻变化元件如图2A所示，施加规定的电压电平以上，通过流过可变电阻层的电流的方向来决定电阻值增加还是減少。
[非易失性闩锁电路的构成]
接着，使用图3说明本发明的实施方式1的非易失性闩锁电路。
图3是本发明的实施方式1的非易失性闩锁电路的电路构成图。同图中记载的非易失性闩锁电路100具备：电阻变化元件1、晶体管6及7、反演电路20、21及23、加法放大电路22、传输栅极TMG1、TMG2及TMG3。反演电路20具备晶体管2及4，反演电路21具备晶体管3及5。反演电路23具备晶体管13及14。加法放大电路22具备晶体管8、9、10及11、电阻元件12。
传输栅极TMG1控制为在G端子的信号电平为高时导通而为低时截止，在GB端子输入G端子的反转信号。同样，传输栅极TMG2控制为在R端子的信号电平为高时导通而为低时截止，在RB端子输入R端子的反转信号。另外，传输栅极TMG3控制为在F端子的信号电平为高时导通而为低时截止，在FB端子输入F端子的反转信号。
电阻变化元件1例如具有与图1中记载的电阻变化元件500同样的构造，具有与图2A中记载的电流-电压特性同样的特性。
晶体管2、3，10、11及13例如是p型MOSFET，晶体管4～9及14例如是n型MOSFET。
反演电路20及21分别是一方的输出端子与另一方的输入端子交叉耦合连接的第一逻辑反转电路及第二逻辑反转电路，构成闩锁动作部。此外，反演电路20的输出端子经由节点1与晶体管6的源极端子及漏极端子的某一方连接，晶体管6的源极端子及漏极端子的某另一方经由节点3与电阻变化元件1的第一电极连接，电阻变化元件1的第二电极经由节点4与晶体管7的源极端子及漏极端子的某另一方连接，晶体管7的源极端子及漏极端子的某一方经由节点2与反演电路21的输出端子连接。即，晶体管6、电阻变化元件1、晶体管7按照该顺序串联连接，构成状态存储部，经由该串联连接，反演电路20的输出端子和反演电路21的输出端子连接。
另外，第一晶体管与晶体管6对应，第二晶体管与晶体管7对应。此外，第一晶体管的第一端子与晶体管6的源极端子及漏极端子的某一方对应，第二端子与晶体管6的源极端子及漏极端子的某另一方对应。此外，第二晶体管的第一端子与晶体管7的源极端子及漏极端子的某一方对应，第二端子与晶体管7的源极端子及漏极端子的某另一方对应。进而，第三节点、第四节点、第一节点、第二节点分别与上述节点1、节点2、节点3、节点4对应。
另外，电阻变化元件1连接为，向电流从节点4流向节点3的方向，施加比规定的第二电压大的第二施加电压，从而向HR状态(第二电阻状态)迁移，通过向电流从节点3流向节点4的方向，施加比规定的第一电压大的第一施加电压，从而向LR状态(第一电阻状态)迁移。进而，对作为晶体管6及7的控制端子的栅极端子施加的栅极电压能够从Ctrl端子进行控制。
此外，位于电阻变化元件1的两端的节点3及节点4分别与晶体管8及9的栅极端子连接，晶体管8及9的源极端子被接地至GND，漏极端子彼此连接。晶体管10及11构成电流反射镜电路，该反射比例如为1：10。即，将流过晶体管8及9的合成电流放大为10倍的电流流过电阻元件12。为了便于理解，将电阻元件12作为固定电阻图示，但是也可以使用晶体管的导通电阻等非线性的电阻元件。加法放大电路22对晶体管6及7的栅极端子施加绝对值小于第一电压及第二电压的读出电压的情况下，将与节点3及节点4的栅极电位相对应的各个漏极电流相加，被电流反射镜放大，并流过电阻元件12。将由此产生的电阻元件12两端的电压经由节点5以及传输栅极TMG2输入至反演电路20的输入端子及反演电路21的输出端子。另外，加法放大电路22将与上述加法值对应的电压经由节点5输出至由晶体管13及14构成的反演电路23的输入端子。反演电路23使与上述加法值对应的电压反转，将该反转后的电压经由传输栅极TMG3输出至反演电路20的输入端子以及反演电路21的输出端子。
反演电路23是使加法放大电路22的输出反转的第三逻辑反转电路。
图4是本发明的实施方式1的非易失性闩锁电路的模块构成图。本构成图将图3中记载的非易失性闩锁电路100的电路图重新标记为模块图，在两图中，附加有同一记号的构成要素是相同的。
接着，依次说明本实施方式的非易失性闩锁电路100的动作。
[闩锁动作]
首先，在非易失性闩锁电路100的闩锁动作中，在图3或图4中，Ctrl端子、传输栅极TMG2的R端子及传输栅极TMG3的F端子的信号电平被设为低(GND电平)(其中RB端子及FB端子为VDD)。由此，晶体管6及7、传输栅极TMG2及TMG3成为截止，所以电阻变化元件1及加法放大电路22从由反演电路20及21构成的闩锁动作部分离，该闩锁动作部作为一般的交叉耦合型闩锁电路进行动作。
即，电阻变化元件和用于进行非易失性动作的附属电路对闩锁动作没有任何影响，所以闩锁动作的动作速度不会劣化，能够大致以作为闩锁动作部的构成要素的MOSFET的动作速度来执行。此外，去除了固定地流过电阻变化元件的电流，不影响由CMOS电路构成的闩锁动作部的低耗电的特性。此外，不会由闩锁动作对电阻变化元件施加应力，所以也没有对电阻变化元件施加的劣化因素。另外，通过对传输栅极TMG1的G端子输入同步用的时钟信号(CLK)、对GB端子输入CLK的反转信号，上述闩锁动作部还能够作为时钟同步型的D闩锁电路进行动作。
[存储动作]
接着，使用图5A～图7说明作为本发明的特征之一的闩锁状态的存储动作、即向电阻变化元件的信息的写入动作、即闩锁状态的存储动作。在图5A～图6B中，附加有与图3及图4相同记号的构成要素表示相同内容。
图5A是用于说明本发明的实施方式1的非易失性闩锁电路的写入(存储)动作中的HR状态的写入的图，图5B是用于说明LR状态的写入的图。具体地说，在图5A中，在实施方式1的非易失性闩锁电路中，表示将节点1闩锁为低电压、将节点2闩锁为高电压的状态，在图5B中，表示将节点1闩锁为高电压、将节点2闩锁为低电压的状态。在两图所表示的状态中，若从Ctrl端子向晶体管6及7的栅极端子施加具有绝对值大于第一电压或第二电压的电压振幅Vw(|Vw|＞|第一电压|或|Vw|＞|第二电压|)的写入脉冲，则对电阻变化元件1施加晶体管的阈值电压Vt从Vw压降后的电压振幅的脉冲。因此，更优选为将所述的|第一电压|或|第二电压|决定为比加上Vt后的电压的电压振幅大的|Vw|。上述写入电压例如由非易失性闩锁电路100所具备的写入电路生成，从该写入电路向上述Ctrl端子输出。在图5A所示的节点1及节点2的状态下，第二电流从节点2向节点1的方向流动，电阻变化元件1向HR状态迁移。另一方面，在图5B所示的节点1及节点2的状态下，相反，第一电流从节点1向节点2的方向流动，电阻变化元件1向LR状态迁移。
这时，构成为上述第一电流的绝对值比上述第二电流的绝对值小。例如，使用相同尺寸的晶体管6及7向电阻变化元件1写入的情况下，能够将对晶体管6及7的栅极端子施加的电压振幅Vw的写入脉冲如下设置。将使电阻变化元件1从HR状态向LR状态迁移时的电压振幅的绝对值设为Vw1(第三写入电压)、将使LR状态向HR状态迁移时的电压振幅的绝对值设为Vw2(第四写入电压)时，满足Vw1＜Vw2。通过采用这样的构成，能够使用最小尺寸的晶体管来构成闩锁电路。
此外，也可以是，使用相同电压振幅Vw的写入脉冲(第五写入电压)向电阻变化元件1写入的情况下，若比较晶体管6的栅极宽度Wa和晶体管7的栅极宽度Wb，将晶体管6及7设计为满足Wa＜Wb的关系。另外，这时的晶体管6及7的栅极长度相同。通过采用这样的构成，能够使用简单的构成的写入电路。对此，使用图6A、图6B及图7来详细说明。
图6A是表示图2C的施加状态B中的向电阻变化元件的写入动作的电路图，图6B是表示图2B的施加状态A中的向电阻变化元件的写入动作的电路图。进而，图7是在电阻变化元件的电压-电流特性中，将施加电流限制的各晶体管的负载电阻线重叠描绘的图表。
在图6A中，晶体管7的漏极(节点2)被施加与高电压对应的、大致与电源电压VDD相近的值。另一方面，晶体管6的源极(节点1)被接地为与低电压对应的、大致与接地电平(GND)相近的值。即，对于电阻变化元件1，晶体管7作为源极跟随电路进行动作，所以晶体管7的栅极宽度Wb与晶体管6的栅极宽度Wa大致相同，或者即使稍微比晶体管6的栅极宽度Wa宽，与通过晶体管的反馈偏压效应以源极接地的方式动作的晶体管6相比，晶体管7的电流驱动能力下降。即，在图6A中记载的电阻变化元件1的HR化中，流过元件的电流由晶体管7的驱动能力决定。相反，在图6B中，晶体管6的漏极(节点1)被施加与高电压对应的、大致与电源电压VDD相近的值。另一方面，晶体管7的源极(节点2)被接地为与低电压对应的、大致与接地电平(GND)相近的值。即，对于电阻变化元件1，晶体管6作为源极跟随电路进行动作，所以与以源极接地动作的晶体管7相比，晶体管6的电流驱动能力更加下降。即，在图6B中记载的电阻变化元件1的LR化中，流过电阻变化元件1的电流由晶体管6的驱动能力决定。
如上所述，使电阻变化元件1从LR状态向HR状态变化时，能够对LR状态的电阻变化元件1施加的电压电平被晶体管7的驱动能力限制，相反，从HR状态向LR状态变化时，能够对变化后的LR状态的电阻变化元件1施加的电压电平被晶体管6的驱动能力限制。
图7所示的电流-电压特性将图6A的施加状态作为正极性、将图6B的施加状态作为负极性来标记。在图7中，对处于HR状态的电阻变化元件1的两端施加了规定的第一电压(|Va|)以上时，开始向LR的推移。这时的LR状态的电阻值由负载电阻决定，在晶体管6的负载电阻线与Va相交的动作点A，停止向低电阻的推移，电阻值被决定。另一方面，从LR状态向HR状态的推移在电阻变化元件1的两端的电压超过动作点B的规定的第二电压Vb时开始。
在本发明的实施方式1中使用的由氧缺乏型的钽氧化物构成的电阻变化元件1的情况下，如图2A的特性那样，上述|Va|和上述|Vb|处于大致相等的关系。如上所述，使电阻变化元件1从LR状态向HR状态变化的情况下，向电阻变化元件1的施加电压由晶体管7的驱动能力决定，但是通过配置栅极宽度比晶体管6宽的晶体管7，能够对LR状态的电阻变化元件1施加Vb以上的电压。这种情况如图7所示，能够理解与使晶体管6的负载电阻线以原点为中心点对称移动的反射镜标记的负载电阻线相比，晶体管7的负载电阻线的斜率较大。
如上所述，根据本发明的实施方式1的构成，将闩锁动作部的逻辑状态写入电阻变化元件1的情况下，在变化为HR状态时，晶体管7作为电流限制元件动作，变化为LR状态时，晶体管6作为电流限制元件动作。因此，通过预先将晶体管6的栅极宽度(Wa)和晶体管7的栅极宽度(Wb)的关系设为Wa＜Wb，能够防止电阻变化元件1被写入为超过晶体管7的驱动能力这样的异常的低电阻值，所以能够使处于LR状态的电阻变化元件可靠地变化为HR状态。换言之，使电阻变化元件1从HR状态向LR状态变化时，和从LR状态向HR状态变化时，与变化为HR状态的情况相比，通过增大变化为LR状态的情况的负载电阻，在成为LR状态之后，能够防止无法变为HR状态这样的异常的向LR状态推移。因此，能够稳定地维持良好的电阻变化动作，能够提供存储动作的可靠性非常高的非易失性闩锁电路。
[恢复动作]
接着，说明从存储在电阻变化元件1中的电阻状态来恢复原来的闩锁动作部的逻辑状态的恢复动作。
图8是在本发明的实施方式1的非易失性闩锁电路中，从存储在电阻变化元件中的电阻值来恢复闩锁电路的逻辑状态的读出(恢复)动作时的模块构成图。在图4中记载的模块构成中，仅提取与恢复动作有关的部分而记载在图8中。在图8中记载的恢复动作中，传输栅极TMG1以及TMG3截止，传输栅极TMG2成为导通状态。
通常，对闩锁电路接入电源后，电路配置和其他逻辑电路的结线的关系有多种，负载和电容不同，所以闩锁电路的初期状态不会全部相同。即，在图8中记载的构成中，存在节点2为高电平而节点1为低电平的情况、和节点1为高电平而节点2为低电平的情况这2种逻辑状态。在恢复动作中，期望不取决于闩锁电路的逻辑状态，而从电阻变化元件1的电阻状态来将存储的时点的闩锁电路的状态复原。为了容易理解本实施方式的恢复动作，在图9A～图9D中，分为节点1为高电平的状态和节点2为高电平的状态，并表示电路状态。
图9A是用于说明在本发明的实施方式1的非易失性闩锁电路中，电阻变化元件为HR状态、节点1为高电平、节点2为低电平时的读出动作的图。此外，图9B是用于说明电阻变化元件为HR状态、节点1为低电平、节点2为高电平时的读出动作的图。此外，图9C是用于说明电阻变化元件为LR状态、节点1为高电平、节点2为低电平时的读出动作的图。此外，图9D是用于说明电阻变化元件为LR状态、节点1为低电平、节点2为高电平时的读出动作的图。
首先，如图8所示，在恢复动作时中，从Ctrl端子输入具有绝对值小于第一电压及第二电压的电压振幅Vr的读出脉冲。例如，以实施了模拟的一具体例的值为例，电阻变化元件1为LR＝5kΩ、HR＝100kΩ时，Vr为1.5V。在图9A中，节点1表示大致等于与高电压对应的电源电压VDD，节点2表示接地为与低电压对应的接地(GND)的状态。这时，对晶体管6及7的栅极端子施加Vr为1.5V的读出脉冲。电阻变化元件1处于高电阻状态(HR)的100kΩ，所以节点3成为晶体管的阈值电压(Vth)下降后的电位，具体地说，为0.67V。另一方面，节点4在晶体管7完全导通的区域中动作，所以大致为接地电平的0V。
节点3的电位被输入至加法放大电路22所具有的晶体管8，节点4的电位被输入至加法放大电路22所具有的晶体管9。节点3的电位为0.67V，所以晶体管8成为导通状态，节点4的电位为0V，所以晶体管9成为截止状态。通过由晶体管10及11构成的加法放大电路22的电流反射镜电路，晶体管8中流过的电流被放大。该放大电流例如流过设为20kΩ的电阻元件12，将加法放大电路22的输出端子设为高电平。加法放大电路22的输出端子被归还到节点2，所以将节点2设为高、将节点1设为低，闩锁电路的逻辑状态被复原。
此外，同样地，在图9B中，节点2大致等于与高电压对应的电源电压VDD，节点1表示接地为与低电压对应的接地(GND)的状态。这时也与图9A的状态相同，对晶体管6及7的栅极端子施加Vr为1.5V的读出脉冲。电阻变化元件1为高电阻状态(HR)的100kΩ，所以节点4的电位成为晶体管的阈值电压(Vth)下降后的0.67V。另一方面，节点3的电位在晶体管6完全导通的区域中动作，所以大致成为接地电平的0V。
节点4的电位为0.67V的电压，所以晶体管9成为导通状态，节点3的电位为0V，所以晶体管8成为截止状态。通过加法放大电路22的电流反射镜电路，流过晶体管9的电流被放大，该电流流过电阻元件12，加法放大电路22的输出端子与图9A同样，成为高电平。加法放大电路22的输出端子归还到节点2，所以将节点2设为高、将节点1设为低，闩锁电路的逻辑状态被复原。即，电阻变化元件1处于HR状态时，无论闩锁电路的逻辑状态怎样，都将节点2设为高、将节点1设为低，恢复闩锁电路的逻辑状态。
接着，在图9C中，节点1大致等于与高电压对应的电源电压VDD，节点2表示接地为与低电压对应的接地(GND)的状态。这时，对晶体管6及7的栅极端子施加作为读出电压(Vr)的1.5V。电阻变化元件1处于作为低电阻状态(LR)的5kΩ，所以节点3的电位除了晶体管的阈值电压(Vth)的电压之外，成为加上了晶体管6的导通电阻导致的电压下降量的电压下降后的值，具体地说，成为0.18V。另一方面，节点4的电位虽然在晶体管7完全导通的区域中动作，但是导通电阻可以忽略，所以仅产生微小的电压下降，成为0.16V。
节点3的电位被输入至晶体管8，节点4的电位被输入至晶体管9，但是分别比用于将晶体管8及9导通的电压小，所以晶体管8及9都成为截止状态。因此，流过电阻元件12的电流成为少量，加法放大电路22的输出端子成为低电平。加法放大电路22的输出端子归还到节点2，所以将节点2设为低、将节点1设为高，闩锁电路的逻辑状态复原。
此外，同样地，在图9D中，节点2大致等于与高电压对应的电源电压VDD，节点1表示接地为与低电压对应的接地(GND)的状态。这时，与图9C的状态同样，对晶体管6及7的栅极端子施加作为读出电压(Vr)的1.5V。电阻变化元件1是作为低电阻状态(LR)的5kΩ，所以节点4的电位除了晶体管7的阈值电压(Vth)的电压之外，成为加上了晶体管7的导通电阻导致的电压下降量的的电压下降后的值，具体地说，成为0.18V。另一方面，节点3的电位虽然在晶体管6完全导通的区域中动作，但是导通电阻可以忽略，仅发生微小的电压下降，成为0.16V。节点3的电位被输入至晶体管8，节点4的电位被输入至晶体管9，但是分别比用于将晶体管8及9导通的电压小，所以晶体管8及9成为截止状态。因此，流过电阻元件12的电流成为少量，加法放大电路22的输出端子与图9C同样，成为低电平。加法放大电路22的输出端子归还到节点2，所以将节点2设为低、将节点1设为高，闩锁电路的逻辑状态复原。即，电阻变化元件1处于LR状态时，无论闩锁电路的逻辑状态怎样，都将节点2设为低、将节点1设为高，恢复闩锁电路的逻辑状态。
即，如图9A～图9D所记载，电阻变化元件的状态有HR和LR的2种，闩锁电路的节点1有高电平或低电平的2种，所以存在合计4种组合。将电阻状态重写时，绝对值比对晶体管6及7的栅极端子施加的电压小的读出电压(Vr)分别被施加至晶体管6及7的栅极端子的情况下，加法放大电路22根据节点3(第一节点)的电位和节点4(第二节点)的电位的加法值，输出相当于闩锁动作部的逻辑状态的高电平或低电平。无论是前述的4种组合状态的哪一个，如果电阻变化元件为HR状态，则将节点1(第三节点)设为低电平、将节点2(第四节点)设为高电平而恢复，相反，如果电阻变化元件为LR状态，则将节点1(第三节点)设为高电平、将节点2(第四节点)设为低电平而恢复。由此，加法放大电路22根据存储在电阻变化元件1中的电阻状态，稳定地恢复由反演电路20及21构成的闩锁动作部的逻辑状态。
如上所述，本发明的实施方式1的非易失性闩锁电路的恢复动作不是以往技术那样的、利用闩锁电路的电源的启动的恢复动作。因此，能够在电源电压充分稳定化的状态下，或者即使是闩锁电路的动作中，也能够极稳定且可靠地进行恢复动作。另外，上述的Vr及各节点的电压值和电流反射镜电路的反射比等的具体例只是一例，当然可以根据电阻变化元件1的特性和半导体工艺的条件来最佳化。
[电阻变化元件的形成]
接着，说明本发明的实施方式1中的形成工序。如上所述，本发明的非易失性闩锁电路以及非易失性触发电路中使用的电阻变化元件1的电阻值在制造工序结束的时刻不成为通常动作的电阻值，而成为非常高的电平，此时电阻变化元件1为第三电阻状态。因此，需要实施以下形成工序：无论闩锁电路的状态如何，对电阻变化元件1施加使其变化为LR状态的写入脉冲，使其向通常动作时的电阻值变化。此时，在图5A及图5B等中例示的通常动作中的写入脉冲的电压振幅为Vw，但如专利文献6所示，实施形成工序所需的施加电压设想为需要比通常的写入电压大的第三施加电压。由此，上述形成工序中的施加电压设为比Vw大的形成电压Vf。另外，根据电阻变化元件的种类或逻辑电路侧的情况，形成电压Vf有时变得比通常动作时的电源电压VDD更大，在本实施方式中，将电源电压VDD变更为Vf来实施形成工序。在以后的说明中，一般假设形成时的电压比通常动作时大，例示将电源电压VDD以及写入电压Vw变更为绝对值比通常动作时大的形成电压Vf。
其中，在所述Vf符合Vw＜Vf＜VDD的关系的情况下，显然无需将电源电压从VDD变更，而仅将输入至晶体管7及晶体管6的栅极端子的写入脉冲的电压设为Vf即可。
以下，利用图10的流程图说明形成工序的步骤。
图10是说明本发明的实施方式1的非易失性闩锁电路的形成工序的动作流程图。
首先，将作为形成对象的非易失性闩锁电路的电源电压VDD以及写入脉冲电压振幅Vw的电平变更为用于向LR状态转移的比第一施加电压更大的第三施加电压即形成电压Vf，使传输栅极TMG1及TMG2截止，使传输栅极TMG3导通(S01)。
接着，向Ctrl端子施加读出电压Vr，实施恢复动作(S02)。此时，由于电阻变化元件1为初始电阻，因此虽然处于非常高的高电阻水平(第三电阻状态)，但在电路动作上等同于将电源电压设为Vf时的图9A或者图9B的状态。因此，在节点5输出高，与之相伴反演电路23的输出为低，非易失性闩锁电路100被初始化成节点2为低、节点1为高的状态。该状态等同于图5B所示的非易失性闩锁电路100的闩锁状态。其中，在步骤S02的恢复动作中，依次进行读出电压Vr的施加、闩锁电路状态的恢复、传输栅极TMG3的截止、读出电压Vr的施加停止，在步骤S02的结束时刻，传输栅极TMG3变为截止。
接着，向Ctrl端子施加形成电压Vf的写入脉冲，执行最初的写入(存储动作)以使电阻变化元件1成为LR状态(S03)。
接着，再次使传输栅极TMG1以及TMG2截止，使传输栅极TMG3导通(S04)。
接着，向Ctrl端子施加读出电压Vr，实施恢复动作(S05)。此时，电阻变化元件1迁移至通常动作时的LR状态(电阻值成为第一电阻状态的电阻值以下的第四电阻状态)的电阻值，因此在电路动作上等同于图9C的状态。因此，在节点5输出低，与此相伴反演电路23的输出为高，非易失性闩锁电路100被切换至节点2为高、节点1为低的状态。该状态等同于图5A所示的非易失性闩锁电路100的闩锁状态。其中，在步骤S05的恢复动作中，依次进行读出电压Vr的施加、闩锁电路状态的切换、传输栅极TMG3的截止、读出电压Vr的施加停止，在步骤S05的结束时刻，传输栅极TMG3变为截止。
接着，向Ctrl端子施加形成电压Vf的写入脉冲，执行写入以使电阻变化元件1成为与通常动作大致相等的HR状态(第二电阻状态)的电阻值(S06)。
接着，使非易失性闩锁电路100的电源电压从形成电压Vf返回电源电压VDD，另外，使写入脉冲电压振幅的电平返回Vw，使传输栅极TMG1及TMG2截止，使传输栅极TMG3导通(S07)。
接着，向Ctrl端子施加读出电压Vr，实施恢复动作(S08)。此时，电阻变化元件1处于HR状态，在电路动作上等同于图9B的状态。因此，在节点5输出高，与此相伴反演电路23的输出为低，非易失性闩锁电路100被切换至节点2为低、节点1为高的状态。该状态等同于图5B所示的非易失性闩锁电路100的闩锁状态。其中，在步骤S08的恢复动作中，依次进行读出电压Vr的施加、闩锁电路状态的切换、传输栅极TMG3的截止、读出电压Vr的施加停止，在步骤S08的结束时刻，传输栅极TMG3变为截止。
接着，向Ctrl端子施加电压振幅Vw的写入脉冲，执行第2次的LR电平的写入以使电阻变化元件1成为能够进行通常动作的LR状态(第一电阻状态)(S09)。
如上所述，本发明的实施方式1的非易失性闩锁电路100所具有的电阻变化元件1的形成工序完成。
以上，在将反演电路23的输出施加给节点1或者节点2的情况下，向电阻变化元件1施加形成电压Vf，电阻变化元件1的电阻状态被从上述第三电阻状态初始化为第四电阻状态。
图11是表示本发明的实施方式1的变形例的非易失性闩锁电路的电路构成图。同图中记载的非易失性闩锁电路110与图3中记载的非易失性闩锁电路100的不同点在于，电阻变化元件1的连接方向和传输栅极TMG2及TMG3的输出端子的连接目标。具体地说，电阻变化元件1以电流从节点2流向节点1的方向被LR化(变化为低电阻状态)，以电流从节点1流向节点2的方向被HR化(变化为高电阻状态)。与此相对应，从电阻变化元件1的电阻状态复原的闩锁动作部的逻辑状态与图9A～图9D所示相反，所以加法放大电路22的输出端子经由传输栅极TMG2与反演电路21的输入端子及反演电路20的输出端子连接，反演电路23的输出端子经由传输栅极TMG3与反演电路21的输入端子及反演电路20的输出端子连接。在本构成中，实现了与图3中记载的非易失性闩锁电路100同样的效果。也就是说，无论在电阻变化元件1的2种状态(HR及LR)与闩锁电路的节点1的2种电平(高电平及低电平)的组合状态的哪一种情况下如果电阻变化元件为HR状态，则将节点1(第三节点)设为高电平、将节点2(第四节点)设为低电平而恢复。另一方面，相反如果电阻变化元件为LR状态，则将节点1(第三节点)设为低电平、将节点2(第四节点)设为高电平而恢复。由此，即使电阻变化的方向与图3不同的情况下，加法放大电路22根据存储在电阻变化元件1中的电阻状态，稳定地恢复由反演电路20及21构成的闩锁动作部的逻辑状态。
以上，根据本实施方式，通过将晶体管6及7的栅极端子设为例如GND电位，由反演电路20及21构成的闩锁动作部和由晶体管6及7、电阻变化元件1构成的状态存储部被电切断，上述闩锁动作部能够与上述状态存储部独立地进行动作。因此，闩锁动作的动作速度能够与没有状态存储部的单体的闩锁电路同等程度地高速动作。此外，作为闩锁动作部的逻辑状态，节点1为高电平，节点2为低电平，对栅极端子施加写入电压而驱动电阻变化元件1的情况下，晶体管6作为电流限制元件动作。此外，节点1为低电平，节点2为高电平，对栅极端子施加写入电压而驱动电阻变化元件1的情况下，晶体管7作为电流限制元件动作。因此，不对每个闩锁动作重写电阻变化元件1，仅施加重写时所需的电压和时间，能够进行稳定的重写动作。进而，闩锁动作部的逻辑状态的存储中使用的电阻变化元件是一个，因此能够使重写电压低电压化。
此外，从电阻变化元件1的电阻状态复原原来的闩锁状态时，不使用电源启动的不稳定的过渡期间。此外，仅在必要时间施加读出所需的、并且应力较小的低电压，所以能够实现极稳定且可靠性高的复原动作。
此外，使电阻变化元件1从LR状态向HR状态变化时，晶体管7作为负载电阻动作，此外，使电阻变化元件从HR状态向LR状态变化时，晶体管6作为负载电阻动作。对晶体管6及7的栅极端子输入了相同的电压，但是由于栅极宽度的不同，晶体管6的导通电阻比晶体管7的导通电阻大。因此，能够防止电阻变化元件被写入为超过晶体管7的驱动能力这样的异常的低电阻值。因此，处于LR状态的电阻变化元件1通过晶体管7，能够可靠地变化为HR状态。由此，能够稳定地维持良好的电阻变化动作，能够提供存储动作的可靠性非常高的非易失性闩锁电路100。
进而，在处于电阻变化元件1的电阻值非常大的初始状态时，利用反演电路23的输出来使闩锁电路的逻辑状态恢复，接着，通过向电阻变化元件1施加具有作为第三施加电压的形成电压Vf的电压振幅的写入脉冲，能够使电阻变化元件1的电阻值可靠地从初始状态初始化为LR状态。也就是说，在由加法放大电路22检测出的与第三电阻状态对应的输出经由反演电路23输入至节点1或节点2的情况下，将反演电路20及21的状态设定为使电阻变化元件1的电阻值从第三电阻状态变化为第四电阻状态所需的状态。然后，写入电路为了使电阻变化元件1从第三电阻状态推移至第四电阻状态，向晶体管6及7的栅极施加形成电压Vf。由此，能够可靠地实施驱动元件数和形成顺序不受限制的形成。
另外，为了追加非易失性的功能而追加的电阻变化元件1由氧缺乏型的钽氧化物构成。钽(Ta)是以作为其氮化物的TaN或作为氧化物的Ta2O5等，已经在半导体工艺中使用的材料，与CMOS工艺的亲和性较高。特别是，氧缺乏型的钽氧化物TaOx(0＜x＜2.5)能够在从室温到较低温的处理中形成。即，在形成电阻变化元件1的工序中，不存在具有较高处理温度的热工序，不会影响晶体管的性能。此外，不需要与逻辑电路区域分开地形成记录状态的存储器单元阵列区域。因此，将构成逻辑电路的晶体管形成在半导体基板上之后，能够将电阻变化元件1形成在插塞接头的一部分的布线层上，不会影响逻辑电路中的集成化及细微化。
(实施方式2)
接着，使用图12～图14说明本发明的实施方式2。
图12是本发明的实施方式2的非易失性闩锁电路的电路构成图。在图12、图13A及图13B中，符号与图3中记载的构成要素相同的要素表示相同要素。但是，如后所述，使晶体管6及7的栅极宽度相等。本实施方式的非易失性闩锁电路200与图3中记载的非易失性闩锁电路100的不同点在于，经由Ctrl1端子输入至晶体管6的栅极的控制信号和经由Ctrl2端子输入至晶体管7的控制信号是单独输入的。通过该变更，在实施方式2中，存储动作和形成动作与实施方式1不同。
如实施方式1所说明，电阻变化元件1优选为，与向HR状态推移时相比，向LR状态推移的情况下，将流过的电流限制得较小。在实施方式1中，通过将晶体管7的栅极宽度Wb设定得比晶体管6的栅极宽度Wa大来实现，但是在本实施方式中，将晶体管6及7的栅极宽度相同的情况作为前提。其中，在恢复动作中，将输入至晶体管6及7的电压设为相等的读出电压Vr即可。另外，在闩锁动作中，将输入至晶体管6及7的电压都设为接地电位即可。因此，本实施方式中的恢复动作以及闩锁动作是与实施方式1相同的动作，因此省略说明。
[存储动作]
在本实施方式的非易失性闩锁电路200的存储动作中，对晶体管6的栅极端子施加具有绝对值大于第一电压及第二电压的电压振幅Vw1的第一写入脉冲，同时对晶体管7的栅极端子施加具有绝对值大于第一电压及第二电压的电压振幅Vw2的第二写入脉冲。在此，在对Ctrl1端子施加的第一写入脉冲与对Ctrl2端子施加的第二写入脉冲之间，具有Vw1＜Vw2的关系。上述第一写入脉冲及上述第二写入脉冲例如由非易失性闩锁电路200所具备的写入电路生成，从该写入电路向上述Ctrl1端子及Ctrl2端子输出。并且，通过上述第一写入脉冲及上述第二写入脉冲，在一定期间内向晶体管6及7的栅极端子分别施加第一施加电压及第二施加电压。
图13A是表示向本发明的实施方式2的电阻变化元件的HR写入动作的电路图。此外，图13B是表示向本发明的实施方式2的电阻变化元件的LR写入动作的电路图。
在图13A中，表示将节点1闩锁为低电压、将节点2闩锁为高电压的状态，在图13B中，相反，表示将节点1闩锁为高电压、将节点2闩锁为低电压的状态。两图中都向晶体管6的栅极端子施加电压振幅Vw1的第一施加电压，向晶体管7的栅极端子施加电压振幅Vw2的第二施加电压。这时，在图13A中，对电阻变化元件1施加晶体管的阈值电压Vt从Vw2压降后的电压振幅的脉冲，电流从节点2向节点1的方向流动，电阻变化元件1向HR迁移。此外，在图13B中，相反，对电阻变化元件1施加晶体管的阈值电压Vt从Vw1压降后的电压振幅的脉冲，电流从节点1向节点2的方向流动，电阻变化元件1向LR迁移。这时，与向HR迁移时相比，向LR迁移时，电阻变化元件1的两端电压变小，等价于向LR迁移时的电流量与向HR迁移时相比被限制。使用图14详细说明该情况。
图14是在电阻变化元件的电流-电压特性中，将施加电流限制的各晶体管的负载电阻线重叠描绘的图表。
在图13A中，对晶体管7的漏极(节点2)施加与高电压对应的、大致与电源电压VDD相近的值。另一方面，晶体管6的源极(节点1)接地为与低电压对应的、大致与接地电平(GND)相近的值。即，对于电阻变化元件1，晶体管7作为源极跟随电路动作，即使对晶体管7的栅极端子施加的电压振幅Vw2与对晶体管6的栅极端子施加的电压振幅Vw1相比稍大，通过晶体管的反馈偏压效应，与以源极接的方式动作的晶体管6相比，晶体管7的电流驱动能力降低。即，在图13A中记载的电阻变化元件1的HR化中，流过元件的电流由晶体管7的驱动能力决定。相反，在图13B中，晶体管6的漏极(节点1)被施加与高电压对应的、大致与电源电压VDD相近的值。另一方面，晶体管7的源极(节点2)接地为与低电压对应的、大致与接地电平(GND)相近的值。即，对于电阻变化元件1，晶体管6作为源极跟随电路动作，所以与以源极接地的方式动作的晶体管7相比，晶体管6的电流驱动能力更加下降。即，在图13B中记载的电阻变化元件1的LR化中，流过元件的电流由晶体管6的驱动能力决定。
这样，使电阻变化元件1从LR状态向HR状态变化时，能够对LR状态的电阻变化元件1施加的电压电平被晶体管7的驱动能力限制，相反，从HR状态向LR状态变化时，变化为LR状态之后，能够对电阻变化元件1施加的电压电平被晶体管6的驱动能力限制。
图14所示的电流-电压特性将图13A的施加状态作为正极性，将图13B的施加状态作为负极性来标记。在图14中，若对处于HR状态的电阻变化元件1的两端施加规定的第一电压(|Va|)以上，则开始向LR推移。这时的LR状态的电阻值由负载电阻决定，在晶体管6的负载电阻线与Va相交的动作点A，停止向低电阻的推移，电阻值被决定。另一方面，从LR状态向HR状态的推移在电阻变化元件1的两端的电压超过动作点B的规定的第二电压Vb时开始。
在本发明的实施方式2中使用的由氧缺乏型的钽氧化物构成的电阻变化元件的情况下，上述|Va|和上述|Vb|处于大致相等的关系。如上所述，使电阻变化元件1从LR状态向HR状态变化的情况下，向电阻变化元件1的施加电压由晶体管7的驱动能力决定，但是通过将对晶体管7的栅极端子施加的第二写入电压设定为比向晶体管6的栅极端子施加的第一写入电压大，能够对电阻变化元件1施加Vb以上的电压。该情况如图14所示，与使晶体管6的负载电阻线以原点为中心点对称移动的反射镜标记的负载电阻线相比，可以理解出晶体管7的负载电阻线以穿过Vw2的方式平移，处于充分超过动作点B的电压的位置。
其中，在本实施方式中，示出了将晶体管6的栅极端子和晶体管7的栅极端子作为不同的端子来控制的例，但是不限于该构成。例如，也可以将晶体管6和晶体管7的栅极端子共通化，根据闩锁状态来切换对其输入的写入电压的振幅。
[电阻变化元件的形成]
接着，说明本发明的实施方式2中的第一形成工序。以下，第一形成工序以实施方式1中的图10所示的形成工序作为基本，以与该形成工序不同的动作为中心进行说明。
实施方式2中的最简单的第一形成工序仿照上述实施方式2中的存储动作，在图10所记载的形成工序之中的从初始电阻值非常高的高电阻状态变化至LR状态的步骤S03的第一电阻变化中，向Ctrl1端子及Ctrl2端子双方施加形成电压Vf的写入脉冲。另外，在步骤S06的第一电阻变化中，向Ctrl1端子及Ctrl2端子双方施加绝对值比上述形成电压Vf稍大的电压振幅(Vf+α)的写入脉冲。由此，能够在步骤S06中流过比步骤S03的第一电阻变化中流过的最大电流大的电流，能够可靠地对电阻变化元件1进行HR化。然后，在步骤S09中，仿照实施方式2中的存储动作，向Ctrl1端子施加Vw1的电压振幅的写入脉冲，向Ctrl2端子施加Vw2的电压振幅的写入脉冲。其中，如实施方式2的存储动作中所说明地，在图13A的偏置关系中，Ctrl1端子的电位对电阻变化元件1中流过的电流限制有贡献，在图13B的偏置关系中，Ctrl2端子的电位对电阻变化元件1中流过的电流限制有贡献。也就是说，在各自的偏置关系中对电流限制没有贡献的控制端子的电位即使增减，也对动作没有影响。因此，在上述的步骤S03及步骤S06中，即使向Ctrl1端子施加电压振幅Vf的写入脉冲，而向Ctrl2端子施加电压振幅(Vf+α)的写入脉冲，也能够得到相同的动作结果。作为该情况的优点，能够举出：在步骤S03至步骤S06的过程中，无需切换Ctrl1端子以及Ctrl2端子的电压。其中，到步骤S06为止的电源电压显然为各步骤中所需的最大电压以上的电压。
接着，说明应用了实施方式2的特征的第二形成工序。在步骤S03中，如果通过比通常动作时的电压大的电压振幅Vf的写入脉冲改写电阻变化元件1，则流过比通常多的电流，推移至比通常的LR状态的电阻值低的电阻值(以后也称为第二LR状态)。为了从该第二LR状态向HR改写，需要施加具有比电压振幅Vf大的电压振幅(Vf+α)的电压。因此，在第一形成工序中，需要步骤S04～步骤S09的工序。
与此相对，在第二形成工序中，在步骤S03中，如图13C所示，向Ctrl2端子施加具有电压振幅Vlim的电压，从而通过晶体管7的饱和电流来限制电阻变化元件1推移至LR状态时的最大电流。
图13C是表示向本发明的实施方式2的电阻变化元件的形成动作的电路图。利用图15说明关于该电流限制的详情。
图15是在电阻变化元件的初始状态下的电流-电压特性中，将施加电流限制的各晶体管的负荷电阻线重叠描绘的图表。该图的图表表示电阻变化元件1的各电阻状态下的电流-电压特性，示出各状态下晶体管的负荷特性如何作用。在负极性侧，示出图13C的偏置状态的特性，在正极性侧，示出图13A的偏置状态的特性。首先，处于初始电阻值的电阻变化元件1沿着符合图13C的偏置关系的晶体管6的负荷电阻线推移而向低电阻变化。然后，如果达到图15的A点的电流量，则被电流限制的电阻变化元件1的电阻状态在通常的LR状态的电阻值处停止。即，在晶体管7的源极接地，且漏极－源极间电压为|Vf－Va|时，决定具有上述电压振幅Vlim的第四施加电压以使饱和区域的漏极电流作为绝对值而成为A点的电流。Vlim的具体的值例如优选为Vlim＜第一施加电压＜第二施加电压＜Vf，根据期望的LR状态的电阻值、Va及Vf的电压值、晶体管6及7、以及电阻变化元件1的特性来适当决定。
像这样，通过步骤S03迁移的电阻变化元件1的电阻值能够控制为与如图15的A点那样与通常的LR状态相等的值一致，因此接下来向HR状态变化时的电压也是与通常动作相同的电压振幅的写入脉冲即可。因此，根据第二形成工序，能够省略图10所记载的形成工序之中的步骤S04～步骤S09的工序，实现形成工序的简化。
如上所述，根据本发明的实施方式2的构成，将闩锁动作部的逻辑状态写入电阻变化元件1的情况下，使HR状态变化时，晶体管7作为电流限制元件动作，使LR状态变化时，晶体管6作为电流限制元件动作。因此，即使晶体管6的栅极宽度(Wa)和晶体管7的栅极宽度(Wb)处于相等的关系，通过将晶体管6的栅极端子的电压振幅Vw1和晶体管7的栅极端子的电压振幅Vw2设定为Vw1＜Vw2的关系，能够防止电阻变化元件1被写入为超过晶体管7的驱动能力这样的异常的低电阻值。由此，能够使处于LR状态的电阻变化元件可靠地变化为HR状态。进而，根据上述第二形成工序，能够稳定地维持良好的电阻变化动作，并且能够使形成工序简化，能够提供兼顾制造成本的削减和存储动作的高信赖性的良好的非易失性闩锁电路。
(实施方式3)
接着，使用图16A及图16B说明本发明的实施方式3。
图16A是本发明的实施方式3的非易失性触发电路的电路构成图，图16B是表示本发明的实施方式3的非易失性触发电路的逻辑表的图。在图16A中，与图4中记载的构成要素相同的符号表示相同的元素。本实施方式的非易失性触发电路300与图4的非易失性闩锁电路100的不同点在于，反演电路20及21变更为2输入的NAND栅极电路50及51。
如实施方式2中所说明，如果Ctrl1端子及Ctrl2端子的输入为GND电平，传输栅极TMG2及TMG3为截止，则晶体管6及7、电阻变化元件1、加法放大电路22及反演电路23从NAND栅极电路50及51分离。在非易失性触发电路300中，作为第一逻辑反转电路的NAND栅极电路50及作为第二逻辑反转电路的NAND栅极电路51构成闩锁动作部。具体地说，构成为NAND栅极电路50的输出端子与NAND栅极电路51的一方的输入端子连接、NAND栅极电路51的输出端子与NAND栅极电路50的一方的输入端子连接这样的交叉耦合连接，构成SR(Set Reset)触发器。SR触发电路是一般技术，所以省略详细说明，图16B中记载的逻辑表中的、Ctrl1端子及Ctrl2端子的电压振幅为0时，作为逻辑电路动作。在该状态下，若将SET端子和ReSET端子都设为1，则NAND栅极电路50及51都进行与反演电路等价的动作。
在使传输栅极TMG2及TMG3截止的状态下，若对Ctrl1端子输入电压振幅Vw1的第一写入电压，而对Ctrl2端子输入电压振幅Vw2的第二写入脉冲，则与实施方式2的例子相同，将该时点的触发器的状态写入电阻变化元件1，存储触发器的逻辑状态。此外，在使传输栅极TMG2导通的状态下，若对Ctrl1端子及Ctrl2端子输入电压振幅Vr的读出电压，则根据电阻变化元件1的电阻值，高电平或低电平的电压值恢复，触发器的逻辑状态恢复为原来的状态。该存储及恢复的详细情况与将NAND栅极电路50及51置换为反演电路20及21时的实施方式2相同，所以省略说明。
另外，如果本实施方式的非易失性触发电路300的形成动作也将SET端子及ReSET端子设为1，则能够将NAND栅极电路50及51分别看作反演电路20及21，与实施方式2同样地动作。
如上所述，根据本发明的实施方式3的构成，能够实现使用了电阻变化元件1的非常高速且可靠性优良的非易失性SR触发电路。此外，能够适当地执行存储触发器的状态的情况的写入的电流限制，所以能够没有误动作地正确执行存储动作。此外，在使用2个电阻变化元件的以往技术中，成为问题的、用于写入的电压需要2倍的课题也通过电阻变化元件为1个的本发明的构成而解决，实现了电路的低耗电化和电源电路的简单化的效果。
进而，在处于电阻变化元件1的电阻值非常大的初始状态时，利用反演电路23的输出使闩锁电路的逻辑状态，接下来向电阻变化元件1施加具有形成电压Vf的电压振幅的写入脉冲，从而能够使电阻变化元件1的电阻值可靠地从初始状态初始化为LR状态。
此外，如实施方式1那样，采用能够单独控制晶体管6及7的栅极端子的构成，当然也能够与本实施方式同样地实现。进而，在本实施方式中，例示了使用NAND栅极的构成，但是不限于此，例如也可以将NAND栅极电路置换为NOR栅极电路。
图17A是表示本发明的实施方式3的变形例的非易失性触发电路的电路构成图，图17B是表示本发明的实施方式3的变形例的非易失性触发电路的逻辑表的图。在同图中记载的非易失性触发电路400中，作为第一逻辑反转电路的NOR栅极电路60及作为第二逻辑反转电路的NOR栅极电路61构成闩锁动作部。具体地说，构成为NOR栅极电路60的输出端子与NOR栅极电路61的一方的输入端子连接、NOR栅极电路61的输出端子与NOR栅极电路60的一方的输入端子连接这样的交叉耦合连接，构成SR(Set Reset)触发器。在本变形例中，SET及ReSET端子的电压振幅都为0时，能够进行存储及恢复动作。在本变形例中记载的非易失性触发电路400中，实现了与实施方式3所示的非易失性触发电路300同样的效果。
进而，上述的SR触发电路是所有种类的触发电路的基本，所以可以想到使用上述非易失性触发电路的应用。例如，如果是主从型的D触发器，如果在主机的触发器中使用上述非易失性触发电路，则能够作为非易失性D型触发电路来提供。
(实施方式4)
接着，利用图18A、图18B及图19说明本发明的实施方式4。
图18A是表示本发明的实施方式4的非易失性闩锁模组的结构的电路结构图。该图所记载的非易失性闩锁模组79是具备非易失性闩锁电路70和控制电路71的电路模组。图18A所记载的非易失性闩锁电路70是与图12所记载的实施方式2的非易失性闩锁电路200相同的构成，因此省略详细的说明。以下，说明控制电路71的功能。
在图18A中，切换开关73在来自RW端子的信号为低时，端子c与端子a连接，在来自RW端子的信号为高时，端子c与端子b连接。另外，开关72在OR电路75的输出为高时成为导通状态，在为低时成为截止状态。在RP端子，输入电压振幅Vr的读出脉冲。在WP1端子，在通常动作时输入电压振幅Vw1的写入脉冲，在形成工序时输入电压振幅Vf的形成用的写入脉冲。在WP2端子，在通常动作时输入电压振幅Vw2的写入脉冲，在形成工序时输入电压振幅Vlim的电流限制用的脉冲。
在来自NM端子的信号为高时为通常动作时，OR电路75的输出总是为高，开关72成为导通状态。此时，在来自RW端子的信号为低时，能够向Ctrl1端子及Ctrl2端子输入来自RP端子的读出脉冲。另一方面，在来自RW端子的信号为高时，能够向Ctrl1端子输入来自WP1端子的写入脉冲，另外向Ctrl2端子输入来自WP2端子的写入脉冲。
另一方面，在来自NM端子的信号为低时，成为形成工序的模式。AND电路74输出来自WE端子的信号与非易失性闩锁电路70的反转输出QB的AND(和)，仅在来自WE端子的信号为高且电阻变化元件1为比HR大的高电阻值时能够输入写入脉冲。也就是说，在电阻变化元件1暂时变为LR状态或来自WE端子的信号为低等情况下的非易失性闩锁模组79中，不执行形成工序。也就是说，控制电路71具有进行读出脉冲及写入脉冲的输入选择及输入禁止的读出/写入控制电路的功能。
进而，AND电路76将来自WE端子的信号与非易失性闩锁电路70的输出Q的AND(和)输出至NX端子。即，如果电阻变化元件1在LR状态时进行恢复动作，则在输出Q输出高，因此如果判断为来自WE端子的信号为高且电阻变化元件1为LR状态，则从NX端子输出高。也就是说，控制电路71具有判定内置的电阻变化元件1是否为LR状态的判定电路的功能。
接着，说明将非易失性闩锁模组79用于非易失性信号处理装置的例子。
图18B是表示本发明的实施方式4的非易失性信号处理装置的结构的电路结构图。该图所记载的非易失性信号处理装置80表示组合逻辑电路A～C以及将各组合逻辑电路的输出用非易失性闩锁电路a～c闩锁的一般的数字信号处理的结构。在进行通常的信号处理时，按照已经说明的闩锁模式使非易失性闩锁模组79a～79c动作，向G端子输入时钟信号，从而执行时钟同步的信号处理。
本实施方式中的特征在于形成工序。刚制造之后，非易失性闩锁模组79a～79c内的电阻变化元件1的电阻值处于初始电阻值，由于不能进行期望的电阻变化，因此需要进行形成工序。因此，在非易失性信号处理装置80中搭载了控制器81。控制器81输出向图18A所记载的RW、RP、WP1、WP2、G、R，F各端子输入的信号、以及向非易失性闩锁模组79a的WE端子输入的信号WEc。另外，非易失性闩锁模组79a的NX端子经由NXa节点与非易失性闩锁模组79b的WE端子连接，非易失性闩锁模组79b的NX端子经由NXb节点与非易失性闩锁模组79c的WE端子连接，非易失性闩锁模组79c的NX端子经由NXc节点输入至控制器81。非易失性信号处理装置80在制造工序之后的检査工序中根据来自外部接口的指令执行形成工序。利用图19的时序图说明该流程。
图19是说明本发明的实施方式4的非易失性信号处理装置的形成工序的时序图。在该图中，G端子和R端子总为低，全部闩锁电路的传输栅极TMG1和TMG2处于截止状态。
首先，在时刻t1，处于待机状态的非易失性信号处理装置80通过控制端子NM变为低，来转移至形成工序模式。另外，WEc信号同时变为高，非易失性闩锁模组79a成为形成工序可能状态。另外，F端子同时变为高，全部闩锁电路的传输栅极TMG3成为导通，RW端子为低，因此从RP端子输入读出脉冲。
接着，在时刻t2，F端子变为低，各闩锁电路的逻辑状态确定，恢复动作结束。此时，非易失性闩锁电路a～c的电阻变化元件1处于比HR状态高的电阻值的初始电阻，因此节点NXa、NXb及NXc全部变为低。
接着，在时刻t3，输入用于形成的写入脉冲，但节点NXa和NXb为低，因此非易失性闩锁电路b及c的WE端子也变为低，它们的形成工序被禁止。因此，被施加写入脉冲的只有非易失性闩锁电路a。
接着，在时刻t4，通过时刻t3的写入脉冲的施加，非易失性闩锁电路a的电阻变化元件1的电阻值变化为LR状态，通过再次执行恢复动作，节点NXa变化为高。在该时刻，非易失性闩锁模组79a的QB端子变为低，因此通过AND电路74禁止写入脉冲的输入。另一方面，非易失性闩锁电路b的WE端子变为高，因此形成工序的对象向非易失性闩锁电路b转移。
接着，在时刻t5，输入用于形成的写入脉冲，但非易失性闩锁电路a和c被禁止输入，因此仅向非易失性闩锁电路b输入。
接着，在时刻t6，由于在时刻t5的写入脉冲下电阻变化元件1未变化为LR状态，因此节点NXb仍然为低。因此，形成工序的对象不转移至非易失性闩锁电路c，而仍然固定为非易失性闩锁电路b。这在时刻t7及t8也同样，通过时刻t9的写入脉冲的输入，电阻变化元件1变化为LR状态。
接着，在时刻t10，通过恢复动作，节点NXb变化为高，形成工序的对象向非易失性闩锁电路c转移。即，在各闩锁电路中，在电阻变化元件1从初始电阻值可靠地变化为LR状态之前，反复输入写入脉冲。
接着，在时刻t11，输入用于形成的写入脉冲，但通过与上述的过程相同的过程，禁止向非易失性闩锁电路a及b输入，因此仅向非易失性闩锁电路c输入。非易失性闩锁电路c的电阻变化元件1通过时刻t11的一次写入脉冲施加而变化为LR状态。
接着，在时刻t12，通过恢复动作，节点NXc变化为高。节点NXc的信号输入至控制器81，控制器81依次对节点NXc的信号变为高进行检查，由此能够对非易失性闩锁电路a～c的形成工序可靠完成进行确认。
也就是说，设为构成非易失性闩锁模组79a的判定电路的输出信号被输入至构成非易失性闩锁模组79b的读出/写入控制电路，构成非易失性闩锁模组79b的判定电路的输出信号被输入至构成非易失性闩锁模组79c的读出/写入控制电路，3个非易失性闩锁模组串联连接，输出非易失性闩锁模组79c的判定电路的输出信号，由此确认全部非易失性闩锁模组中内置的电阻变化元件1从初始电阻状态变化为LR状态。
如上所述，根据使用非易失性闩锁电路的非易失性信号处理装置80的结构，各个非易失性闩锁电路a～c中包括的电阻变化元件1的形成动作被划分为一个个来执行。因此，电源电路可以设计为具有针对一个非易失性闩锁电路进行形成工序的驱动能力即可。另外，电源线的布线宽度也为一个闩锁电路的形成所需的最小宽度即可，设计变得容易。另外，即使产生了无法通过施加一次写入脉冲来进行从初始电阻值向LR状态的变化的缺陷元件，也能够针对这样的缺陷元件集中地重复进行写入脉冲的施加。另外，构成为对各闩锁电路的电阻变化元件1是否从初始电阻值变化为LR状态的判定被依次输出至级联连接的全部闩锁电路，最终结果返回控制器，因此在全部闩锁电路的动作中都没有错误，能够可靠地完成形成工序。
以上基于实施方式1～4说明了本发明的非易失性闩锁电路、非易失性触发电路及非易失性信号处理装置，但是本发明的非易失性闩锁电路、非易失性触发电路及非易失性信号处理装置不限于上述的实施方式1～4。对于实施方式1～4，在不脱离本发明的主旨的范围内，施与本领域技术人员能够想到的各种变形而得到的变形例、以及将本发明的非易失性闩锁电路及非易失性触发电路内置的各种设备也包含在本发明中。
另外，在上述的各实施方式中，氧化物层由钽氧化物的层叠构造构成，但是如在实施方式1中所述，也可以是例如铪(Hf)氧化物的层叠构造或锆(Zr)氧化物的层叠构造等。
采用铪氧化物的层叠构造的情况下，若设第一铪氧化物的组成为HfOx，设第二铪氧化物的组成为HfOy，则优选为0.9≤x≤1.6左右，y为1.8＜y＜2.0左右，第二铪氧化物的膜厚为3nm以上且4nm以下。
此外，采用锆氧化物的层叠构造的情况下，若设第一锆氧化物的组成为ZrOx，设第二锆氧化物的组成为ZrOy，则优选为0.9≤x≤1.4左右，y为1.9＜y＜2.0左右，第二锆氧化物的膜厚为1nm以上且5nm以下。
此外，氧化物层的层叠构造不必要是同一过渡金属，也可以是，通过由氧缺乏型的第一过渡金属构成的第一过渡金属氧化物层和由与第一过渡金属不同的第二过渡金属构成的第二过渡金属氧化物层的层叠构造来构成，第二过渡金属氧化物的电阻值使用比第一过渡金属氧化物层的电阻值高的层叠构造的过渡金属氧化物。
第二过渡金属氧化物的电阻值使用比第一过渡金属氧化物层的电阻值高的层叠构造的理由为，能够将在数据的重写时对电阻变化元件施加的电压高效地施加给第二过渡金属氧化物，有助于电阻变化。
此外，优选为第二过渡金属的标准电极电位比第一过渡金属的标准电极电位低。标准电极电位表现出其值越高越难被氧化的特性。通过在更高电阻的第二过渡金属氧化物上配置标准电极电位更低的过渡金属的氧化物，能够更稳定地进行电阻变化。例如，第一过渡金属氧化物层使用氧缺乏型的钽氧化物，第二过渡金属氧化物层使用TiO2即可。通过采用这样的构成，能够更稳定地发生电阻变化动作。
此外，作为由过渡金属材料构成的氧化物层，作为表现出电阻变化的主要的电阻变化层，含有钽等过渡金属氧化物层即可，也可以化验有其以外的、例如微量其他元素。通过电阻值的微调整等，能够有意图地少量含有其他元素，这样的情况也包含在本发明的范围内。例如，若在电阻变化层中添加氮，则电阻变化层的电阻值升高，能够改善电阻变化的反应性。
工业实用性
本发明的非易失性闩锁电路、非易失性触发电路及非易失性信号处理装置能够应用于非易失性的系统LSI、CPU及微处理器，此外，能够应用在要求完全恢复为切断电源紧前的动作状态的电子制品，在工业上是有用的。
附图标记说明
1、500、711、712、811、812  电阻变化元件
2、3、4、5、6、7、8、9、10、11、13、14  晶体管
12  电阻元件
20、21、23、611、612、821、822  反演电路
22  加法放大电路
50、51  NAND栅极电路
60、61  NOR栅极电路
70、100、110、200、600、700、800  非易失性闩锁电路
72  开关
73  切换开关
74、76  AND电路
75  OR电路
79、79a、79b、79c  非易失性闩锁模组
80  非易失性信号处理装置
81  控制器
300、400  非易失性触发电路
501  第一电极层
502  第一电阻变化层
503  第二电阻变化层
504  第二电极层
505  栅极氧化膜层
506  源极/漏极区域
507  插头层
508  金属布线层
601  读出·闩锁电路
602  写入电流生成电路
621、623、625、626  p型MOSFET
622、624、627、628、629、630、631、632  n型MOSFET
TMG1、TMG2、TMG3  传输栅极

Claims (11)

1.一种非易失性闩锁电路，具备：
第一逻辑反转电路；
第二逻辑反转电路，输入端子与所述第一逻辑反转电路的输出端子连接，输出端子与所述第一逻辑反转电路的输入端子连接；
第一晶体管，具有第一端子、第二端子和第一控制端子，通过所述第一控制端子的电压对所述第一端子与所述第二端子之间的导通状态进行控制；
第二晶体管，具有第三端子、第四端子和第二控制端子，通过所述第二控制端子的电压对所述第三端子与所述第四端子之间的导通状态进行控制；
电阻变化元件，是由第一及第二电极夹持由氧缺乏型的过渡金属氧化物构成的氧化物层的构造，向电流从所述第一电极流向所述第二电极的方向施加绝对值比规定的第一电压大的第一施加电压，从而向第一电阻状态推移，向电流从所述第二电极流向所述第一电极的方向施加绝对值比规定的第二电压大的第二施加电压，从而向电阻值比所述第一电阻状态大的第二电阻状态推移；
加法放大电路，在所述第一及所述第二晶体管各自的控制端子上被施加了绝对值比所述第一电压以及所述第二电压小的读出电压的情况下，检测作为所述第一端子与所述第一电极的连接点的第一节点的电位和作为所述第四端子与所述第二电极的连接点的第二节点的电位的加法值；以及
第三逻辑反转电路，使所述加法放大电路的输出反转；
所述第一逻辑反转电路的所述输出端子与所述第一晶体管的所述第二端子经由第三节点连接，所述第二逻辑反转电路的所述输出端子与所述第二晶体管的所述第三端子经由第四节点连接；
构成为从所述第二电阻状态向所述第一电阻状态推移时在所述电阻变化元件中流过的第一电流的绝对值小于从所述第一电阻状态向所述第二电阻状态推移时在所述电阻变化元件中流过的第二电流的绝对值；
进而，所述电阻变化元件处于刚制造之后的电阻值比所述第二电阻状态大的第三电阻状态，如果向电流从所述第一电极流向所述第二电极的方向施加比所述第一施加电压大的第三施加电压，则从所述第三电阻状态变化为电阻值为所述第一电阻状态的电阻值以下的第四电阻状态；
所述加法放大电路检测所述第三电阻状态，在该检测的输出经由所述第三逻辑反转电路输入至所述第三节点或者所述第四节点的情况下，将所述第一逻辑反转电路和所述第二逻辑反转电路的状态设定为使所述电阻变化元件的电阻值从所述第三电阻状态变化至所述第四电阻状态所需的状态。
2.如权利要求1所述的非易失性闩锁电路，具备：
写入电路，在使所述电阻变化元件从所述第一电阻状态向所述第二电阻状态推移时，或从所述第二电阻状态向所述第一电阻状态推移时，或从所述第三电阻状态向所述第四电阻状态推移时，向所述第一控制端子施加第一写入电压，向所述第二控制端子施加绝对值比所述第一写入电压大的第二写入电压。
3.如权利要求1所述的非易失性闩锁电路，具备：
写入电路，在使所述电阻变化元件从所述第二电阻状态向所述第一电阻状态推移时，或者从所述第三电阻状态向所述第四电阻状态推移时，向所述第一控制端子以及所述第二控制端子施加第三写入电压，在从所述第一电阻状态向所述第二电阻状态推移时，或者从所述第四电阻状态向所述第二电阻状态推移时，向所述第一控制端子以及所述第二控制端子施加绝对值比所述第三写入电压大的第四写入电压。
4.如权利要求1所述的非易失性闩锁电路，具备：
写入电路，在使所述电阻变化元件从所述第一电阻状态向所述第二电阻状态推移时，或者从所述第二电阻状态向所述第一电阻状态推移时，或者从所述第四电阻状态向所述第二电阻状态推移时，向所述第一控制端子以及所述第二控制端子施加第五写入电压；
所述第一晶体管的栅极宽度比所述第二晶体管的栅极宽度小。
5.如权利要求1-4中任一项所述的非易失性闩锁电路，
所述氧化物层包含由第一过渡金属构成的第一氧化物层和由第二过渡金属构成的第二氧化物层的层叠构造；
所述第一氧化物层的氧缺乏度比所述第二氧化物层的氧缺乏度大；
所述第二电极和所述第二氧化物层相接，所述第一电极和所述第一氧化物层相接。
6.如权利要求5所述的非易失性闩锁电路，
所述第一氧化物层是具有以TaOx表示的组成的钽氧化物层，其中0.8≤x≤1.9。
7.如权利要求5所述的非易失性闩锁电路，
所述第二氧化物层是具有以TaOy表示的组成的第二钽氧化物层，其中2.1≤y。
8.如权利要求1所述的非易失性闩锁电路，
所述第二电极的材料的标准电极电位比所述第一电极的材料高。
9.一种非易失性触发电路，具备权利要求1所述的非易失性闩锁电路；
所述第一逻辑反转电路是具备至少2个以上的输入端子的第一NAND栅极电路，所述第二逻辑反转电路是具备至少2个以上的输入端子的第二NAND栅极电路；
所述第一NAND栅极电路的输出端子和所述第二NAND栅极电路的输入端子的1个经由所述第三节点连接；
所述第二NAND栅极电路的输出端子和所述第一NAND栅极电路的输入端子的1个经由所述第四节点连接；
所述第一NAND栅极电路的所述输出端子和所述第一晶体管的所述第二端子经由所述第三节点连接，所述第二NAND栅极电路的所述输出端子和所述第二晶体管的所述第三端子经由所述第四节点连接。
10.一种非易失性触发电路，具备权利要求1所述的非易失性闩锁电路；
所述第一逻辑反转电路是具备至少2个以上的输入端子的第一NOR栅极电路，所述第二逻辑反转电路是具备至少2个以上的输入端子的第二NOR栅极电路；
所述第一NOR栅极电路的输出端子和所述第二NOR栅极电路的输入端子的1个经由所述第三节点连接；
所述第二NOR栅极电路的输出端子和所述第一NOR栅极电路的输入端子的1个经由所述第四节点连接；
所述第一NOR栅极电路的所述输出端子和所述第一晶体管的所述第二端子经由所述第三节点连接，所述第二NOR栅极电路的所述输出端子和所述第二晶体管的所述第三端子经由所述第四节点连接。
11.一种非易失性信号处理装置，具备N个权利要求1记载的非易失性闩锁电路或者权利要求9或10记载的非易失性触发电路；
N个所述非易失性闩锁电路或者所述非易失性触发电路各自构成具备读出/写入控制电路和判定电路的电路模组，该读出/写入控制电路进行读出脉冲及写入脉冲的输入选择及输入禁止，该判定电路判定内置的所述电阻变化元件是否从所述第三电阻状态变为了所述第一电阻状态；
所述非易失性信号处理装置具备N个所述电路模组，设为构成第k个所述电路模组的所述判定电路的输出信号输入至构成第k+1个所述电路模组的所述读出/写入控制电路，构成所述第k+1个所述电路模组的所述判定电路的输出信号输入至构成第k+2个所述电路模组的所述读出/写入控制电路，其中k是N－2以下的自然数，N个所述模组被串联连接，通过输出第N个所述电路模组的所述判定电路的输出信号，确认全部所述电路模组中内置的所述电阻变化元件从所述第三电阻状态变化至所述第一电阻状态。
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