JP2007335068A - アクセス部からの電流を用いて書き込まれるメモリセル - Google Patents

アクセス部からの電流を用いて書き込まれるメモリセル Download PDF

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Abstract

【課題】相変化材料に中間抵抗値を書き込むことを可能にして多値相変化メモリを実現する。
【解決手段】メモリは、第１側面と、第２側面と、上記第１側面に結合された第１線とを有する相変化素子を含む。上記メモリは、上記素子の第２側面に結合されたアクセス部と、上記アクセス部に結合され、上記アクセス部を制御するための第２線とを含む。上記メモリは、上記第１線を第１電圧にプリチャージすると共に、２を超える数の各状態の選択された１つの状態に上記素子をプログラムするために、上記アクセス部を通して電流パルスが上記素子に生成されるように、上記第２線に電圧パルスを印加するための回路を含む。上記電圧パルスは、上記選択された状態に応じた大きさの振幅を有する。
【選択図】図２

Description

発明の詳細な説明
〔背景技術〕
メモリの一形態として、抵抗メモリが挙げられる。抵抗メモリは、記憶素子の抵抗値を用いて１つまたは複数のデータビットを記憶する。例えば、高い抵抗値を有するようにプログラムされた記憶素子が、論理的な「１」データビット値を示し、低い抵抗値を有するようにプログラムされた記憶素子が、論理的な「０」データビット値を示す。上記記憶素子の抵抗値は、電圧パルスまたは電流パルスを上記記憶素子に印加することにより、電気的に切り替えられる。また、抵抗メモリの一形態として、相変化メモリが挙げられる。相変化メモリは、上記抵抗記憶素子のための相変化材料を使用する。
相変化メモリ類は、少なくとも２つの互いに異なる各状態を示す相変化材料に基づいている。相変化材料は、データビットを記憶するためにメモリセル内において用いられる。
相変化材料の各状態は、それぞれ、アモルファス状態および結晶状態と呼ばれている。これらの各状態は、アモルファス状態が通常、結晶状態よりも高い抵抗値を示すという点において、互いに異なるようにできる。通常、アモルファス状態は、より不規則な原子構造を含んでおり、一方、結晶状態は、より規則的な格子状の原子構造を含んでいる。
相変化材料によっては、複数の結晶状態（例えば、面心立方（ＦＣＣ）状態、および、六方最密充填（ＨＣＰ）状態）を示すものもある。これら２つの各結晶状態は、互いに異なる抵抗値を有しており、各データビットを記憶するために用いられる。
上記相変化材料の相変化を、互いに逆方向に変化させるように生じさせることができる。このように、上記メモリは、温度変化に対応して、アモルファス状態から結晶状態に、そして、結晶状態からアモルファス状態に変化させることができる。
上記相変化材料の温度変化を、様々な方法によって達成することが可能である。例えば、上記相変化材料に対するレーザー照射による加熱、上記相変化材料を通過させる電流による加熱、あるいは、上記相変化材料に隣接させた抵抗ヒータに通した電流による加熱が可能である。
これらの方法の何れにおいても、上記相変化材料の加熱が制御可能であることによって、上記相変化材料内における相変化を制御できる。
上記相変化材料からなる複数のメモリセルを備えたメモリアレイを含む相変化メモリを、上記相変化材料の各状態を各記憶状態として用いてデータを記憶するためにプログラムする（書き込む）ことができる。このような相変化メモリ装置におけるデータを読み出し、書き込むための１つの方法が、上記相変化材料に印加される電流パルスおよび／または電圧パルスを制御することである。電流および／または電圧のレベルは、通常、各メモリセルの上記相変化材料内に生じる温度に相当する。
より高い密度の相変化メモリを達成するために、相変化メモリセルが、複数の各データビットを記憶させることが考えられた。相変化メモリセル内に複数の各データビットの記憶には、上記相変化材料に中間の抵抗値または状態を書き込むことによって達成できる。そのような中間状態でのセルは、完全な結晶状態と、完全なアモルファス状態との間の抵抗値を有することになる。
上記相変化メモリセルを、３つの互いに異なる各抵抗値の１つを書き込むことができる場合、セル毎に１．５ビットのデータを記憶することができる。上記相変化メモリセルを、４つの互いに異なる各抵抗値の１つを書き込むことができる場合、セル毎に２ビットのデータを記憶することができる。５つ以上の互いに異なる各抵抗値を設定できる場合も、同様に複数のデータを記憶することができる。
説明の簡便化のために、本明細書では、４つの互いに異なる各抵抗値または各状態で、セル毎に２ビットのデータを記憶できるセルについて、説明の焦点を合わせることにする。しかしながら、上記説明は、単に例示のためであり、本発明の権利範囲を制限するものではない。本発明のメモリセルは、原則として、３以上の各状態を記憶することが可能なものである。
相変化メモリセルに中間の抵抗値を書き込むために、アモルファス材料に対して共存する結晶化材料の量が、つまりセル抵抗値が、適切な書込戦略を介して制御される。アモルファス材料に対して共存する結晶化材料の量は、複数の各ビット記憶のための一定の各抵抗値を保証するために正確に制御される必要がある。互いに異なる各抵抗値における、狭い数値範囲内での一定の各抵抗値は、読出の充分な余裕度を確保できることを保証する。
上記および上記以外の理由により、本発明が必要とされる。
〔本発明の要旨〕
本発明の一実施形態はメモリを提供する。上記メモリは、相変化素子を含む。上記相変化素子は、第１側面と、第２側面と、上記第１側面に結合された第１線とを有する。上記メモリは、上記素子の第２側面に結合されたアクセス部と、上記アクセス部に結合され、上記アクセス部を制御するための第２線とを含む。上記メモリは、上記第１線を第１電圧にプリチャージすると共に、２を超える数の各状態の選択された１つの状態に上記素子をプログラムするために、上記アクセス部を通して上記素子に電流パルスが生成されるように、上記第２線に対し電圧パルスを印加するための回路を含む。上記電圧パルスは、上記選択された状態に応じた大きさの振幅を有する。
〔各図面の簡単な説明〕
本発明をさらに理解するために、図面を添付する。これらの図面は、本明細書に組み込まれ、その一部を構成する。上記各図面は、本発明の実施形態を例示し、本明細書における記載と共に本発明の原理を説明するためのものである。本発明の他の実施形態、および、本発明の意図する多くの利点については、以下の詳細な説明を参照することによってより理解されるようになるにつれて、容易に認識されるだろう。上記各図面の各構成要素は、必ずしも、図示された互いに相対的な縮尺とはなっていない。上記各図面では、互いに同様の機能を有する各部材には、同一の部材番号を付した。
図１は、メモリ装置の一実施形態を示すブロック図である。図２は、本発明に係る相変化素子の一実施形態における、４つの互いに異なる各状態をそれぞれ示す概略断面図である。図３は、相変化素子の各抵抗状態を設定する一実施形態を示すグラフである。
図４は、相変化メモリセルをプログラムするための各信号の一実施形態を示すタイミングチャートである。図５は、相変化メモリセルをプログラムするための各信号の他の実施形態を示すタイミングチャートである。図６は、相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。
図７は、相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。図８は、相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。図９は、相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。
図１０は、相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。図１１は、相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。図１２は、相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。
図１３は、相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。図１４は、ビット線のプリチャージ電圧における、高い範囲のため、および低い範囲のための、ゲート電圧とドレイン電流との関係の一実施形態を示すグラフである。図１５は、ソース−ドレイン間電圧を有効に変化させるための、ゲート電圧とドレイン電流との関係の一実施形態を示すグラフである。
図１６は、互いに異なる４つの各抵抗状態の１つに、リセット状態から書き込まれた相変化素子に係る抵抗値の範囲の一実施形態を示すグラフである。図１７は、互いに異なる４つの各抵抗状態の１つに、セット状態から書き込まれた相変化素子に係る抵抗値の範囲の一実施形態を示すグラフである。
〔詳細な説明〕
以下の詳細な説明では、添付図面を参照する。これらの添付図面は、本発明の一部を構成するものであり、本発明を実施しうる具体的な実施形態を例証として示している。本明細書では、説明する図の方向について、例えば「上端」、「下端」、「前」、「後ろ」、「先端」、「後端」などといった方向を示す用語を用いる。本発明の実施形態の構成要素を多くの異なる方向に配置できるので、方向を示す用語は、説明するために用いられ、決して限定するためではない。本発明の権利範囲を逸脱しない範囲内にて、他の実施形態を用いることができるし、かつ、構造的または論理的な変更を加えてもよい。したがって、以下の詳細な説明は、限定的な意味に解釈されるべきではなく、本発明の権利範囲は、添付の特許請求の範囲によって規定される。
図１は、メモリ装置１００の一実施形態を示すブロック図である。メモリ装置１００は、メモリアレイ１０１および読出／書込回路１０３を含む。メモリアレイ１０１は、信号経路１０２を通して、読出／書込回路１０３に対し電気的に結合されている。メモリアレイ１０１は、複数の各相変化メモリセル１０４ａ−１０４ｄ（以下において、まとめて、各相変化メモリセル１０４として参照する場合有り）、複数の各ビット線（ＢＬｓ）１１２ａ−１１２ｂ（以下において、まとめて、各ビット線１１２として参照する場合有り）、および複数の各ワード線（ＷＬｓ）１１０ａ−１１０ｂ（以下において、まとめて、各ワード線１１０として参照する場合有り）を含む。
選択された相変化メモリセル１０４のプログラム（記憶）は、最初に、上記選択された相変化メモリセル１０４に結合されたビット線１１２を、選択されたまたは固定された電圧にプリチャージすることによって開始される。次に、上記選択された相変化メモリセル１０４をプログラムするために、電圧パルスが、上記選択された相変化メモリセル１０４に結合されたワード線１１０に供給される。上記ビット線のプリチャージ電圧と、上記ワード線への電圧パルスは、上記選択された相変化メモリセル１０４を流れる電流を形成し、上記選択された相変化メモリセル１０４を、所望する抵抗状態にプログラムする。
上記選択された相変化メモリセル１０４は、上記ワード線１１０に供給された電圧パルスの振幅の大きさを制御することにより、上記所望する抵抗状態にプログラムされる。一実施形態では、ビット線に印加されるプリチャージ電圧も、上記選択された相変化メモリセル１０４の所望する抵抗状態に基づいて調整される。
本明細書では、「電気的に結合されている」という用語は、必ずしも各素子同士が直接的に結合されていることを意味しているのではなく、「電気的に結合されている」各素子間に介在素子が設けられていてもよい。
各相変化メモリセル１０４のそれぞれは、ワード線１１０、ビット線１１２および共通電位または接地電位１１４に電気的に結合されている。例えば、相変化メモリセル１０４ａは、ワード線１１０ａ、ビット線１１２ａおよび共通電位または接地電位１１４に電気的に結合されている。相変化メモリセル１０４ｂは、ワード線１１０ｂ、ビット線１１２ａおよび共通電位または接地電位１１４に電気的に結合されている。相変化メモリセル１０４ｃは、ワード線１１０ａ、ビット線１１２ｂおよび共通電位または接地電位１１４に電気的に結合されている。相変化メモリセル１０４ｄは、ワード線１１０ｂ、ビット線１１２ｂおよび共通電位または接地電位１１４に電気的に結合されている。
各相変化メモリセル１０４は、それぞれ、相変化素子１０６およびトランジスタ１０８を含んでいる。トランジスタ１０８は、図示された本実施形態では、電界効果トランジスタ（ＦＥＴ）である一方、他の実施形態においては、バイポーラトランジスタや３Ｄ構造のトランジスタといった他の好適なデバイスであってもよい。
相変化メモリセル１０４ａは、相変化素子１０６ａおよびトランジスタ１０８ａを含んでいる。相変化素子１０６ａの一側面は、ビット線１１２ａに対し電気的に結合されている。相変化素子１０６ａの他の側面は、トランジスタ１０８ａのソース−ドレイン経路の一側面（長手方向の一端面、つまりソースまたはドレイン）に対し電気的に結合されている。上記トランジスタ１０８ａのソース−ドレイン経路における他の側面は、共通電位または接地電位１１４に対し電気的に結合されている。上記トランジスタ１０８ａのゲートは、ワード線１１０ａに対し電気的に結合されている。
相変化メモリセル１０４ｂは、相変化素子１０６ｂおよびトランジスタ１０８ｂを含んでいる。相変化素子１０６ｂの一側面は、ビット線１１２ａに対し電気的に結合されている。相変化素子１０６ｂの他の側面は、トランジスタ１０８ｂのソース−ドレイン経路の一側面（長手方向の一端面、つまりソースまたはドレイン）に対し電気的に結合されている。上記トランジスタ１０８ｂのソース−ドレイン経路における他の側面は、共通電位または接地電位１１４に対し電気的に結合されている。上記トランジスタ１０８ｂのゲートは、ワード線１１０ｂに対し電気的に結合されている。
相変化メモリセル１０４ｃは、相変化素子１０６ｃおよびトランジスタ１０８ｃを含んでいる。相変化素子１０６ｃの一側面は、ビット線１１２ｂに対し電気的に結合されている。相変化素子１０６ｃの他の側面は、トランジスタ１０８ｃのソース−ドレイン経路の一側面（長手方向の一端面、つまりソースまたはドレイン）に対し電気的に結合されている。上記トランジスタ１０８ｃのソース−ドレイン経路における他の側面は、共通電位または接地電位１１４に対し電気的に結合されている。上記トランジスタ１０８ｃのゲートは、ワード線１１０ａに対し電気的に結合されている。
相変化メモリセル１０４ｄは、相変化素子１０６ｄおよびトランジスタ１０８ｄを含んでいる。相変化素子１０６ｄの一側面は、ビット線１１２ｂに対し電気的に結合されている。相変化素子１０６ｄの他の側面は、トランジスタ１０８ｄのソース−ドレイン経路の一側面（長手方向の一端面、つまりソースまたはドレイン）に対し電気的に結合されている。上記トランジスタ１０８ｄのソース−ドレイン経路における他の側面は、共通電位または接地電位１１４に対し電気的に結合されている。上記トランジスタ１０８ｄのゲートは、ワード線１１０ｂに対し電気的に結合されている。
他の実施形態では、各相変化素子１０６は、それぞれ、共通電位または接地電位１１４に対し電気的に結合されている一方、各トランジスタ１０８は、それぞれ、ビット線１１２に電気的に結合されている。具体例として、相変化メモリセル１０４ａのためには、相変化素子１０６ａの一側面は、共通電位または接地電位１１４に対し電気的に結合されている一方、相変化素子１０６ａの他の側面は、トランジスタ１０８ａのソース−ドレイン経路の一側面に電気的に結合されている。上記トランジスタ１０８ａのソース−ドレイン経路の他の側面は、ビット線１１２ａに電気的に結合されている。
各相変化素子１０６は、それぞれ、本発明に基づく種々な各材料からなっていてもよい。通常は、そのような各材料としては、周期表のVI族からの１以上の元素を含むカルコゲナイド合金が有用である。
一実施形態では、相変化素子１０６の相変化材料は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、または、ＡｇＩｎＳｂＴｅといった、カルコゲナイド複合材料からなる。他の実施形態としては、相変化材料は、ＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、または、ＧｅＧａＩｎＳｂのようなカルコゲンを含んでいない材料が挙げられる。さらに他の実施形態では、相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、Ｓといった１つまたは複数の元素を含む任意の適切な材料からなっていてもよい。
読出／書込回路１０３は、各メモリセル１０４からデータを読み出し、各メモリセル１０４に対しデータを書き込むために、メモリアレイ１０１に対し信号経路１０２を通して各信号を供給するものである。各メモリセル１０４をプログラムする（書き込む）ために、読出／書込回路１０３は、選択された各ビット線１１２に対しプリチャージ電圧を供給し、かつ、選択された各ワード線１１０に対し各電圧パルスを供給することにより、選択された各メモリセル１０４内に電流パルスをそれぞれ形成するためのものである。
上記各電流パルスは、選択された各メモリセル１０４内のそれぞれの相変化材料内において、３以上の各抵抗レベルまたは３以上の各抵抗状態の内の１つにプログラムする。また、読出／書込回路１０３は、各メモリセル１０４の状態を、それぞれ検知し、各メモリセルの抵抗状態を示す信号を供給するものである。読出／書込回路１０３は、各メモリセル１０４の３以上の各状態のそれぞれを読み出すものである。
相変化メモリセル１０４ａのセット動作の間中、読出／書込回路１０３は、ビット線１１２ａを、選択されたまたは固定された電圧にプリチャージする。次に、読出／書込回路１０３は、ワード線１１０ａに対し電圧パルスを供給する。これによって、トランジスタ１０８ａを用いて、相変化素子１０６ａ内に電流パルスを形成する。各電流パルスは、相変化素子１０６ａを、相変化素子１０６ａの結晶化温度を超える温度（しかし、通常は、相変化素子１０６ａの融点温度未満）まで加熱するように設定されている。
このようにして、上記セット動作中において、相変化素子１０６ａは、結晶化状態、または部分的な結晶化状態、言い換えると部分的なアモルファス状態に達する。アモルファス材料に対し共存する結晶化材料の量、つまり相変化素子１０６ａの抵抗状態は、ワード線１１０ａに供給される電圧パルスの振幅の大きさを調整することによって制御される。他の実施形態では、ビット線１１２ａに印加されるプリチャージ電圧も、相変化素子１０６ａの所望する抵抗状態に基づき調整される。
相変化メモリセル１０４ａのリセット動作の間中、ビット線１１２ａを、選択されたまたは固定された電圧にプリチャージする。次に、読出／書込回路１０３は、ワード線１１０ａに対し電圧パルスを供給する。これによって、トランジスタ１０８ａを用いて、相変化素子１０６ａ内に電流パルスを形成する。各電流パルスは、相変化素子１０６ａを、相変化素子１０６ａの融点温度を超える温度まで迅速に加熱するように設定されている。
上記ワード線１１０ａに印加されていた電圧パルスがオフに切り替わった後、相変化素子１０６ａ、急速に冷却され、アモルファス状態、または部分的なアモルファス状態、言い換えると部分的な結晶化状態になる。結晶化状態に対し共存するアモルファス状態の量、つまり相変化素子１０６ａの抵抗状態は、ワード線１１０ａに供給される電圧パルスの振幅の大きさを調整することにより制御される。
他の実施形態では、ビット線１１２ａに印加されるプリチャージ電圧も、相変化素子１０６ａの所望する抵抗状態に基づき調整される。
メモリアレイ１０１内の各相変化メモリセル１０４ｂ−１０４ｄ、およびさらに他の相変化メモリセル１０４についても、ビット線およびワード線の各電圧に応じて形成される、同様な電流パルスを用いて、相変化メモリセル１０４ａと同様にして、それぞれプログラムされる。
図２は、４つの互いに異なる各状態２００ａ、２００ｂ、２００ｃ、２００ｄをそれぞれ示す相変化素子１０６の一実施形態を示す概略断面図である。相変化素子１０６は、絶縁材料２０６によって、水平方向にて両側から挟まれるようにして囲まれている相変化材料２０４を含む。相変化素子１０６は、好適などのような形状でも取り得ることができ、また、相変化材料２０４を好適などのような形状にでも含むことができ、かつ、絶縁材料２０６を好適などのような形状にでも備えることができる。
相変化材料２０４は、相変化材料２０４の一端部を第１電極２０８に電気的に結合され、かつ、相変化材料２０４の他端部を第２電極２１０に電気的に結合されている。各パルスは、相変化素子１０６に対し第１電極２０８および第２電極２１０をそれぞれ介して供給される。相変化材料２０４内を通る電流経路は、第１電極２０８および第２電極２１０の一方から、第１電極２０８および第２電極２１０の他方へとである。相変化素子１０６は、データの各ビットを記憶するための記憶場所を提供する。
絶縁材料２０６は、ＳｉＯ2、フッ化シリカガラス（ＦＳＧ）、またはリンボロンシリケートガラス（ＢＰＳＧ）といった、どのような好適な絶縁体であってもよい。第１電極２０８および第２電極２１０は、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｔｉ、Ｔａ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、またはＣｕといった、どのような好適な電極材料であってもよい。
相変化材料２０４は、２ビットのデータを記憶するために、４つの互いに異なる各状態の１つにプログラムされる。トランジスタ１０８（図１）は、相変化材料２０４への各パルスの印加を制御するために、第１電極２０８に接続されている。上記各パルスは、相変化材料２０４をリセットし、かつ、相変化材料２０４を他の３つの各状態の１つにプログラムする。
状態２００ｂでは、相変化材料２０４内に小分画部２１２が、相変化材料２０４を通る電流により示される、相変化素子１０６の抵抗値を変化させるために、プログラムにより形成される。状態２００ｃでは、相変化材料２０４内に中サイズ分画部２１４が、相変化材料２０４を通る電流により示される、相変化素子１０６の抵抗値を変化させるために、プログラムにより形成される。状態２００ｄでは、相変化材料２０４のほぼ全てを占める大分画部２１６が、相変化材料２０４を通る電流により示される、相変化素子１０６の抵抗値を変化させるために、プログラムにより形成される。
上記プログラムされた分画部のサイズは、相変化材料２０４を通る電流により示される、相変化素子１０６の抵抗値に相関している。上記各状態２００ｂ−２００ｄでの３つの互いに異なる変化相の各分画部に加えて、初期の状態２００ａは、相変化材料２０４において、４つの互いに異なる各状態を提供する。これにより、相変化素子１０６は、２ビットのデータを記憶するための記憶箇所を提供できる。
他の実施形態では、相変化素子１０６の状態が状態２００ａにて「００」、相変化素子１０６の状態が状態２００ｂにて「０１」、相変化素子１０６の状態が状態２００ｃにて「１０」、相変化素子１０６の状態が状態２００ｄにて「１１」である。
さらに他の実施形態では、相変化素子１０６の状態が状態２００ａにて「１１」、相変化素子１０６の状態が状態２００ｂにて「１０」、相変化素子１０６の状態が状態２００ｃにて「０１」、相変化素子１０６の状態が状態２００ｄにて「００」である。
相変化素子１０６は、状態２００ａにて、実質的に全てがアモルファス状態となるリセット状態である。相変化素子１０６のリセット動作中において、リセット電流パルスが、トランジスタ１０８により供給され、第１電極２０８を通して相変化材料２０４に供給される。上記リセット電流パルスは、ビット線１１２へのプリチャージ電圧と、トランジスタ１０８に接続されたワード線１１０に供給された電圧パルスとに対応して形成される。
上記リセット電流パルスは、相変化材料２０４を、相変化材料２０４の融点温度を超える温度まで加熱する。相変化材料２０４は、迅速に冷却されて、実施的に全てがアモルファス状態である、状態２００ａに達する。
上記リセット動作の後、相変化材料２０４は、領域２１８および領域２２０において結晶化状態の相変化材料と、領域２２２においてアモルファス状態の相変化材料とを含む。上記状態２００ａにて示される実質的に全てがアモルファス状態は、相変化素子１０６の最も高い抵抗状態である。
相変化材料２０４を、他の３つの互いに異なる各状態２００ｂ−２００ｄの１つにプログラムするために、セット電流パルスが、トランジスタ１０８により供給され、第１電極２０８を通して、相変化材料２０４に送られる。上記セット電流パルスは、ビット線１１２へのプリチャージ電圧と、トランジスタ１０８に接続されたワード線１１０への電圧パルスとに応じて形成される。
状態２００ｂでは、トランジスタ１０８は、結晶化状態中に小分画部２１２をプログラムするように、セット電流パルスを供給する。上記結晶化状態は、上記アモルファス状態の抵抗状態より低い抵抗状態である。状態２００ｂでの相変化素子１０６の抵抗状態は、状態２００ａでの実質的に全てがアモルファス状態の相変化素子１０６よりも低いものである。状態２００ｂでの部分的に結晶化状態、つまり部分的なアモルファス状態は、相変化素子１０６の上から二番目に高い抵抗状態である。
状態２００ｃでは、トランジスタ１０８は、結晶化状態中に中分画部２１４をプログラムするように、セット電流パルスを供給する。上記中分画部２１４の結晶化分画は、上記小分画部２１２の結晶化分画より大きい。上記結晶化状態は、アモルファス状態の抵抗状態より低い抵抗状態である。状態２００ｃでの相変化素子１０６の抵抗状態は、状態２００ｂでの相変化素子１０６よりも低いものである。状態２００ｃでの部分的に結晶化状態、つまり部分的なアモルファス状態は、相変化素子１０６の下から二番目に低い抵抗状態である。
状態２００ｄでは、トランジスタ１０８は、相変化素子１０６のほとんど全てを結晶化状態にプログラムするように、セット電流パルスを供給する。上記結晶化状態は、アモルファス状態の抵抗状態より低い抵抗状態であるので、状態２００ｄでの相変化素子１０６の抵抗状態は、状態２００ｃでの相変化素子１０６、状態２００ｂでの相変化素子１０６、および状態２００ａでのアモルファス状態の相変化素子１０６の抵抗状態よりも低いものである。状態２００ｄでの実質的に全てが結晶化状態は、相変化素子１０６の最も抵抗値が低い状態である。
他の各実施形態では、相変化素子１０６は、好ましい、どのような数の各抵抗値や各抵抗状態にプログラムされてもよい。他の各実施形態においては、相変化素子１０６は、実質的に全てが結晶化状態にセットして、かつ、リセットパルスが、相変化素子１０６を所望する抵抗値または抵抗状態にプログラムするように使用されてもよい。
図３は、相変化素子１０６の各抵抗状態を設定する一実施形態を示すグラフ２５０である。グラフ２５０は、ｘ軸上に相変化素子に印加されるアンペア（Ａ）で示される電流と、上記所定の電流を印加した後の、ｙ軸上に相変化素子のオームにて示される抵抗値の変化とを示している。
線２５６にて示されているように、相変化素子の完全リセット状態からプログラムを開始したとき、まず、０Ａから約０．３×１０-3Ａまでの電流値では、相変化素子は、その完全リセット状態から変化しない。約０．３×１０-3Ａから０．５×１０-3Ａまでの電流値は、線２６０にて示されるように、相変化素子の抵抗状態を部分的なセット状態に変化させる。約０．５×１０-3Ａから１．４×１０-3Ａまでの電流値は、線２５８にて示されるように、相変化素子の抵抗状態を完全セット状態に変化させる。約１．４×１０-3Ａから１．６×１０-3Ａまでの電流値は、線２６２にて示されるように、相変化素子の抵抗状態を部分的なリセット状態に変化させる。約１．６×１０-3Ａを超える電流値は、線２５６にて示されるように、相変化素子の抵抗状態を完全リセット状態に変化させる。
部分的なセット状態、完全セット状態、部分的なリセット状態、および完全リセット状態を得るための特定の各電流範囲は、用いた相変化素子、用いたメモリセル仕様、用いたメモリセルの形状に基づいて種々変化させることができる。
線２５６にて示されているように、相変化素子の完全リセット状態からプログラムを開始したとき、相変化素子は、上記電流値を制御することによって、互いの異なる４つの各抵抗状態の１つにプログラムされることが可能になる。電流が印加されない場合、相変化素子は、完全リセット状態を維持する。
小さな電流値が印加された場合、相変化素子は、線２６４にて示されているように、第１抵抗状態にプログラムされる。この第１抵抗状態は、図２において２００ａにて示されている状態であり、本実施形態では、データ「１１」の状態を示している。
上記第１抵抗状態での電流値を超える大きさの電流値が印加される場合、相変化素子は、線２６６にて示されるように、第２抵抗状態にプログラムされる。この第２抵抗状態は、図２において２００ｂにて示されている状態であり、本実施形態では、データ「１０」の状態を示している。
上記第２抵抗状態での電流値を超える大きさの電流値が印加される場合、相変化素子は、線２６８にて示されるように、第３抵抗状態にプログラムされる。この第３抵抗状態は、図２において２００ｃにて示されている状態であり、本実施形態では、データ「０１」の状態を示している。
上記第３抵抗状態での電流値を超える大きさの電流値が印加される場合、相変化素子は、線２７０にて示されるように、完全セット状態にプログラムされる。この完全セット状態は、図２において２００ｄにて示されている状態であり、本実施形態では、データ「００」の状態を示している。
線２５８にて示されているように、相変化素子の完全セット状態からプログラムを開始したとき、相変化素子は、上記電流値を制御することによって、互いの異なる４つの各抵抗状態の１つにプログラムされることも可能になる。例えば、第１電流値が印加された場合、相変化素子は、線２７２にて示されるように第１状態にプログラムされる。第１状態は、本実施形態では、データ「００」の状態を示している。
上記第１状態での電流値を超える大きさの電流値が印加される場合、相変化素子は、線２７４にて示されるように、第２状態にプログラムされる。この第２状態は、本実施形態では、データ「０１」の状態を示している。
上記第２状態での電流値を超える大きさの電流値が印加される場合、相変化素子は、線２７６にて示されるように、第３状態にプログラムされる。この第３状態は、本実施形態では、データ「１０」の状態を示している。
上記第３状態での電流値を超える大きさの電流値が印加される場合、相変化素子は、線２７８にて示されるように、完全リセット状態にプログラムされる。この完全リセット状態は、本実施形態では、データ「１１」の状態を示している。
図４は、相変化メモリセル１０４をプログラムするための各信号の一実施形態を示すタイミングチャート３００ａである。本実施形態では、相変化素子１０６は、完全リセット状態（例えば、アモルファス状態）からプログラムを開始する。タイミングチャート３００ａは、ｘ軸３０２上に時間を、ｙ軸３０４上にビット線電圧を、ｙ軸３０６上にワード線電圧をそれぞれ示している。
選択された相変化素子１０６をプログラムするために、読出／書込回路１０３は、上記選択された相変化素子１０６に結合されたビット線１１２を、信号３０８により示されるようにプリチャージする。信号３０８は、その電圧が、位置３１０での０Ｖから、位置３１１での固定電圧に増加し、上記固定電圧を所定期間維持し、次に、減少して位置３１２での０Ｖの電圧に戻るものである。
上記位置３１１での固定電圧にビット線をプリチャージすると共に、読出／書込回路１０３は、上記選択された相変化素子１０６に結合された、トランジスタ１０８のゲートに結合されたワード線に対し、選択され設定された電圧パルスを供給する。各電圧パルスは、それぞれ、時間３１６から開始し、時間３１８にて終了する。したがって、上記選択され設定された電圧パルスは、上記選択された相変化素子１０６に印加される電流パルスの開始と終了とを規定する。
図２において２００ａにて示される状態のように、上記選択された相変化素子１０６を「００」の状態にプログラムするためには、読出／書込回路１０３は、信号３１４ａにて示されるように、セット用の電圧パルスを供給しない。
図２において２００ｂにて示される状態のように、上記選択された相変化素子１０６を「０１」の状態にプログラムするためには、読出／書込回路１０３は、信号３１４ｂにて示されるように、第１振幅の大きさを有するセット用の電圧パルスを供給する。
図２において２００ｃにて示される状態のように、上記選択された相変化素子１０６を「１０」の状態にプログラムするためには、読出／書込回路１０３は、信号３１４ｃにて示されるように、第１振幅より大きな振幅を有する第２振幅の大きさを有するセット用の電圧パルスを供給する。
図２において２００ｄにて示される状態のように、上記選択された相変化素子１０６を「１１」の状態にプログラムするためには、読出／書込回路１０３は、信号３１４ｄにて示されるように、第２振幅より大きな振幅を有する第３振幅の大きさを有するセット用の電圧パルスを供給する。
図５は、相変化メモリセル１０４をプログラムするための各信号に係る他の実施形態を示すタイミングチャート３００ｂである。タイミングチャート３００ｂは、ビット線１１２に印加されるプリチャージ電圧が、相変化素子１０６の所望する状態に応じて変化させる以外については、前述の図４に図示され記載されたタイミングチャート３００ａと同様なものである。
図２において２００ａにて示される状態のように、上記選択された相変化素子１０６を「００」の状態にプログラムするためには、読出／書込回路１０３は、信号３１４ａにて示されるように、セット用の電圧パルスをワード線１１０に対して供給しないことに加えて、信号３２０ａにて示されるように、プリチャージ電圧をビット線１１２に対して供給しない。
図２において２００ｂにて示される状態のように、上記選択された相変化素子１０６を「０１」の状態にプログラムするためには、読出／書込回路１０３は、信号３１４ｂにて示されるように、セット用の電圧パルスを供給すると共に、信号３２０ｂにて示されるように、第１プリチャージ電圧をビット線１１２に対して供給する。
図２において２００ｃにて示される状態のように、上記選択された相変化素子１０６を「１０」の状態にプログラムするためには、読出／書込回路１０３は、信号３１４ｃにて示されるように、セット用の電圧パルスを供給すると共に、信号３２０ｃにて示されるように、第１プリチャージ電圧より大きな第２プリチャージ電圧をビット線１１２に対して供給する。
図２において２００ｄにて示される状態のように、上記選択された相変化素子１０６を「１１」の状態にプログラムするためには、読出／書込回路１０３は、信号３１４ｄにて示されるように、セット用の電圧パルスを供給すると共に、信号３２０ｄにて示されるように、第２プリチャージ電圧より大きな第３プリチャージ電圧をビット線１１２に対して供給する。
図６は、相変化メモリセル１０４をプログラムするための各信号に係る、さらに他の実施形態を示すタイミングチャート３００ｃである。タイミングチャート３００ｃは、それがリセット動作を含む以外については、前述の図４に図示され記載されたタイミングチャート３００ａと同様なものである。
選択された相変化素子１０６を、４つの各状態の１つにプログラムするためには、読出／書込回路１０３は、最初に、信号３０８によって示されるように、ビット線１１２をプリチャージすることにより上記選択された相変化素子１０６をリセットする。信号３０８は、その電圧が、位置３３０にて０Ｖから増加し、位置３３４にて固定電位に達し、所定期間、上記固定電位を維持した後、減少して位置３３２にて０Ｖに戻るものである。
読出／書込回路１０３は、ビット線１１２を位置３３４にて固定電位にプリチャージすると共に、信号３４０によって示されるような電圧パルスをワード線１１０に対し供給する。上記電圧パルスは、位置３３６にて開始され、位置３３８にて終了するように設定されている。信号３４０によって示される、リセット用の電圧パルスの振幅は、各信号３１４ａ−３１４ｄにより示されるセット用の各電圧パルスの振幅より大きい。
信号３４０によって示される電圧パルスは、上記選択された相変化素子１０６をリセットし、その後、各信号３１４ａ−３１４ｄによって示されるセット用の各電圧パルスの１つが、上記選択された相変化素子１０６を所望する状態にプログラムする。
図７は、相変化メモリセル１０４をプログラムするための各信号に係る、さらに他の実施形態を示すタイミングチャート３００ｄである。タイミングチャート３００ｄは、ビット線に印加されるプリチャージ電圧が、リセット用の電圧パルス３４０と各信号３１４ａ−３１４ｄから選択されたセット用の信号との間でも維持されている以外については、前述の図６に図示され記載されたタイミングチャート３００ｃと同様なものである。信号３０８は、位置３３４にて示された固定されたプリチャージ電圧が維持されており、よって、図６に示されたように、位置３３２にて０Ｖにランプダウンし、位置３１０にてランプアップすることがスキップされる（飛ばされる）。
図８は、相変化メモリセル１０４をプログラムするための各信号に係る、さらに他の実施形態を示すタイミングチャート３００ｅである。タイミングチャート３００ｅは、リセット動作を含む以外、前述の図５に図示され記載されたタイミングチャート３００ｂと同様なものである。
選択された相変化素子１０６を、４つの各状態の１つにプログラムするためには、読出／書込回路１０３は、最初に、信号３０８によって示されるように、ビット線１１２をプリチャージすることにより上記選択された相変化素子１０６をリセットする。信号３０８は、その電圧が、位置３３０にて０Ｖから増加し、位置３３４にて固定電位に達し、所定期間、上記固定電位を維持した後、減少して位置３３２にて０Ｖに戻るものである。
読出／書込回路１０３は、ビット線１１２を位置３３４にて固定電位にプリチャージすると共に、信号３４０によって示されるような電圧パルスをワード線１１０に対し供給する。上記電圧パルスは、位置３３６にて開始され、位置３３８にて終了するように設定されている。信号３４０によって示される、リセット用の電圧パルスの振幅は、各信号３１４ａ−３１４ｄにより示されるセット用の各電圧パルスの振幅より大きい。信号３４０によって示される電圧パルスは、上記選択された相変化素子１０６をリセットし、その後、各信号３１４ａ−３１４ｄによって示されるセット用の各電圧パルスの１つが、上記選択された相変化素子１０６を所望する状態にプログラムする。
図９は、相変化メモリセル１０４をプログラムするための各信号に係る、さらに他の実施形態を示すタイミングチャート３００ｆである。タイミングチャート３００ｆは、ビット線に印加されるプリチャージ電圧が、リセット用の電圧パルス３４０と各信号３１４ａ−３１４ｄから選択されたセット用の信号との間でも維持されている以外については、前述の図６に図示され記載されたタイミングチャート３００ｃと同様なものである。信号３０８は、位置３３４にて示された固定されたプリチャージ電圧が維持されており、よって、図８に示されたように、位置３３２にて０Ｖにランプダウンし、位置３１０にてランプアップすることがスキップされる（飛ばされる）。
図１０は、相変化メモリセル１０４をプログラムするための各信号に係る、さらに他の実施形態を示すタイミングチャート３００ｇである。本実施形態では、相変化素子１０６は、最初に、完全セット（言い換えると、結晶化）状態にプログラムされた後、所望する状態にリセットされる。
選択された相変化素子１０６を、４つの各状態の１つにプログラムするためには、読出／書込回路１０３は、最初に、信号３０８によって示されるように、ビット線１１２をプリチャージする。信号３０８は、その電圧が、位置３３０にて０Ｖから増加し、位置３３４にて固定電位に達し、所定期間、上記固定電位を維持した後、減少して位置３３２にて０Ｖに戻るものである。
読出／書込回路１０３は、ビット線１１２を位置３３４にて固定電位にプリチャージすると共に、セット用の電圧パルス３５２をワード線１１０に対し供給する。上記ワード線１１０は、上記選択された相変化素子１０６に結合されたトランジスタ１０８のゲートに接続されているものである。上記セット用の電圧パルスは、位置３５４にて開始され、位置３５６にて終了するように設定されている。
読出／書込回路１０３は、上記選択された相変化素子１０６をセット状態とすると共に、再度、信号３０８によって示されたように、ビット線１１２をプリチャージする。信号３０８は、その電圧が、位置３１０にて０Ｖから増加し、位置３１１にて固定電圧に達し、所定期間維持された後、減少して位置３１２にて０Ｖに戻るものである。
読出／書込回路１０３は、ビット線を位置３１１にて固定電圧にプリチャージすると共に、ワード線１１０に対し選択されたリセット用の電圧パルスを供給する。リセット用の各電圧パルスは、位置３５８にて開始され、位置３６０にて終了される。よって、上記選択された、リセット用の電圧パルスは、上記選択された相変化素子１０６に印加された電流パルスの開始位置と終了位置とを規定する。
上記選択された相変化素子１０６を「００」の状態にプログラムするためには、読出／書込回路１０３は、信号３５０ａにて示されるように、リセット用の電圧パルスを供給しない。
上記選択された相変化素子１０６を「０１」の状態にプログラムするためには、読出／書込回路１０３は、信号３５０ｂにて示されるように、第１振幅の大きさを有するリセット用の電圧パルスを供給する。
上記選択された相変化素子１０６を「１０」の状態にプログラムするためには、読出／書込回路１０３は、信号３５０ｃにて示されるように、第１振幅より大きな振幅を有する第２振幅の大きさを有するリセット用の電圧パルスを供給する。
上記選択された相変化素子１０６を「１１」の状態にプログラムするためには、読出／書込回路１０３は、信号３５０ｄにて示されるように、第２振幅より大きな振幅を有する第３振幅の大きさを有するリセット用の電圧パルスを供給する。
上記信号３５２にて示される、セット用の電圧パルスの振幅は、各信号３５０ｂ−３５０ｄにより示されるリセット用の各電圧パルスの振幅より小さい。上記セット用の電圧パルスは、次に印加されるリセット用の各電圧パルス３５０ａ−３５０ｄの１つが、相変化素子１０６を所望する状態にプログラムするように、上記相変化素子１０６をセット状態にするものである。
図１１は、相変化メモリセル１０４をプログラムするための各信号に係る、さらに他の実施形態を示すタイミングチャート３００ｈである。タイミングチャート３００ｈは、ビット線に印加されるプリチャージ電圧が、セット用の電圧パルス３５２と，選択されたセット用の各信号３５０ａ−３５０ｄとの間でも維持されている以外については、前述の図１０に図示され記載されたタイミングチャート３００ｇと同様なものである。信号３０８は、位置３３４にて示された固定されたプリチャージ電圧が維持されており、よって、図１０に示されたように、位置３３２にて０Ｖにランプダウンし、位置３１０にてランプアップすることがスキップされる（飛ばされる）。
図１２は、相変化メモリセル１０４をプログラムするための各信号に係る、さらに他の実施形態を示すタイミングチャート３００ｉである。タイミングチャート３００ｉは、上記選択されたリセット用の電圧パルスのための、ビット線１１２に印加されるプリチャージ電圧が、上記相変化素子１０６の所望する状態に応じて変化させる以外、前述の図１０に図示され記載されたタイミングチャート３００ｇと同様なものである。
上記選択された相変化素子１０６を「００」の状態にプログラムするためには、読出／書込回路１０３は、信号３５０ａに示されるように、ワード線１１０に対しリセット用の電圧パルスを供給しないと共に、信号３２０ａにて示されるように、プリチャージ電圧をビット線１１２に対し供給しない。
上記選択された相変化素子１０６を「０１」の状態にプログラムするためには、読出／書込回路１０３は、信号３５０ｂにて示されるように、リセット用の電圧パルスを供給すると共に、信号３２０ｂにて示されるように、第１プリチャージ電圧をビット線１１２に対し供給する。
上記選択された相変化素子１０６を「１０」の状態にプログラムするためには、読出／書込回路１０３は、信号３５０ｃにて示されるように、リセット用の電圧パルスを供給すると共に、信号３２０ｃにて示されるように、第１プリチャージ電圧より大きな電圧を有する第２プリチャージ電圧を供給する。
上記選択された相変化素子１０６を「１１」の状態にプログラムするためには、読出／書込回路１０３は、信号３５０ｄにて示されるように、リセット用の電圧パルスを供給すると共に、信号３２０ｄにて示されるように、第２プリチャージ電圧より大きな電圧を有する第３プリチャージ電圧を供給する。
図１３は、相変化メモリセル１０４をプログラムするための各信号に係る、さらに他の実施形態を示すタイミングチャート３００ｊである。タイミングチャート３００ｊは、ビット線１１２に印加されるプリチャージ電圧が、セット用の電圧パルス３５２と，選択されたリセット用の各信号３５０ａ−３５０ｄとの間でも維持されている以外については、前述の図１２に図示され記載されたタイミングチャート３００ｉと同様なものである。信号３０８は、位置３３４にて示された固定されたプリチャージ電圧が、各プリチャージ電圧３２０ａ−３２０ｄの選択された１つに移行する前まで維持されており、よって、図１２に示されたように、位置３３２にて０Ｖにランプダウンし、位置３１０にてランプアップすることがスキップされる（飛ばされる）。
図１４は、高いプリチャージ電圧と低いプリチャージ電圧の範囲のための、ゲート電圧とドレイン電流との関係の一実施形態を示すグラフ５００である。グラフ５００は、ｘ軸５０２上にて電圧（Ｖ）により示されるゲート電圧（ＶＧ）と、ｙ軸５０４上にてアンペア（Ａ）により示されるドレイン電流（ＩＤ）とを有している。より高い電流範囲のための、ビット線１１２へのより高いプリチャージ電圧は５１０にて示され、より低い電流範囲のための、ビット線１１２へのより低いプリチャージ電圧は５０８にて示されている。
ワード線１１０への電圧の範囲の一実施形態は、範囲５０６にて示されている。曲線５１２が、ビット線１１２への第１プリチャージ電圧のための、ゲート電圧とドレイン電流との関係を示し、曲線５１４が、ビット線１１２への第２プリチャージ電圧のための、ゲート電圧とドレイン電流との関係を示している。ビット線１１２への第２プリチャージ電圧は、ビット線１１２への第１プリチャージ電圧より大きい。５０８にて示された上記のより低いビット線１１２へのプリチャージ電圧は、５１０にて示された上記のより高いビット線１１２へのプリチャージ電圧と比較すると、小さな振幅の電流パルスのための、より良い制御性を提供する。
図１５は、有効なソース−ドレイン電圧を種々に変化させるためのゲート電圧とドレイン電流との関係の一実施形態を示すグラフ５２０である。グラフ５２０は、ｘ軸５２２上にて電圧（Ｖ）により示されるゲート電圧（ＶＧ）と、ｙ軸５２４上にてアンペア（Ａ）により示されるドレイン電流（ＩＤ）とを有している。
曲線５３０が、ドレイン電圧１．５Ｖのときのゲート電圧およびドレイン電流の関係を示す。曲線５３２が、ドレイン電圧２Ｖのときのゲート電圧およびドレイン電流の関係を示す。曲線５３４が、ドレイン電圧２．５Ｖのときのゲート電圧およびドレイン電流の関係を示す。曲線５３６が、ドレイン電圧３Ｖのときのゲート電圧およびドレイン電流の関係を示す。
図１６は、リセット状態から４つの互いに異なった各抵抗状態の１つにプログラムされた相変化素子１０６の抵抗状態における抵抗値のバラツキ（分布）の一実施形態を示す図表５５０である。図表５５０は、ｘ軸５５２上にてオームにより示される抵抗（Ｒ）と、ｙ軸５５４上にて示される相対周波数とを有している。
本実施形態では、３００ｎｓのセット用パルスの信号が、ワード線１１０に印加されると共に、ビット線１１２が、上記選択された相変化素子１０６を上記選択された状態にプログラムするためにプリチャージされる。
図２において２００ａにて示される状態のように、「００」の状態にプログラムされた相変化素子１０６のための抵抗値の分布は、５５６にて示される。図２において２００ｂにて示される状態のように、「０１」の状態にプログラムされた相変化素子１０６のための抵抗値の分布は、５５８にて示される。
図２において２００ｃにて示される状態のように、「１０」の状態にプログラムされた相変化素子１０６のための抵抗値の分布は、５６０にて示される。図２において２００ｄにて示される状態のように、「１１」の状態にプログラムされた相変化素子１０６のための抵抗値の分布は、５６２にて示される。上記各分布は、それぞれ狭い範囲であり、互いに離間されているので、４つの互いに区別される各抵抗レベルが信頼性良く達成される。
図１７は、セット状態から４つの互いに異なった各抵抗状態の１つにプログラムされた相変化素子１０６の抵抗状態における抵抗値のバラツキ（分布）の一実施形態を示す図表５７０である。図表５７０は、ｘ軸５７２上にてオームにより示される抵抗（Ｒ）と、ｙ軸５７４上にて示される相対周波数とを有している。
本実施形態では、６５ｎｓのリセットパルスの信号が、ワード線１１０に印加されると共に、ビット線１１２が、上記選択された相変化素子１０６を選択された状態にプログラムするためにプリチャージされる。
「００」の状態にプログラムされた相変化素子１０６のための抵抗値の分布は、５７６にて示される。「０１」の状態にプログラムされた相変化素子１０６のための抵抗値の分布は、５７８にて示される。「１０」の状態にプログラムされた相変化素子１０６のための抵抗値の分布は、５８０にて示される。「１１」の状態にプログラムされた相変化素子１０６のための抵抗値の分布は、５８２にて示される。上記各分布は、それぞれ、狭い範囲であり、互いに離間されているので、４つの互いに区別される各抵抗レベルが信頼性良く達成される。
本発明の各実施形態においては、相変化メモリセルを、３以上の各抵抗状態の選択された１つにプログラムするための方法を提供する。上記各メモリセルは、最初に、上記選択されたメモリセルに結合されたビット線をプリチャージした後、上記選択されたメモリセルに結合されたトランジスタのゲートに結合されたワード線に電圧パルスを印加することとによってプログラムされる。
上記ビット線へのプリチャージ電圧、および上記ワード線への電圧パルスは、トランジスタを用いた選択されたメモリセル内を通過する電流パルスを形成する。上記電流パルスは、上記選択されたメモリセルを所望する状態にプログラムする。上記ワード線に印加される電圧パルスの振幅の大きさを制御する、および／または上記ビット線に印加されるプリチャージ電圧を制御することによって、上記メモリセルは所望する状態に設定される。
上記方法では、相変化素子に伝送されたパワーは、正確に制御される。その上、電圧パルスがメモリセルに印加されるので、大きくなる電流源を用いる必要がなくなる。さらに、上記パルスの印加タイミングは、ビット線システムの抵抗−容量（Ｒ−Ｃ）遅延によって影響されない。それに加えて、ワード線のインピーダンスは、そのワード線に結合された各相変化メモリセルの個々の各インピーダンス状態に対し無関係となる。それゆえ、従来のプログラミング方法と比較して、各相変化素子をプログラムするためのパルスを、より再現性よく、かつより均一に得ることが可能となる。
本明細書では、具体的な各実施形態について図示および説明してきたが、当業者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解されるであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または変型を含むことが意図されている。それゆえ、本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
メモリ装置の一実施形態を示すブロック図である。 本発明に係る相変化素子の一実施形態における、４つの互いに異なる各状態をそれぞれ示す概略断面図である。 相変化素子の各抵抗状態を設定する一実施形態を示すグラフである。 相変化メモリセルをプログラムするための各信号の一実施形態を示すタイミングチャートである。 相変化メモリセルをプログラムするための各信号の他の実施形態を示すタイミングチャートである。 相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。 相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。 相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。 相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。 相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。 相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。 相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。 相変化メモリセルをプログラムするための各信号のさらに他の実施形態を示すタイミングチャートである。 ビット線のプリチャージ電圧における、高い範囲のため、および低い範囲のための、ゲート電圧とドレイン電流との関係の一実施形態を示すグラフである。 有効なソース−ドレイン間電圧の変化のための、ゲート電圧とドレイン電流との関係の一実施形態を示すグラフである。 互いに異なる４つの各抵抗状態の１つに、リセット状態から書き込まれた相変化素子に係る抵抗値の各バラツキ（分布）の一実施形態を示すグラフである。 互いに異なる４つの各抵抗状態の１つに、セット状態から書き込まれた相変化素子に係る抵抗値の各バラツキ（分布）の一実施形態を示すグラフである。

Claims (27)

  1. 第１側面および第２側面を有する相変化素子と、
    上記素子の第１側面に結合された第１線と、
    上記素子の第２側面に結合されたアクセス部と、
    上記アクセス部に結合され、上記アクセス部を制御するための第２線と、
    上記第１線を第１電圧にプリチャージすると共に、２を超える数の各状態の選択された１つの状態に上記素子をプログラムするために、上記アクセス部を通して上記素子に対し電流パルスが生成されるように、上記第２線に対し電圧パルスを印加するための回路とを含み、
    上記電圧パルスは、上記選択された状態に応じた大きさの振幅を有する、メモリ。
  2. 上記第１電圧は、上記選択された状態に基づいている、請求項１に記載のメモリ。
  3. 上記第１線は、ビット線を備え、上記第２線は、ワード線を備える、請求項１に記載のメモリ。
  4. 上記アクセス部は、トランジスタを備えている、請求項１に記載のメモリ。
  5. 上記トランジスタは、バイポーラトランジスタである、請求項４に記載のメモリ。
  6. 上記電圧パルスは、セット用の電圧パルスを備える、請求項１に記載のメモリ。
  7. 上記電圧パルスは、リセット用の電圧パルスを備える、請求項１に記載のメモリ。
  8. 相変化素子と、
    上記素子の一側面に結合されたビット線と、
    上記素子の他の側面に結合された一側面を備えたソース−ドレイン経路を有するトランジスタと、
    上記トランジスタのゲートに結合されたワード線と、
    上記ビット線を第１電圧にプリチャージすると共に、２を超える数の各状態の選択された１つの状態に上記素子をプログラムするために、上記トランジスタによって上記素子に対し電流パルスが生成されるように、上記ワード線に対し電圧パルスを印加するための回路とを含み、
    上記電圧パルスは、上記選択された状態に応じた大きさの振幅を有する、メモリ。
  9. 上記第１電圧は、上記選択された状態に基づいている、請求項８に記載のメモリ。
  10. 上記電圧パルスは、セット用の電圧パルスを備える、請求項８に記載のメモリ。
  11. 上記電圧パルスは、リセット用の電圧パルスを備える、請求項８に記載のメモリ。
  12. 相変化素子と、
    上記素子の一側面に結合された第１線と、
    上記素子の他の側面に結合されたアクセス部と、
    上記アクセス部に結合され、上記アクセス部を制御するための第２線と、
    上記第１線を第１電圧にプリチャージすると共に、２を超える数の各状態の選択された１つの状態に上記素子をプログラムするために、上記アクセス部を通して上記素子に対し電流パルスが生成されるように、上記第２線に対し電圧パルスを印加するための手段とを含み、
    上記電圧パルスは、上記選択された状態に応じた大きさの振幅を有する、メモリ。
  13. 上記第１電圧は、上記選択された状態に基づいている、請求項１２に記載のメモリ。
  14. 上記電圧パルスを印加するための手段は、セット用の電圧パルスを印加するための手段を備える、請求項１２に記載のメモリ。
  15. 上記電圧パルスを印加するための手段は、リセット用の電圧パルスを印加するための手段を備える、請求項１２に記載のメモリ。
  16. 相変化素子の一側面に結合されたビット線をプリチャージする工程と、
    ２を超える数の各状態の選択された１つの状態に上記素子をプログラムするために、アクセス部を通して上記素子に対し電流パルスが生成されるように、上記アクセス部を制御するために上記アクセス部に結合されたワード線に対し電圧パルスを印加する工程とを含む、メモリセルをプログラムする方法。
  17. 上記ビット線をプリチャージする工程は、上記ビット線を上記選択された状態に基づく電圧にプリチャージすることである、請求項１６に記載の方法。
  18. 上記電圧パルスを印加する工程は、セット用の電圧パルスを印加することを備える、請求項１６に記載の方法。
  19. 上記電圧パルスを印加する工程は、リセット用の電圧パルスを印加することを備える、請求項１６に記載の方法。
  20. 相変化素子に結合されたビット線に対し第１電圧を印加する工程と、
    上記素子に結合されたトランジスタのワード線に第１電圧パルスを印加することによって上記相変化素子を初期状態に設定する工程と、
    上記ワード線に対し、第２電圧パルスを印加することによって、２を超える数の各状態の選択された１つの状態に上記素子を設定する工程とを含み、
    上記第２電圧パルスの振幅は上記選択された状態に基づく、メモリをプログラムする方法。
  21. 上記相変化素子を初期状態に設定する工程は、リセット用の電圧パルスを印加することを備え、
    上記相変化素子を上記選択された状態に設定する工程は、セット用の電圧パルスを印加することを備える、請求項２０に記載の方法。
  22. 上記相変化素子を初期状態に設定する工程は、セット用の電圧パルスを印加することを備え、
    上記相変化素子を上記選択された状態に設定する工程は、リセット用の電圧パルスを印加することを備える、請求項２０に記載の方法。
  23. 上記相変化素子を上記初期状態に設定した後に、上記ビット線から第１電圧を除去し、
    上記相変化素子を上記選択された状態に設定する前に、上記ビット線に第２電圧を印加することを備える、請求項２０に記載の方法。
  24. 上記第２電圧を印加することは、上記選択された状態に基づく第２電圧を印加することである、請求項２３に記載の方法。
  25. 上記相変化素子を上記選択された状態に設定する前に、上記ビット線に対し第２電圧を印加する、請求項２０に記載の方法。
  26. 上記第２電圧を印加することは、上記選択された状態に基づく第２電圧を印加することである、請求項２５に記載の方法。
  27. 第１側面および第２側面を有する相変化素子と、
    上記素子の第１側面に結合された共通電位または接地電位と、
    上記素子の第２側面、および第１線に結合されたアクセス部と、
    上記アクセス部に結合され、上記アクセス部を制御するための第２線と、
    上記第１線を第１電圧にプリチャージすると共に、２を超える数の各状態の選択された１つの状態に上記素子をプログラムするために、上記アクセス部を通して上記素子に対し電流パルスが生成されるように、上記第２線に対し電圧パルスを印加するための回路とを含み、
    上記電圧パルスは、上記選択された状態に応じた大きさの振幅を有する、メモリ。
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