KR20070118046A - 액세스 디바이스로부터 전류를 사용하여 프로그램된 메모리셀 - Google Patents

액세스 디바이스로부터 전류를 사용하여 프로그램된 메모리셀 Download PDF

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KR20070118046A
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토마스 하프
밍-흐시우 에릭 리
얀 보리스 필립
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키몬다 노스 아메리카 코포레이션
매크로닉스 인터내셔널 컴퍼니 리미티드
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Abstract

메모리는 제 1 측 및 제 2 측을 갖는 상 변화 요소, 및 상기 요소의 제 1 측에 커플링된 제 1 라인을 포함한다. 상기 메모리는 상기 요소의 제 2 측에 커플링된 액세스 디바이스, 및 상기 액세스 디바이스를 제어하도록 상기 액세스 디바이스에 커플링된 제 2 라인을 포함한다. 상기 메모리는 상기 요소를 2 이상의 상태들 중 선택된 하나로 프로그램하기 위해 상기 액세스 디바이스를 통해 상기 요소에 전류 펄스가 생성되도록, 상기 제 1 라인을 제 1 전압으로 예비충전하고 상기 제 2 라인에 전압 펄스를 인가하는 회로를 포함한다. 상기 전압 펄스는 상기 선택된 상태에 기초하여 진폭을 갖는다.

Description

액세스 디바이스로부터 전류를 사용하여 프로그램된 메모리 셀{MEMORY CELL PROGRAMMED USING CURRENT FROM ACCESS DEVICE}
첨부한 도면들은 본 발명의 더 많은 이해를 제공하기 위해 포함되며 본 명세서의 일부분에 통합되고 그 일부분을 구성한다. 본 도면들은 본 발명의 실시예들을 예시하며, 도면설명과 함께 본 발명의 원리들을 설명하는 역할을 한다. 본 발명의 다른 실시예들 및 본 발명의 의도된 다수의 장점들은 다음의 상세한 설명을 참조함으로써 더 쉽게 이해될 것이다. 본 도면들의 요소들은 서로에 대해 축척대로 되어 있지는 않다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다.
도 1은 메모리 디바이스의 일 실시예를 예시하는 도면;
도 2는 4 개의 상이한 상태들에서의 상 변화 요소의 일 실시예를 예시하는 도면;
도 3은 상 변화 요소의 저항 상태들을 설정하는 일 실시예를 예시하는 그래프;
도 4는 상 변화 메모리 셀을 프로그램하는 신호들의 일 실시예를 예시하는 타이밍 도면;
도 5는 상 변화 메모리 셀을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면;
도 6은 상 변화 메모리 셀을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면;
도 7은 상 변화 메모리 셀을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면;
도 8은 상 변화 메모리 셀을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면;
도 9는 상 변화 메모리 셀을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면;
도 10은 상 변화 메모리 셀을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면;
도 11은 상 변화 메모리 셀을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면;
도 12는 상 변화 메모리 셀을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면;
도 13은 상 변화 메모리 셀을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면;
도 14는 높은 및 낮은 비트 라인 예비충전 전압 범위들에 대한 게이트 전압 대 드레인 전류의 일 실시예를 예시하는 그래프;
도 15는 유효 소스 대 드레인 전압들을 변동시키는 게이트 전압 대 드레인 전류의 일 실시예를 예시하는 그래프;
도 16은 재설정 상태로부터 4 개의 상이한 저항 상태들 중 하나로 프로그램된 상 변화 요소의 저항 분포의 일 실시예를 예시하는 차트; 및
도 17은 설정 상태로부터 4 개의 상이한 저항 상태들 중 하나로 프로그램된 상 변화 요소의 저항 분포의 일 실시예를 예시하는 차트이다.
메모리의 일 형태는 저항성 메모리이다. 저항성 메모리는 1 이상의 데이터 비트를 저장하기 위해 메모리 요소의 저항값을 이용한다. 예를 들어, 높은 저항값을 갖도록 프로그램된 메모리 요소는 로직(logic) "1" 데이터 비트 값을 나타낼 수 있으며, 낮은 저항값을 갖도록 프로그램된 메모리 요소는 로직 "0" 데이터 비트 값을 나타낼 수 있다. 메모리 요소의 저항값은 메모리 요소에 전압 펄스 또는 전류 펄스를 인가함으로써 전기적으로 스위칭된다. 저항성 메모리의 일 형태는 상 변화 메모리이다. 상 변화 메모리는 저항성 메모리 요소용 상 변화 물질을 이용한다.
상 변화 메모리들은 2 이상의 상이한 상태를 나타내는 상 변화 물질들에 기초한다. 상 변화 물질은 데이터 비트들을 저장하기 위해 메모리 셀들 내에 사용될 수 있다. 상 변화 물질의 상태들은 비정질(amorphous) 및 결정질(crystalline) 상태들이라고도 언급될 수 있다. 일반적으로는 비정질 상태가 결정질 상태보다 더 높은 저항률(resistivity)을 나타내기 때문에, 상기의 상태들은 구별될 수 있다. 일반적으로, 비정질 상태는 더 무질서한(disordered) 원자 구조를 수반하는 한편, 결 정질 상태는 더 질서있는 격자(ordered lattice)를 수반한다. 몇몇 상 변화 물질들은 1 이상의 결정질 상태, 예를 들어 면심입방(face-centered cubic: FCC) 상태 및 육방밀집(hexagonal closest packing: HCP) 상태를 나타낸다. 이들 두 결정질 상태들은 상이한 저항률들을 가지며, 데이터 비트들을 저장하는데 사용될 수 있다.
상 변화 물질들의 상 변화는 가역적으로(reversibly) 유도될 수 있다. 이러한 방식으로 메모리는 온도 변화들에 응답하여 비정질 상태로부터 결정질 상태로, 또한 결정질 상태로부터 비정질 상태로 변화될 수 있다. 상 변화 물질에 대한 온도 변화들은 다양한 방식으로 달성될 수 있다. 예를 들면, 상 변화 물질로 레이저가 지향될 수 있거나, 상 변화 물질을 통해 전류가 구동될 수 있거나, 상 변화 물질에 인접한 저항성 히터를 통해 전류가 공급될 수 있다. 이러한 방법들 중 어느 방법으로도, 상 변화 물질의 제어가능한 가열은 상 변화 물질 내에서의 제어가능한 상 변화를 유도한다.
상 변화 물질로 만들어진 복수의 메모리 셀들을 갖는 메모리 어레이를 포함하는 상 변화 메모리는 상 변화 물질의 메모리 상태들을 이용하여 데이터를 저장하도록 프로그램될 수 있다. 이러한 상 변화 메모리 디바이스에서 데이터를 판독하고 기록하는 한가지 방법은 상 변화 물질에 인가되는 전류 및/또는 전압 펄스를 제어하는 것이다. 전류 및/또는 전압의 레벨은 일반적으로 각각의 메모리 셀 내의 상 변화 물질 내에 유도된 온도에 대응한다.
고 밀도 상 변화 물질들을 달성하기 위하여, 상 변화 메모리 셀은 다수의 데이터 비트를 저장할 수 있다. 상 변화 메모리 셀 내의 멀티-비트(multi-bit) 저장 은 중간 저항값들 또는 상태들을 갖도록 상 변화 물질을 프로그램함으로써 달성될 수 있다. 이러한 중간 상태들의 셀들은 완전(fully) 결정질 상태와 완전 비정질 상태 사이에 놓인 저항을 갖는다. 상 변화 메모리 셀이 3 개의 상이한 저항 레벨들 중 하나로 프로그램된 경우, 셀당 1.5 개의 데이터 비트가 저장될 수 있다. 상 변화 메모리 셀이 4 개의 상이한 저항 레벨들 중 하나로 프로그램된 경우, 셀당 2 개의 데이터 비트가 저장될 수 있으며, 계속 이러한 규칙을 따라 데이터 비트가 저장될 수 있다. 간명함을 위해, 본 명세서의 설명에서는 실질적으로 4 개의 상이한 저항 레벨들 또는 상태들, 및 셀당 2 개의 데이터 비트에 중점을 둔다. 하지만, 이는 예시적인 목적들을 위해서일 뿐이며, 본 발명의 범위를 제한하려는 것이 아니다. 원칙적으로, 3 이상의 상태들을 저장할 수 있다.
상 변화 메모리 셀을 중간 저항값으로 프로그램하기 위하여, 비정질 물질과 공존하는 결정질 물질의 양 및 이에 따른 셀 저항은 적절한 기록 전략(write strategy)을 통해 제어된다. 비정질 물질과 공존하는 결정질 물질의 양은 멀티-비트 저장을 위해 일관된(consistent) 저장 값들을 보장하도록 정확히 제어되어야 한다. 상이한 저항 레벨들의 좁은 분포를 갖는 일관된 저항값들은 충분한 감지 마진(sensing margin)이 달성될 수 있는 것을 보장한다.
이러한 이유들과 또 다른 이유들로 본 발명의 필요성이 존재한다.
본 발명의 일 실시예는 메모리를 제공한다. 상기 메모리는 제 1 측 및 제 2 측을 갖는 상 변화 요소, 및 상기 요소의 제 1 측에 커플링된 제 1 라인을 포함한 다. 상기 메모리는 상기 요소의 제 2 측에 커플링된 액세스 디바이스, 및 상기 액세스 디바이스를 제어하도록 상기 액세스 디바이스에 커플링된 제 2 라인을 포함한다. 상기 메모리는 상기 요소를 2 이상의 상태들 중 선택된 하나로 프로그램하기 위해 상기 액세스 디바이스를 통해 상기 요소에 전류 펄스가 생성되도록, 상기 제 1 라인을 제 1 전압으로 예비충전(precharge)하고 상기 제 2 라인에 전압 펄스를 인가하는 회로를 포함한다. 상기 전압 펄스는 상기 선택된 상태에 기초하여 진폭을 갖는다.
다음의 상세한 설명에서는 본 명세서의 일부분을 형성하며, 본 발명이 실행될 수 있는 특정 실시예들이 예시의 방식으로 도시된 첨부한 도면들을 참조한다. 이와 관련하여, "최상부(top)", "저부(bottom)", "전방(front)", "후방(back)", "선두(leading)", "후미(trailing)" 등과 같은 지향성 용어는 설명되는 도면(들)의 방위를 참조하여 사용된다. 본 발명의 실시예들의 구성요소들은 다수의 상이한 방위들로 위치될 수 있으므로, 상기 지향성 용어는 예시의 목적으로 사용되며 제한하려는 것이 아니다. 다른 실시예들이 사용될 수 있으며, 본 발명의 범위를 벗어나지 않고 구조적 또는 논리적 변형들이 행해질 수 있음을 이해하여야 한다. 그러므로, 다음의 상세한 설명은 제한하려는 취지가 아니며, 본 발명의 범위는 첨부된 청구항들에 의해 한정된다.
도 1은 메모리 디바이스(100)의 일 실시예를 예시하는 도면이다. 메모리 디바이스(100)는 메모리 어레이(101) 및 판독/기록 회로(103)를 포함한다. 메모리 어 레이(101)는 신호 경로(102)를 통해 판독/기록 회로(103)에 전기적으로 커플링된다. 메모리 어레이(101)는 복수의 상 변화 메모리 셀들(104a 내지 104d)(집합적으로, 상 변화 메모리 셀들(104)이라고 칭함), 복수의 비트 라인들(BLs)(112a 및 112b)(집합적으로, 비트 라인들(112)이라고 칭함), 및 복수의 워드 라인들(WLs)(110a 및 110b)(집합적으로, 워드 라인들(110)이라고 칭함)을 포함한다.
선택된 상 변화 메모리 셀(104)은, 먼저 선택된 또는 고정된 전압으로 선택된 메모리 셀(104)에 커플링된 비트 라인(112)을 예비충전함으로써 프로그램된다. 그 후, 선택된 메모리 셀(104)을 프로그램하기 위해 선택된 메모리 셀(104)에 커플링된 워드 라인(110) 상에 전압 펄스가 제공된다. 비트 라인 예비충전 전압 및 워드 라인 상의 전압 펄스는 선택된 메모리 셀을 원하는 저항 상태로 프로그램하기 위해 선택된 메모리 셀(104)을 통하는 전류를 형성한다. 선택된 메모리 셀(104)은 워드 라인(110) 상에 제공된 전압 펄스의 진폭을 제어함으로써 원하는 저항 상태로 프로그램된다. 또한, 일 실시예에서 비트 라인에 인가된 예비충전 전압은 선택된 메모리 셀(104)의 원하는 저항 상태에 기초하여 조정된다.
본 명세서에서 사용되는 바와 같은 "전기적으로 커플링된"이라는 용어는 요소들이 서로 직접적으로 커플링되어야 한다는 것을 의미하는 것은 아니며, "전기적으로 커플링된" 요소들 사이에 개재 요소(intervening element)들이 제공될 수 있다.
각각의 상 변화 메모리 셀(104)은 워드 라인(110), 비트 라인(112) 및 공통 또는 접지(114)에 전기적으로 커플링된다. 예를 들어, 상 변화 메모리 셀(104a)은 비트 라인(112a), 워드 라인(110a) 및 공통 또는 접지(114)에 전기적으로 커플링되고, 상 변화 메모리 셀(104b)은 비트 라인(112a), 워드 라인(110b) 및 공통 또는 접지(114)에 전기적으로 커플링된다. 상 변화 메모리 셀(104c)은 비트 라인(112b), 워드 라인(110a) 및 공통 또는 접지(114)에 전기적으로 커플링되며, 상 변화 메모리 셀(104d)은 비트 라인(112b), 워드 라인(110b) 및 공통 또는 접지(114)에 전기적으로 커플링된다.
각각의 상 변화 메모리 셀(104)은 상 변화 요소(106) 및 트랜지스터(108)를 포함한다. 트랜지스터(108)는 예시된 실시예에서 전계 효과 트랜지스터(FET)이며, 다른 실시예들에서 트랜지스터(108)는 바이폴라 트랜지스터 또는 3D 트랜지스터 구조체와 같은 다른 적합한 디바이스들일 수 있다. 상 변화 메모리 셀(104a)은 상 변화 요소(106a) 및 트랜지스터(108a)를 포함한다. 상 변화 요소(106a)의 한쪽은 비트 라인(112a)에 전기적으로 커플링되고, 상 변화 요소(106a)의 다른 한쪽은 트랜지스터(108a)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108a)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(114)에 전기적으로 커플링된다. 트랜지스터(108a)의 게이트는 워드 라인(110a)에 전기적으로 커플링된다.
상 변화 메모리 셀(104b)은 상 변화 요소(106b) 및 트랜지스터(108b)를 포함한다. 상 변화 요소(106b)의 한쪽은 비트 라인(112a)에 전기적으로 커플링되고, 상 변화 요소(106b)의 다른 한쪽은 트랜지스터(108b)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108b)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(114)에 전기적으로 커플링된다. 트랜지스터(108b)의 게이트는 워드 라인(110b)에 전기적으로 커플링된다.
상 변화 메모리 셀(104c)은 상 변화 요소(106c) 및 트랜지스터(108c)를 포함한다. 상 변화 요소(106c)의 한쪽은 비트 라인(112b)에 전기적으로 커플링되고, 상 변화 요소(106c)의 다른 한쪽은 트랜지스터(108c)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108c)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(114)에 전기적으로 커플링된다. 트랜지스터(108c)의 게이트는 워드 라인(110a)에 전기적으로 커플링된다.
상 변화 메모리 셀(104d)은 상 변화 요소(106d) 및 트랜지스터(108d)를 포함한다. 상 변화 요소(106d)의 한쪽은 비트 라인(112b)에 전기적으로 커플링되고, 상 변화 요소(106d)의 다른 한쪽은 트랜지스터(108d)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108d)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(114)에 전기적으로 커플링된다. 트랜지스터(108d)의 게이트는 워드 라인(110b)에 전기적으로 커플링된다.
또 다른 실시예에서, 각각의 상 변화 요소(106)는 공통 또는 접지(114)에 전기적으로 커플링되고, 각각의 트랜지스터(108)는 비트 라인(112)에 전기적으로 커플링된다. 예를 들어, 상 변화 메모리 셀(104a)의 경우, 상 변화 요소(106a)의 한쪽은 공통 또는 접지(114)에 전기적으로 커플링된다. 상 변화 요소(106a)의 다른 한쪽은 트랜지스터(108a)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108a)의 소스-드레인 경로의 다른 한쪽은 비트 라인(112a)에 전기적으로 커플링된다.
각각의 상 변화 요소(106)는 본 발명에 따른 다양한 물질들로 구성될 수 있는 상 변화 물질을 포함한다. 일반적으로, 이러한 물질로는 주기율표의 VI 족으로부터 1 이상의 원소들을 포함하는 칼코게나이드(chalcogenide) 합금이 유용하다. 일 실시예에서, 상 변화 요소(106)의 상 변화 물질은 GeSbTe, SbTe, GeTe 또는 AgInSbTe와 같은 칼코게나이드 화합물 물질로 구성된다. 또 다른 실시예에서, 상 변화 물질은 GeSb, GaSb, InSb 또는 GeGaInSb와 같이 칼코겐이 없다. 다른 실시예들에서, 상 변화 물질은 원소들: Ge, Sb, Te, Ga, As, In, Se 및 S 중 1 이상을 포함하는 여하한의 적합한 물질로 구성된다.
판독/기록 회로(103)는 메모리 셀들(104)로부터 데이터를 판독하고 메모리 셀들(104)에 데이터를 기록하기 위해 신호 경로(102)를 통해 메모리 어레이(101)에 신호들을 제공한다. 메모리 셀들(104)을 프로그램하기 위하여, 판독/기록 회로(103)는 선택된 메모리 셀들(104)을 통해 전류 펄스들을 형성하도록 선택된 비트 라인들(112) 상에 예비충전 전압을 제공하고, 선택된 워드 라인들(110) 상에 전압 펄스들을 제공한다. 전류 펄스들은 2 이상의 저항 레벨들 또는 상태들 중 하나를 각각의 선택된 메모리 셀들(104)의 상 변화 물질로 프로그램한다. 판독/기록 회로(103)는 각각의 메모리 셀(104)의 상태를 감지하고, 각각의 메모리 셀의 저항 상태를 나타내는 신호들을 제공한다. 판독/기록 회로(103)는 메모리 셀들(104)의 2 이상의 상태들 각각을 판독한다.
상 변화 메모리 셀(104a)의 설정 동작 시, 판독/기록 회로(103)는 비트 라 인(112a)을 선택된 또는 고정된 전압으로 예비충전한다. 그 후, 판독/기록 회로(103)는 워드 라인(110a) 상에 전압 펄스를 제공함에 따라, 트랜지스터(108a)를 사용하여 상 변화 요소(106a)를 통하는 전류 펄스를 형성한다. 전류 펄스는 상 변화 요소(106a)를 그 결정화 온도 이상으로(하지만, 통상적으로는 그 용융 온도 이하로) 가열시킨다. 이러한 방식으로, 상 변화 요소(106a)는 이 설정 동작 시 결정질 상태 또는 부분적으로 결정질 및 부분적으로 비정질 상태에 도달한다. 비정질 물질과 공존하는 결정질 물질의 양 및 이에 따른 상 변화 요소(106a)의 저항은 워드 라인(110a) 상에 제공된 전압 펄스의 진폭을 조정함으로써 제어된다. 또한, 또 다른 실시예에서 비트 라인(112a)에 인가된 예비충전 전압은 상 변화 요소(106a)의 원하는 저항 상태에 기초하여 조정된다.
상 변화 메모리 셀(104a)의 재설정 동작 시, 판독/기록 회로(103)는 비트 라인(112a)을 선택된 또는 고정된 전압으로 예비충전한다. 그 후, 판독/기록 회로(103)는 워드 라인(110a) 상에 전압 펄스를 제공함에 따라, 트랜지스터(108a)를 사용하여 상 변화 요소(106a)를 통하는 전류 펄스를 형성한다. 전류 펄스는 상 변화 요소(106a)를 그 용융 온도 이상으로 신속히 가열시킨다. 워드 라인(110a) 상의 전압 펄스가 턴 오프(turn off) 된 후, 상 변화 요소(106a)는 신속히 퀀칭 냉각되어 비정질 상태 또는 부분적으로 비정질 및 부분적으로 결정질 상태가 된다. 결정질 물질과 공존하는 비정질 물질의 양 및 이에 따른 상 변화 요소(106a)의 저항은 워드 라인(110a) 상에 제공된 전압 펄스의 진폭을 조정함으로써 제어된다. 또한, 또 다른 실시예에서 비트 라인(112a)에 인가된 예비충전 전압은 상 변화 요 소(106a)의 원하는 저항 상태에 기초하여 조정된다. 메모리 어레이(101) 내의 상 변화 메모리 셀들(104b 내지 104d) 및 다른 상 변화 메모리 셀들(104)은 비트 라인 및 워드 라인 전압들에 응답하여 형성된 유사한 전류 펄스를 사용하여 상 변화 메모리 셀(104a)과 유사하게 프로그램된다.
도 2는 4 개의 상이한 저항 상태들(200a, 200b, 200c 및 200d)에서의 상 변화 요소(106)의 일 실시예를 예시하는 도면이다. 상 변화 요소(106)는 절연 물질(206)에 의해 횡방향으로(laterally) 둘러싸인 상 변화 물질(204)을 포함한다. 상 변화 요소(106)는 여하한의 적절한 지오메트리 내에 상 변화 물질(204)을 포함하고 여하한의 적절한 지오메트리 내에 절연 물질(206)을 포함하는 여하한의 적절한 지오메트리를 가질 수 있다.
상 변화 물질(204)은 일 단부에서 제 1 전극(208)에 전기적으로 커플링되고, 다른 단부에서 제 2 전극(210)에 전기적으로 커플링된다. 제 1 전극(208) 및 제 2 전극(210)을 통해 상 변화 요소(106)에 펄스들이 제공된다. 상 변화 물질(204)을 통하는 전류 경로는 제 1 전극(208) 및 제 2 전극(210) 중 하나로부터 제 1 전극(208) 및 제 2 전극(210) 중 다른 하나로 나 있다. 상 변화 요소(106)는 데이터의 비트들을 저장하는 저장 위치를 제공한다.
절연 물질(206)은 SiO2, FSG(fluorinated silica glass) 또는 BPSG(boro-phosphorous silicate glass)와 같은 여하한의 적절한 절연체일 수 있다. 제 1 전극(208) 및 제 2 전극(210)은 TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, TaAlN 또는 Cu와 같은 여하한의 적절한 전극 물질일 수 있다.
상 변화 물질(204)은 2 개의 데이터 비트들을 저장하기 위해 4 개의 상태들 중 하나로 프로그램된다. 상 변화 물질(204)에 펄스들의 인가를 제어하기 위해, 트랜지스터(108)(도 1)가 제 1 전극(208)에 커플링된다. 상기 펄스들은 상 변화 물질(204)을 재설정하고, 다른 3 개의 상태들 중 하나를 상 변화 물질(204)로 프로그램한다. 도면번호(200b)에서는 상 변화 물질(204)의 작은 프랙션(fraction: 212)이 상 변화 물질(204) 및 상 변화 요소(106)를 통하는 저항을 변화시키도록 프로그램되었다. 도면번호(200c)에서는 상 변화 물질(204)의 중간 크기 프랙션(214)이 상 변화 물질(204) 및 상 변화 요소(106)를 통하는 저항을 변화시키도록 프로그램되었다. 도면번호(200d)에서는 상 변화 물질(204)의 실질적으로 모든 큰 프랙션(216)이 상 변화 물질(204) 및 상 변화 요소(106)를 통하는 저항을 변화시키도록 프로그램되었다.
프로그램된 프랙션의 크기는 상 변화 물질(204) 및 상 변화 요소(106)를 통하는 저항과 관련된다. 도면번호(200b 내지 200d)에서의 3 개의 상이한 상 변화 프랙션들과 초기 상태(200a)는 상 변화 물질(204)에서의 4 개의 상태들을 제공하며, 상 변화 요소(106)는 2 개의 데이터 비트들을 저장하는 저장 위치를 제공한다. 일 실시예에서, 도면번호(200a)에서의 상 변화 요소(106)의 상태는 "00"이고, 도면번호(200b)에서의 상 변화 요소(106)의 상태는 "01"이며, 도면번호(200c)에서의 상 변화 요소(106)의 상태는 "10"이고, 도면번호(200d)에서의 상 변화 요소(106)의 상태는 "11"이다. 또 다른 실시예에서, 도면번호(200a)에서의 상 변화 요소(106)의 상태는 "11"이고, 도면번호(200b)에서의 상 변화 요소(106)의 상태는 "10"이며, 도면번호(200c)에서의 상 변화 요소(106)의 상태는 "01"이고, 도면번호(200d)에서의 상 변화 요소(106)의 상태는 "00"이다.
도면번호(200a)에서, 상 변화 물질(204)은 실질적으로 비정질 상태로 재설정된다. 상 변화 요소(106)의 재설정 동작 시, 재설정 전류 펄스는 트랜지스터(108)에 의해 제공되며, 제 1 전극(208) 및 상 변화 물질(204)을 통해 보내진다. 재설정 전류 펄스는 트랜지스터(108)의 워드 라인(110) 상에 제공된 전압 펄스 및 비트 라인(112) 상에 제공된 예비충전 전압에 응답하여 형성된다. 재설정 전류 펄스는 상 변화 물질(204)을 그 용융 온도 이상으로 가열시키며, 상기 상 변화 물질(204)이 신속히 냉각됨에 따라, 실질적으로 비정질 상태(200a)를 달성한다. 재설정 동작 이후, 상 변화 물질(204)은 도면번호(218 및 220)에서의 결정질 상태 상 변화 물질을 포함하고, 도면번호(222)에서의 비정질 상태 상 변화 물질을 포함한다. 실질적으로 비정질 상태(200a)는 상 변화 요소(106)의 가장 높은 저항 상태이다.
상 변화 물질(204)을 다른 3 개의 상태들(200b 내지 200d) 중 하나로 프로그램하기 위하여, 설정 전류 펄스가 트랜지스터(108)에 의해 제공되며, 제 1 전극(208) 및 상 변화 물질(204)을 통해 보내진다. 설정 전류 펄스는 트랜지스터(108)의 워드 라인(110) 상에 제공된 전압 펄스 및 비트 라인(112) 상에 제공된 예비충전 전압에 응답하여 형성된다. 도면번호(200b)에서, 트랜지스터(108)는 작은 부피의 프랙션(212)을 결정질 상태로 프로그램하기 위해 설정 전류 펄스를 제공한다. 결정질 상태는 비정질 상태보다 덜 저항적이며, 도면번호(200b)에서의 상 변화 요소(106)는 실질적으로 비정질 상태(200a)에서의 상 변화 요소(106)보다 낮은 저항을 갖는다. 부분적으로 결정질 및 부분적으로 비정질 상태(200b)는 상 변화 요소(106)의 두 번째로 가장 높은 저항 상태이다.
도면번호(200c)에서, 트랜지스터(108)는 중간 부피의 프랙션(214)을 결정질 상태로 프로그램하기 위해 설정 전류 펄스를 제공한다. 결정화 프랙션(214)이 결정화 프랙션(212)보다 크고 결정화 상태가 비정질 상태보다 덜 저항적이기 때문에, 도면번호(200c)에서의 상 변화 요소(106)는 도면번호(200b)에서의 상 변화 요소(106), 및 비정질 상태(200a)에서의 상 변화 요소(106)보다 낮은 저항을 갖는다. 부분적으로 결정질 및 부분적으로 비정질 상태(200c)는 상 변화 요소(106)의 두 번째로 가장 낮은 저항 상태이다.
도면번호(200d)에서, 트랜지스터(108)는 실질적으로 모든 상 변화 물질(216)을 결정질 상태로 프로그램하기 위해 설정 전류 펄스를 제공한다. 결정질 상태가 비정질 상태보다 덜 저항적이기 때문에, 도면번호(200d)에서의 상 변화 요소(106)는 도면번호(200c)에서의 상 변화 요소(106), 도면번호(200b)에서의 상 변화 요소(106), 및 비정질 상태(200a)에서의 상 변화 요소(106)보다 낮은 저항을 갖는다. 실질적으로 결정질 상태(200d)는 상 변화 요소(106)의 가장 낮은 저항 상태이다. 다른 실시예들에서, 상 변화 요소(106)는 여하한의 적절한 개수의 저항값들 또는 상태들로 프로그램될 수 있다. 다른 실시예들에서, 상 변화 요소(106)는 실질적으로 결정질 상태로 설정될 수 있으며, 재설정 펄스들은 상 변화 요소(106)를 원하는 저항값 또는 상태로 프로그램하는데 사용될 수 있다.
도 3은 상 변화 요소(106)의 저항 상태들을 설정하는 일 실시예를 예시하는 그래프(250)이다. 그래프(250)는 특정 전류를 인가한 후의 x-축(254) 상의 상 변화 요소에 인가된 전류(A) 대 y-축(252) 상의 상 변화 요소의 저항(Ω)을 포함한다. 도면번호(256)에 나타낸 바와 같은 전체 재설정 상 변화 요소로부터 시작하여, 약 0 A 내지 0.3 x 10-3 A 사이의 전류는 전체 재설정 상태로부터 상 변화 요소의 저항 상태를 변화시키지 않는다. 약 0.3 x 10-3 A와 0.5 x 10-3 A 사이의 전류는 상 변화 요소의 저항 상태를 도면번호(260)에 나타낸 바와 같은 부분 설정 상태로 변화시킨다. 약 0.5 x 10-3 A와 1.4 x 10-3 A 사이의 전류는 상 변화 요소의 저항 상태를 도면번호(258)에 나타낸 바와 같은 전체 설정 상태로 변화시킨다. 약 1.4 x 10-3 A와 1.6 x 10-3 A 사이의 전류는 상 변화 요소의 저항 상태를 도면번호(262)에 나타낸 바와 같은 부분 재설정 상태로 변화시킨다. 약 1.6 x 10-3 보다 큰 전류는 상 변화 요소의 저항 상태를 도면번호(256)에 나타낸 바와 같은 전체 재설정 상태로 다시 변화시킨다. 부분 설정, 전체 설정, 부분 재설정 및 전체 재설정 상태들을 얻는 특정 전류 범위들은 사용되는 상 변화 물질, 사용되는 메모리 셀 개념(concept) 및 사용되는 메모리 셀 치수들에 기초하여 변동될 것이다.
도면번호(256)에 나타낸 바와 같은 전체 재설정 상태로부터 시작하여, 상 변화 요소(106)는 전류를 제어함으로써 4 개의 저항 상태들 중 하나로 프로그램될 수 있다. 전류가 인가되지 않는 경우, 상 변화 요소는 전체 재설정 상태로 유지된다. 작은 전류가 인가되는 경우, 상 변화 요소는 도면번호(264)에 나타낸 바와 같은 제 1 상태로 프로그램된다. 이 상태는 도 2에서 도면번호(200a)로 예시된다. 일 실시예에서 이 상태는 "11" 상태이다. 상기 제 1 상태를 넘어 추가 전류가 인가되는 경우, 상 변화 요소는 도면번호(266)에 나타낸 바와 같은 제 2 상태로 프로그램된다. 이 상태는 도 2에서 도면번호(200b)로 예시된다. 일 실시예에서 이 상태는 "10" 상태이다. 상기 제 2 상태를 넘어 추가 전류가 인가되는 경우, 상 변화 요소는 도면번호(268)에 나타낸 바와 같은 제 3 상태로 프로그램된다. 이 상태는 도 2에서 도면번호(200c)로 예시된다. 일 실시예에서 이 상태는 "01" 상태이다. 상기 제 3 상태를 넘어 추가 전류가 인가되는 경우, 상 변화 요소는 도면번호(270)에 나타낸 바와 같은 전체 설정 상태로 프로그램된다. 이 상태는 도 2에서 도면번호(200d)로 예시된다. 일 실시예에서 이 상태는 "00" 상태이다.
또한, 도면번호(258)에 나타낸 바와 같은 전체 설정 상태로부터 시작하여, 상 변화 요소(106)는 전류를 제어함으로써 4 개의 저항 상태들 중 하나로 프로그램될 수 있다. 예를 들어, 제 1 전류가 인가되는 경우, 상 변화 요소는 도면번호(272)에 나타낸 바와 같은 제 1 상태로 프로그램된다. 일 실시예에서 이 상태는 "00" 상태이다. 상기 제 1 상태를 넘어 추가 전류가 인가되는 경우, 상 변화 요소는 도면번호(274)에 나타낸 바와 같은 제 2 상태로 프로그램된다. 일 실시예에서 이 상태는 "01" 상태이다. 상기 제 2 상태를 넘어 추가 전류가 인가되는 경우, 상 변화 요소는 도면번호(276)에 나타낸 바와 같은 제 3 상태로 프로그램된다. 일 실 시예에서 이 상태는 "10" 상태이다. 상기 제 3 상태를 넘어 추가 전류가 인가되는 경우, 상 변화 요소는 도면번호(278)에 나타낸 바와 같은 전체 재설정 상태로 프로그램된다. 일 실시예에서 이 상태는 "11" 상태이다.
도 4는 상 변화 메모리 셀(104)을 프로그램하는 신호들의 일 실시예를 예시하는 타이밍 도면(300a)이다. 이 실시예에서, 상 변화 요소(106)는 전체 재설정(즉, 비정질) 상태에서 시작한다. 타이밍 도면(300a)은 x-축(302) 상의 시간, y-축(304) 상의 비트 라인 전압, 및 y-축(306) 상의 워드 라인 전압을 포함한다. 선택된 상 변화 요소(106)를 4 개의 저항 상태들 중 하나로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(308)로 나타낸 바와 같이 선택된 상 변화 요소(106)에 커플링된 비트 라인(112)을 예비충전한다. 신호(308)는 0 V(310)에서부터 고정된 전압(311)까지 증가하고, 다시 0 V(312)로 감소한다. 비트 라인은 고정된 전압(311)으로 예비충전되며, 판독/기록 회로(103)는 선택된 상 변화 요소(106)에 커플링된 트랜지스터(108)의 게이트에 커플링된 워드 라인(110) 상에 선택된 설정 전압 펄스를 제공한다. 각각의 설정 전압 펄스는 도면번호(316)에서 시작하여, 도면번호(318)에서 종료된다. 그러므로, 선택된 설정 전압 펄스는 선택된 상 변화 요소(106)에 인가된 전류 펄스의 시작과 끝을 모두 정의한다.
선택된 상 변화 요소(106)를 도 2에서 도면번호(200a)로 나타낸 상태와 같은 "00" 상태로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(314a)로 나타낸 바와 같이 설정 전압 펄스를 제공하지 않는다. 선택된 상 변화 요소(106)를 도 2에서 도면번호(200b)로 나타낸 상태와 같은 "01" 상태로 프로그램하기 위하여, 판독/기 록 회로(103)는 신호(314b)로 나타낸 바와 같이 제 1 진폭을 갖는 설정 전압 펄스를 제공한다. 선택된 상 변화 요소(106)를 도 2에서 도면번호(200c)로 나타낸 상태와 같은 "10" 상태로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(314c)로 나타낸 바와 같이 제 1 진폭보다 큰 제 2 진폭을 갖는 설정 전압 펄스를 제공한다. 선택된 상 변화 요소(106)를 도 2에서 도면번호(200d)로 나타낸 상태와 같은 "11" 상태로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(314d)로 나타낸 바와 같이 제 2 진폭보다 큰 제 3 진폭을 갖는 설정 전압 펄스를 제공한다.
도 5는 상 변화 메모리 셀(104)을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면(300b)이다. 또한, 타이밍 도면(300b)에서 비트 라인(112)에 인가된 예비충전 전압이 상 변화 요소(106)의 원하는 상태에 기초하여 변동된다는 사실을 제외하고는, 타이밍 도면(300b)은 도 4를 참조하여 이전에 설명되고 예시된 타이밍 도면(300a)과 유사하다.
선택된 상 변화 요소(106)를 도 2에서 도면번호(200a)로 나타낸 상태와 같은 "00" 상태로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(314a)로 나타낸 바와 같이 워드 라인(110) 상에 설정 전압 펄스를 제공하지 않으면서, 신호(320a)로 나타낸 바와 같이 비트 라인(112)에 예비충전 전압을 인가하지 않는다. 선택된 상 변화 요소(106)를 도 2에서 도면번호(200b)로 나타낸 상태와 같은 "01" 상태로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(314b)로 나타낸 바와 같이 설정 전압 펄스를 제공하면서, 신호(320b)로 나타낸 바와 같이 비트 라인(112)에 제 1 예비충전 전압을 인가한다. 선택된 상 변화 요소(106)를 도 2에서 도면번호(200c) 로 나타낸 상태와 같은 "10" 상태로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(314c)로 나타낸 바와 같이 설정 전압 펄스를 제공하면서, 신호(320c)로 나타낸 바와 같이 비트 라인(112)에 제 1 예비충전 전압보다 높은 제 2 예비충전 전압을 인가한다. 선택된 상 변화 요소(106)를 도 2에서 도면번호(200d)로 나타낸 상태와 같은 "11" 상태로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(314d)로 나타낸 바와 같이 설정 전압 펄스를 제공하면서, 신호(320d)로 나타낸 바와 같이 비트 라인(112)에 제 2 예비충전 전압보다 높은 제 3 예비충전 전압을 인가한다.
도 6은 상 변화 메모리 셀(104)을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면(300c)이다. 타이밍 도면(300c)이 재설정 동작을 포함하는 것을 사실을 제외하고는, 타이밍 도면(300c)은 도 4를 참조하여 이전에 설명되고 예시된 타이밍 도면(300a)과 유사하다. 선택된 상 변화 요소(106)를 4 개의 상태들 중 하나로 프로그램하기 위하여, 판독/기록 회로(103)는 먼저, 선택된 상 변화 요소(106)를 재설정한다. 판독/기록 회로(103)는 신호(308)로 나타낸 바와 같이 비트 라인(112)을 예비충전함으로써 선택된 상 변화 요소(106)를 재설정한다. 신호(308)는 0 V(330)에서부터 고정된 전압(334)까지 증가하고, 다시 0 V(332)로 감소한다. 비트 라인(112)은 고정된 전압(334)으로 예비충전되며, 판독/기록 회로(103)는 신호(340)로 나타낸 바와 같이 워드 라인(110) 상에 전압 펄스를 제공한다. 전압 펄스는 도면번호(336)에서 시작하여, 도면번호(338)에서 종료된다. 신호(340)로 나타낸 재설정 전압 펄스의 진폭은 신호들(314a 내지 314d)로 나타낸 설정 펄스들의 진폭들보다 크다. 신호들(314a 내지 314d)로 나타낸 후속 설정 전압 펄스들 중 하나 가 선택된 상 변화 요소(106)를 원하는 상태로 프로그램하도록, 신호(340)로 나타낸 전압 펄스는 선택된 상 변화 요소(106)를 재설정한다.
도 7은 상 변화 메모리 셀(104)을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면(300d)이다. 타이밍 도면(300d)에서 비트 라인(112)에 인가된 비트 라인 예비충전 전압이 재설정 전압 펄스(340)와 선택된 설정 전압 펄스(314a 내지 314d) 사이에 있다는 사실을 제외하고는, 타이밍 도면(300d)은 도 6을 참조하여 이전에 설명되고 예시된 타이밍 도면(300c)과 유사하다. 신호(308)는 도면번호(334)에 나타낸 고정된 예비충전 전압으로 유지되며, 따라서 도 6에 나타낸 바와 같이 도면번호(332)에서 0 V로 램프 다운(ramp down) 및 도면번호(310)에서의 램프 업(ramp up)이 생략된다.
도 8은 상 변화 메모리 셀(104)을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면(300e)이다. 타이밍 도면(300e)이 재설정 동작을 포함하는 것을 사실을 제외하고는, 타이밍 도면(300e)은 도 5를 참조하여 이전에 설명되고 예시된 타이밍 도면(300b)과 유사하다. 선택된 상 변화 요소(106)를 4 개의 상태들 중 하나로 프로그램하기 위하여, 판독/기록 회로(103)는 먼저, 선택된 상 변화 요소(106)를 재설정한다. 판독/기록 회로(103)는 신호(308)로 나타낸 바와 같이 비트 라인(112)을 예비충전함으로써 선택된 상 변화 요소(106)를 재설정한다. 신호(308)는 0 V(330)에서부터 고정된 전압(334)까지 증가하고, 다시 0 V(332)로 감소한다. 비트 라인(112)은 고정된 전압(334)으로 예비충전되며, 판독/기록 회로(103)는 신호(340)로 나타낸 바와 같이 워드 라인(110) 상에 전압 펄스를 제공한다. 전압 펄 스는 도면번호(336)에서 시작하여, 도면번호(338)에서 종료된다. 신호(340)로 나타낸 재설정 전압 펄스의 진폭은 신호들(314a 내지 314d)로 나타낸 설정 펄스들의 진폭들보다 크다. 신호들(314a 내지 314d)로 나타낸 후속 설정 전압 펄스들 중 하나가 선택된 상 변화 요소(106)를 원하는 상태로 프로그램하도록, 신호(340)로 나타낸 전압 펄스는 선택된 상 변화 요소(106)를 재설정한다.
도 9는 상 변화 메모리 셀(104)을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면(300f)이다. 타이밍 도면(300f)에서 비트 라인(112)에 인가된 비트 라인 예비충전 전압이 재설정 전압 펄스(340)와 선택된 설정 전압 펄스(314a 내지 314d) 사이에 있다는 사실을 제외하고는, 타이밍 도면(300f)은 도 8을 참조하여 이전에 설명되고 예시된 타이밍 도면(300e)과 유사하다. 신호(308)는 도면번호(320a 내지 320d)에 나타낸 선택된 예비충전 전압들 중 하나로 전이되기 이전에 도면번호(334)에 나타낸 고정된 예비충전 전압으로 유지되며, 따라서 도 8에 나타낸 바와 같이 도면번호(332)에서 0 V로 램프 다운 및 도면번호(310)에서의 램프 업이 생략된다.
도 10은 상 변화 메모리 셀(104)을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면(300g)이다. 이 실시예에서, 선택된 상 변화 요소(106)는 먼저 전체 설정(즉, 결정질) 상태로 프로그램된 후, 원하는 상태로 재설정된다. 선택된 상 변화 요소(106)를 4 개의 저항 상태들 중 하나로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(308)로 나타낸 바와 같이 선택된 상 변화 요소(106)에 커플링된 비트 라인(112)을 예비충전한다. 신호(308)는 0 V(330)에서부터 고정된 전 압(334)까지 증가하고, 다시 0 V(332)로 감소한다. 비트 라인(112)은 고정된 전압(334)으로 예비충전되며, 판독/기록 회로(103)는 선택된 상 변화 요소(106)에 커플링된 트랜지스터(108)의 게이트에 커플링된 워드 라인(110) 상에 선택된 설정 전압 펄스(352)를 제공한다. 설정 전압 펄스(352)는 도면번호(354)에서 시작하여, 도면번호(356)에서 종료된다.
선택된 상 변화 요소(106)가 설정 상태에 있음에 따라, 판독/기록 회로(103)는 신호(308)로 나타낸 바와 같이 비트 라인(112)을 다시 예비충전한다. 신호(308)는 0 V(310)에서부터 고정된 전압(311)까지 증가하고, 다시 0 V(312)로 감소한다. 비트 라인은 고정된 전압(311)으로 예비충전되며, 판독/기록 회로(103)는 워드 라인(110) 상에 선택된 재설정 전압 펄스를 제공한다. 각각의 재설정 전압 펄스는 도면번호(358)에서 시작하여, 도면번호(360)에서 종료된다. 그러므로, 선택된 재설정 전압 펄스는 선택된 상 변화 요소(106)에 인가된 전류 펄스의 시작과 끝을 모두 정의한다.
선택된 상 변화 요소(106)를 "00" 상태로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(350a)에 의해 나타낸 바와 같이 재설정 전압 펄스를 제공하지 않는다. 선택된 상 변화 요소(106)를 "01" 상태로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(350b)에 의해 나타낸 바와 같이 제 1 진폭을 갖는 재설정 전압 펄스를 제공한다. 선택된 상 변화 요소(106)를 "10" 상태로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(350c)에 의해 나타낸 바와 같이 제 1 진폭보다 큰 제 2 진폭을 갖는 재설정 전압 펄스를 제공한다. 선택된 상 변화 요소(106)를 "11" 상 태로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(350d)에 의해 나타낸 바와 같이 제 2 진폭보다 큰 제 3 진폭을 갖는 재설정 전압 펄스를 제공한다. 신호(352)로 나타낸 설정 전압 펄스의 진폭은 신호들(350b 내지 350d)로 나타낸 재설정 펄스들의 진폭들보다 낮다. 후속 재설정 전압 펄스들(350a 내지 350d) 중 하나가 선택된 상 변화 요소(106)를 원하는 상태로 프로그램하도록, 신호(352)로 나타낸 전압 펄스는 선택된 상 변화 요소(106)를 설정한다.
도 11은 상 변화 메모리 셀(104)을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면(300h)이다. 타이밍 도면(300h)에서 비트 라인(112)에 인가된 비트 라인 예비충전 전압이 설정 전압 펄스(352)와 선택된 재설정 전압 펄스(350a 내지 350d) 사이에 있다는 사실을 제외하고는, 타이밍 도면(300h)은 도 10을 참조하여 이전에 설명되고 예시된 타이밍 도면(300e)과 유사하다. 신호(308)는 도면번호(334)에 나타낸 고정된 예비충전 전압으로부터 도면번호(311)에 나타낸 고정된 예비충전 전압으로 전이되며, 따라서 도 10에 나타낸 바와 같이 도면번호(332)에서 0 V로 램프 다운 및 도면번호(310)에서의 램프 업이 생략된다.
도 12는 상 변화 메모리 셀(104)을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면(300i)이다. 또한, 타이밍 도면(300i)에서 선택된 재설정 전압 펄스에 대해 비트 라인(112)에 인가된 예비충전 전압이 상 변화 요소(106)의 원하는 상태에 기초하여 변동된다는 사실을 제외하고는, 타이밍 도면(300i)은 도 10을 참조하여 이전에 설명되고 예시된 타이밍 도면(300g)과 유사하다.
선택된 상 변화 요소(106)를 "00" 상태로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(350a)로 나타낸 바와 같이 워드 라인(110) 상에 재설정 전압 펄스를 제공하지 않으면서, 신호(320a)로 나타낸 바와 같이 비트 라인(112)에 예비충전 전압을 인가하지 않는다. 선택된 상 변화 요소(106)를 "01" 상태로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(350b)로 나타낸 바와 같이 재설정 전압 펄스를 제공하면서, 신호(320b)로 나타낸 바와 같이 비트 라인(112)에 제 1 예비충전 전압을 인가한다. 선택된 상 변화 요소(106)를 "10" 상태로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(350c)로 나타낸 바와 같이 재설정 전압 펄스를 제공하면서, 신호(320c)로 나타낸 바와 같이 비트 라인(112)에 제 1 예비충전 전압보다 높은 제 2 예비충전 전압을 인가한다. 선택된 상 변화 요소(106)를 "11" 상태로 프로그램하기 위하여, 판독/기록 회로(103)는 신호(350d)로 나타낸 바와 같이 재설정 전압 펄스를 제공하면서, 신호(320d)로 나타낸 바와 같이 비트 라인(112)에 제 2 예비충전 전압보다 높은 제 3 예비충전 전압을 인가한다.
도 13은 상 변화 메모리 셀(104)을 프로그램하는 신호들의 또 다른 실시예를 예시하는 타이밍 도면(300j)이다. 타이밍 도면(300j)에서 비트 라인(112)에 인가된 비트 라인 예비충전 전압이 설정 전압 펄스(352)와 선택된 재설정 전압 펄스(350a 내지 350d) 사이에 있다는 사실을 제외하고는, 타이밍 도면(300j)은 도 12를 참조하여 이전에 설명되고 예시된 타이밍 도면(300i)과 유사하다. 신호(308)는 도면번호(320a 내지 320d)에 나타낸 선택된 예비충전 전압들 중 하나로 전이되기 이전에 도면번호(334)에 나타낸 고정된 예비충전 전압으로 유지되며, 따라서 도 12에 나타낸 바와 같이 도면번호(332)에서 0 V로 램프 다운 및 도면번호(310)에서의 램프 업 이 생략된다.
도 14는 높은 및 낮은 비트 라인 예비충전 전압 범위들에 대한 게이트 전압 대 드레인 전류의 일 실시예를 예시하는 그래프(500)이다. 그래프(500)는 x-축(502) 상의 게이트 전압(VG: 단위 V) 및 y-축(504) 상의 드레인 전류(ID: 단위 A)를 포함한다. 도면번호(510)에 나타낸 더 높은 전류 범위들에 대한 비트 라인(112) 예비충전 전압들이 더 높을수록, 도면번호(508)에 나타낸 더 낮은 전류 범위들에 대한 비트 라인(112) 예비충전 전압들이 더 낮다. 워드 라인(110) 전압 범위의 일 실시예는 도면번호(506)에 나타나 있다. 곡선(512)은 제 1 비트 라인(112) 예비충전 전압에 대한 게이트 전압 대 드레인 전류를 예시하고, 곡선(514)은 제 2 비트 라인(112) 예비충전 전압에 대한 게이트 전압 대 드레인 전류를 예시한다. 제 2 비트 라인(112) 예비충전 전압은 제 1 비트 라인(112) 예비충전 전압보다 높다. 도면번호(508)에 나타낸 더 낮은 비트 라인(112) 예비충전 전압은 도면번호(510)에 나타낸 더 높은 비트 라인(112) 예비충전 전압에 비해 낮은 진폭 전류 펄스들에 대한 더 양호한 제어를 제공한다.
도 15는 유효 소스 대 드레인 전압들을 변동시키는 게이트 전압 대 드레인 전류의 일 실시예를 예시하는 그래프(520)이다. 그래프(520)는 x-축(522) 상의 게이트 전압(VG: 단위 V) 및 y-축(524) 상의 드레인 전류(ID: 단위 A)를 포함한다. 곡선(530)은 1.5 V의 드레인 전압에 대한 게이트 전압 대 드레인 전류를 예시한다. 곡선(532)은 2 V의 드레인 전압에 대한 게이트 전압 대 드레인 전류를 예시한다. 곡선(534)은 2.5 V의 드레인 전압에 대한 게이트 전압 대 드레인 전류를 예시하고, 곡선(536)은 3 V의 드레인 전압에 대한 게이트 전압 대 드레인 전류를 예시한다. 도면번호(528)에 나타낸 바와 같이, 소스 대 드레인 전압에 관한 드레인 전류의 의존성은 낮다. 도면번호(526)에 나타낸 바와 같이, 일 상태를 상 변화 요소로 프로그램하는 통상적인 게이트 전압에서는 프로그래밍 전류의 변동이 미미하다.
도 16은 재설정 상태로부터 상이한 저항 상태들 중 하나로 프로그램된 상 변화 요소(106)의 저항 분포의 일 실시예를 예시하는 차트(550)이다. 차트(550)는 x-축(552) 상의 저항(R: 단위 Ω) 및 y-축(554) 상의 상대 주파수를 포함한다. 이 실시예에서는 단일 300 ns 설정 펄스가 워드 라인(110)에 인가되며, 비트 라인(112)은 선택된 상 변화 요소(106)를 선택된 상태로 프로그램하도록 예비충전된다. 도 2에 예시된 상태(200a)와 같은 "00" 상태로 프로그램된 상 변화 요소(106)에 대한 저항값들의 분포는 도면번호(556)에 나타나 있다. 도 2에 예시된 상태(200b)와 같은 "01" 상태로 프로그램된 상 변화 요소(106)에 대한 저항값들의 분포는 도면번호(558)에 나타나 있다. 도 2에 예시된 상태(200c)와 같은 "10" 상태로 프로그램된 상 변화 요소(106)에 대한 저항값들의 분포는 도면번호(560)에 나타나 있으며, 도 2에 예시된 상태(200d)와 같은 "11" 상태로 프로그램된 상 변화 요소(106)에 대한 저항값들의 분포는 도면번호(562)에 나타나 있다. 상기 분포들은 좁고, 또한 서로 떨어져 있음에 따라, 4 개의 구별되는 저항 레벨들이 신뢰성 있게 달성된다.
도 17은 설정 상태로부터 상이한 저항 상태들 중 하나로 프로그램된 상 변화 요소(106)의 저항 분포의 일 실시예를 예시하는 차트이다. 차트(570)는 x-축(572) 상의 저항(R: 단위 Ω) 및 y-축(574) 상의 상대 주파수를 포함한다. 이 실시예에서 는 단일 65 ns 재설정 펄스가 워드 라인(110)에 인가되며, 비트 라인(112)은 선택된 상 변화 요소(106)를 선택된 상태로 프로그램하도록 예비충전된다. "00" 상태로 프로그램된 상 변화 요소(106)에 대한 저항값들의 분포는 도면번호(576)에 나타나 있다. "01" 상태로 프로그램된 상 변화 요소(106)에 대한 저항값들의 분포는 도면번호(578)에 나타나 있다. "10" 상태로 프로그램된 상 변화 요소(106)에 대한 저항값들의 분포는 도면번호(580)에 나타나 있으며, "11" 상태로 프로그램된 상 변화 요소(106)에 대한 저항값들의 분포는 도면번호(582)에 나타나 있다. 상기 분포들은 좁고, 또한 서로 떨어져 있음에 따라, 4 개의 구별되는 저항 레벨들이 신뢰성 있게 달성된다.
본 발명의 실시예들은 상 변화 메모리 셀을 2 이상의 저항 상태들 중 선택된 하나로 프로그램하는 방법을 제공한다. 메모리 셀들은 먼저 선택된 메모리 셀에 커플링된 비트 라인을 예비충전한 다음, 선택된 메모리 셀에 커플링된 트랜지스터의 게이트에 커플링된 워드 라인에 전압 펄스를 인가함으로써 프로그램된다. 비트 라인 상의 예비충전 전압 및 워드 라인 상의 전압 펄스는 트랜지스터를 사용하여 선택된 메모리 셀을 통하는 전류 펄스를 형성한다. 전류 펄스는 선택된 메모리 셀을 원하는 상태로 프로그램한다. 워드 라인에 인가된 전압 펄스의 진폭을 제거하고 및/또는 비트 라인에 인가된 예비충전 전압을 제어함으로써, 메모리 셀은 원하는 상태로 설정된다.
이러한 방식으로, 상 변화 요소로 전달된 전력이 정확히 제어된다. 또한, 전압 펄스들이 메모리 셀들에 인가되기 때문에, 잠재적인 큰 전류 소스 회로들이 사 용되지 않는다. 또한, 펄스 타이밍은 비트 라인 시스템의 저항-캐패시턴스(R-C) 지연들에 영향을 받지 않는다. 또한, 워드 라인의 임피던스는 그 워드 라인에 커플링된 개별적인 상 변화 메모리 셀들의 상태들과 무관하다. 그러므로, 상 변화 요소들을 프로그램하는데 있어서, 통상적인 프로그래밍 방법들에 비해 더 재현가능하고 더 균일한 펄스들이 얻어질 수 있다.
본 명세서에서는 특정 실시예들이 예시되고 서술되었으나, 당업자라면 본 발명의 범위를 벗어나지 않고 다양한 대안적인 및/또는 균등한 구현예들이 도시되고 설명된 상기 특정 실시예들을 대체할 수 있다는 것을 이해할 것이다. 본 출원서는 본 명세서에서 개시된 특정 실시예들의 여하한의 응용들 및 변형들을 포괄하도록 의도된다. 그러므로, 본 발명은 오직 청구항과 그 균등론에 의해서만 제한되어야 한다.
본 발명에 따르면, 제 1 측 및 제 2 측을 갖는 상 변화 요소; 상기 요소의 제 1 측에 커플링된 제 1 라인; 상기 요소의 제 2 측에 커플링된 액세스 디바이스; 상기 액세스 디바이스를 제어하도록 상기 액세스 디바이스에 커플링된 제 2 라인; 및 상기 제 1 라인을 제 1 전압으로 예비충전하고 상기 제 2 라인에 전압 펄스를 인가하는 회로를 포함하는 메모리, 메모리 셀을 프로그램하는 방법, 및 메모리를 프로그램하는 방법에 의하여, 상 변화 요소들을 프로그램하는데 있어서, 통상적인 프로그래밍 방법들에 비해 더 재현가능하고 더 균일한 펄스들이 얻어질 수 있는 효과를 갖는다.

Claims (27)

  1. 메모리에 있어서,
    제 1 측 및 제 2 측을 갖는 상 변화 요소;
    상기 요소의 제 1 측에 커플링된 제 1 라인;
    상기 요소의 제 2 측에 커플링된 액세스 디바이스;
    상기 액세스 디바이스를 제어하도록 상기 액세스 디바이스에 커플링된 제 2 라인; 및
    상기 요소를 2 이상의 상태들 중 선택된 하나로 프로그램하기 위해 상기 액세스 디바이스를 통해 상기 요소에 전류 펄스가 생성되도록, 상기 제 1 라인을 제 1 전압으로 예비충전하고 상기 제 2 라인에 전압 펄스를 인가하는 회로를 포함하고, 상기 전압 펄스는 상기 선택된 상태에 기초한 진폭을 갖는 것을 특징으로 하는 메모리.
  2. 제 1 항에 있어서,
    상기 제 1 전압은 상기 선택된 상태에 기초하는 것을 특징으로 하는 메모리.
  3. 제 1 항에 있어서,
    상기 제 1 라인은 비트 라인을 포함하고, 상기 제 2 라인은 워드 라인을 포함하는 것을 특징으로 하는 메모리.
  4. 제 1 항에 있어서,
    상기 액세스 디바이스는 트랜지스터를 포함하는 것을 특징으로 하는 메모리.
  5. 제 4 항에 있어서,
    상기 트랜지스터는 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 메모리.
  6. 제 1 항에 있어서,
    상기 전압 펄스는 설정 전압 펄스를 포함하는 것을 특징으로 하는 메모리.
  7. 제 1 항에 있어서,
    상기 전압 펄스는 재설정 전압 펄스를 포함하는 것을 특징으로 하는 메모리.
  8. 메모리에 있어서,
    상 변화 요소;
    상기 요소의 한쪽에 커플링된 비트 라인;
    소스-드레인 경로를 갖는 트랜지스터를 포함하고, 상기 소스-드레인 경로의 한쪽은 상기 요소의 또 다른 한쪽에 커플링되며;
    상기 트랜지스터의 게이트에 커플링된 워드 라인; 및
    상기 요소를 2 이상의 상태들 중 선택된 하나로 프로그램하기 위해 상기 트랜지스터를 통해 상기 요소에 전류 펄스가 생성되도록, 상기 비트 라인을 제 1 전압으로 예비충전하고 상기 워드 라인에 전압 펄스를 인가하는 회로를 포함하고, 상기 전압 펄스는 상기 선택된 상태에 기초한 진폭을 갖는 것을 특징으로 하는 메모리.
  9. 제 8 항에 있어서,
    상기 제 1 전압은 상기 선택된 상태에 기초하는 것을 특징으로 하는 메모리.
  10. 제 8 항에 있어서,
    상기 전압 펄스는 설정 전압 펄스를 포함하는 것을 특징으로 하는 메모리.
  11. 제 8 항에 있어서,
    상기 전압 펄스는 재설정 전압 펄스를 포함하는 것을 특징으로 하는 메모리.
  12. 메모리에 있어서,
    상 변화 요소;
    상기 요소의 한쪽에 커플링된 제 1 라인;
    상기 요소의 또 다른 쪽에 커플링된 액세스 디바이스;
    상기 액세스 디바이스를 제어하도록 상기 액세스 디바이스에 커플링된 제 2 라인; 및
    상기 요소를 2 이상의 상태들 중 선택된 하나로 프로그램하기 위해 상기 액세스 디바이스를 통해 상기 요소에 전류 펄스가 생성되도록, 상기 제 1 라인을 제 1 전압으로 예비충전하고 상기 제 2 라인에 전압 펄스를 인가하는 수단을 포함하고, 상기 전압 펄스는 상기 선택된 상태에 기초한 진폭을 갖는 것을 특징으로 하는 메모리.
  13. 제 12 항에 있어서,
    상기 제 1 전압은 상기 선택된 상태에 기초하는 것을 특징으로 하는 메모리.
  14. 제 12 항에 있어서,
    상기 전압 펄스를 인가하는 수단은 설정 전압 펄스를 인가하는 수단을 포함하는 것을 특징으로 하는 메모리.
  15. 제 12 항에 있어서,
    상기 전압 펄스를 인가하는 수단은 재설정 전압 펄스를 인가하는 수단을 포함하는 것을 특징으로 하는 메모리.
  16. 메모리 셀을 프로그램하는 방법에 있어서,
    상 변화 요소의 한쪽에 커플링된 비트 라인을 예비충전하는 단계; 및
    액세스 디바이스를 제어하도록 상기 액세스 디바이스에 커플링된 워드 라인에 전압 펄스를 인가하는 단계를 포함하고, 상기 액세스 디바이스는 상기 요소를 2 이상의 상태들 중 선택된 하나로 프로그램하기 위해 상기 액세스 디바이스를 통해 상기 요소에 전류 펄스가 생성되도록 상기 요소의 또 다른 한쪽에 커플링되는 것을 특징으로 하는 메모리 셀을 프로그램하는 방법.
  17. 제 16 항에 있어서,
    상기 비트 라인을 예비충전하는 단계는 상기 비트 라인을 상기 선택된 상태에 기초한 전압으로 예비충전하는 단계를 포함하는 것을 특징으로 하는 메모리 셀을 프로그램하는 방법.
  18. 제 16 항에 있어서,
    상기 전압 펄스를 인가하는 단계는 설정 전압 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 셀을 프로그램하는 방법.
  19. 제 16 항에 있어서,
    상기 전압 펄스를 인가하는 단계는 재설정 전압 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 셀을 프로그램하는 방법.
  20. 메모리를 프로그램하는 방법에 있어서,
    상 변화 요소에 커플링된 비트 라인에 제 1 전압을 인가하는 단계;
    상기 요소에 커플링된 트랜지스터의 워드 라인에 제 1 전압 펄스를 인가함으로써 상기 상 변화 요소를 초기 상태로 설정하는 단계; 및
    상기 워드 라인에 제 2 전압 펄스를 인가함으로써 상기 상 변화 요소를 2 이상의 상태들 중 선택된 상태로 설정하는 단계를 포함하고, 상기 제 2 전압 펄스의 진폭은 상기 선택된 상태에 기초하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  21. 제 20 항에 있어서,
    상기 상 변화 요소를 초기 상태로 설정하는 단계는 재설정 전압 펄스를 인가하는 단계를 포함하고, 상기 상 변화 요소를 선택된 상태로 설정하는 단계는 설정 전압 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  22. 제 20 항에 있어서,
    상기 상 변화 요소를 초기 상태로 설정하는 단계는 설정 전압 펄스를 인가하는 단계를 포함하고, 상기 상 변화 요소를 선택된 상태로 설정하는 단계는 재설정 전압 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  23. 제 20 항에 있어서,
    상기 상 변화 요소를 초기 상태로 설정한 후에 상기 비트 라인으로부터 상기 제 1 전압을 제거하는 단계; 및
    상기 상 변화 요소를 선택된 상태로 설정하기 전에 상기 비트 라인에 제 2 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  24. 제 23 항에 있어서,
    상기 제 2 전압을 인가하는 단계는 상기 선택된 상태에 기초하여 제 2 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  25. 제 20 항에 있어서,
    상기 상 변화 요소를 선택된 상태로 설정하기 전에 상기 비트 라인에 제 2 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  26. 제 25 항에 있어서,
    상기 제 2 전압을 인가하는 단계는 상기 선택된 상태에 기초하여 제 2 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  27. 메모리에 있어서,
    제 1 측 및 제 2 측을 갖는 상 변화 요소;
    상기 요소의 제 1 측에 커플링된 공통 또는 접지;
    상기 요소의 제 2 측에 커플링된 액세스 디바이스, 및 제 1 라인;
    상기 액세스 디바이스를 제어하도록 상기 액세스 디바이스에 커플링된 제 2 라인; 및
    상기 요소를 2 이상의 상태들 중 선택된 하나로 프로그램하기 위해 상기 액세스 디바이스를 통해 상기 요소에 전류 펄스가 생성되도록, 상기 제 1 라인을 제 1 전압으로 예비충전하고 상기 제 2 라인에 전압 펄스를 인가하는 회로를 포함하고, 상기 전압 펄스는 상기 선택된 상태에 기초한 진폭을 갖는 것을 특징으로 하는 메모리.
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