JP6388422B2 - 相変化メモリのデータ記憶方法及び制御装置 - Google Patents

相変化メモリのデータ記憶方法及び制御装置 Download PDF

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Description

本発明の実施形態はデータ記憶技術に関し、具体的には、相変化メモリのデータ記憶方法及び制御装置に関する。
相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ、略してＰＣＭ）は、現在最も急速に進歩している新しい不揮発性メモリであり、当該メモリは、相変化材料が結晶状態で表す抵抗値と、アモルファス状態で表す抵抗値との違いを使用して対応するデータを記憶し、コンパクトディスク（Ｃｏｍｐａｃｔ Ｄｉｓｃ、略してＣＤ）及びデジタル多用途ディスク（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ、略してＤＶＤ）に広く適用されている。相変化メモリの高密度記憶についての研究は、膨大な情報を記憶するための要件に適応するために特に重要である。高密度相変化メモリを実現するための従来の方法は、相変化部の領域を低減する段階、及び周辺回路の領域を低減する段階を含む。前者はデバイス構造の改善が必要であり、フォトエッチング・サイズによって制限され、後者は、集積回路の設計の最適化を必要とする。
前述の問題を克服すべく、多値記憶技術が生まれた。多値記憶技術は従来のバイナリ記憶方法とは異なり、結晶状態及びアモルファス状態の相変化材料の抵抗の差を十分に使用して、記憶部に少なくとも２ビットのデータを記憶できる。従来技術では、相変化メモリの多値記憶を実現するための方法は、通常、消去プロセス（又はＳＥＴ）及び書き込みプロセス（又はＲＥＳＥＴ）を含む。消去プロセスは、低い振幅及び長いパルス幅を有するパルスを相変化メモリの記憶部に印加することであり、これにより、記憶部は安定的な低抵抗の結晶状態に変化する。書き込みプロセスは、高い振幅及び狭いパルス幅を有するパルスを記憶部に印加することであり、これにより、記憶部は高抵抗のアモルファス状態に変化する。相変化メモリの記憶部の抵抗値は、印加される、プログラムされたパルスの幅及び振幅に応じて変化するので、異なる抵抗値を有する複数のアモルファス状態は、異なる複数の振幅及び異なる複数のパルス幅を有する複数の単一パルスを記憶部に印加することで実現され得る。異なる抵抗値を有する複数のアモルファス状態は、異なる複数の記憶状態に対応し、それにより、相変化メモリの多値記憶を実現する。
従来技術は、高い振幅及び狭いパルス幅を有する単一パルスを使用して多値記憶を実現する。しかしながら、高い振幅及び狭いパルス幅を有する単一パルスが相変化メモリの記憶部に印加された場合、記憶部の温度が過度に速く上昇し、熱クロストーク問題を生じる。
本発明の実施形態は、相変化メモリのデータ記憶方法及び制御装置を提供して、従来技術における、相変化メモリの多値記憶中に生じる熱クロストーク問題を解決する。
第１態様によると、本発明の一実施形態が相変化メモリのデータ記憶方法を提供する。当該方法は、
多ビットデータである記憶予定データを取得する段階と、
記憶予定データに応じて消去パルス信号及び書き込みパルス信号を生成する段階であって、当該書き込みパルス信号は、連続する少なくとも２つのパルスを含む信号であり、当該連続する少なくとも２つのパルスの間の複数の間隔は同一であり、連続する少なくとも２つのパルスの間の複数の間隔は、記憶予定データに応じて決定された値を有する、段階と、
相変化メモリの記憶部が結晶状態に変化するよう、記憶部に消去パルス信号を印加する段階と、
第１の抵抗値を有するアモルファス状態に記憶部が変化するよう、記憶部に書き込みパルス信号を印加する段階であって、その結果、第１の抵抗値を有する記憶部のアモルファス状態を使用することで記憶予定データが表され、第１の抵抗値の大きさと、連続する少なくとも２つのパルスの間の複数の間隔とは特定の関数関係を満たしている、段階とを備える。
第１態様によると、第１態様の第１の可能な実装方式において、当該方法は更に、
記憶予定データが多ビットデータの最大データ又は最小データであるかどうかを決定する段階であって、
記憶予定データに応じて消去パルス信号及び書き込みパルス信号を生成する前記段階は、
記憶予定データが、多ビットデータの最大データでも最小データでもない場合、記憶予定データに応じて、消去パルス信号及び書き込みパルス信号を生成する段階を含む、段階を備える。
第１態様の第１の可能な実装方式によると、第２の可能な実装方式において、当該方法は更に、
記憶予定データが、多ビットデータの最大データ又は最小データである場合、記憶予定データに応じて消去パルス信号を生成し、記憶部の結晶状態を使用することで記憶予定データを表すべく、記憶部が結晶状態に変化するよう、相変化メモリの記憶部に消去パルス信号を印加する段階を備える。
第１態様から第１態様の第２の可能な実装方式の何れか１つによると、第３の可能な実装方式において、連続する少なくとも２つのパルスのパルス幅は同一である。
第１態様の第３の可能な実装方式によると、第４の可能な実装方式において、連続する少なくとも２つのパルスのパルス幅は、３０ｎｓから５０ｎｓに及ぶ。
第１態様から第１態様の第４の可能な実装方式の何れか１つによると、第５の可能な実装方式において、連続する少なくとも２つのパルスの間の複数の間隔は、１０ｎｓから５０ｎｓに及ぶ。
第１態様から第１態様の第５の可能な実装方式の何れか１つによると、第６の可能な実装方式において、消去パルス信号及び書き込みパルス信号は電圧信号である、又は、消去パルス信号及び書き込みパルス信号は電流信号である。
第１態様の第６の可能な実装方式によると、第７の可能な実装方式において、書き込みパルス信号は、連続する少なくとも２つのパルスを含む電圧信号であり、連続する少なくとも２つのパルスの振幅は、１Ｖから１．５Ｖに及ぶ。
第２態様によると、本発明の一実施形態は更に相変化メモリのための制御装置を提供する。当該装置は、
多ビットデータである記憶予定データを取得するよう構成された取得モジュールと、
記憶予定データに応じて消去パルス信号及び書き込みパルス信号を生成するよう構成された生成モジュールであって、書き込みパルス信号は、連続する少なくとも２つのパルスを含む信号であり、連続する少なくとも２つのパルスの間の複数の間隔は同一であり、連続する少なくとも２つのパルスの間の複数の間隔は、記憶予定データに応じて決定された値を有する、生成モジュールと、
相変化メモリの記憶部が結晶状態に変化するよう記憶部に消去パルス信号を印加し、第１の抵抗値を有する記憶部のアモルファス状態を使用して記憶予定データを表すべく、第１の抵抗値を有するアモルファス状態に記憶部が変化するよう記憶部に書き込みパルス信号を印加するよう構成された制御モジュールであって、第１の抵抗値の大きさと、連続する少なくとも２つのパルスの間の複数の間隔とは特定の関数関係を満たしている、制御モジュールとを備える。
第２態様によると、第２態様の第１の可能な実装方式において、当該制御装置は更に、
記憶予定データが、多ビットデータの最大データ又は最小データであるかどうかを決定するよう構成された決定モジュールを含み、
当該生成モジュールは更に、記憶予定データが、多ビットデータの最大データでも最小データでもない場合、記憶予定データに応じて消去パルス信号及び書き込みパルス信号を生成するよう構成されている。
第２態様の第１の可能な実装方式によると、第２の可能な実装方式において、当該生成モジュールは更に、記憶予定データが、多ビットデータの最大データ又は最小データである場合、記憶予定データに応じて消去パルス信号を生成するよう構成されており、
当該制御モジュールは更に、相変化メモリの記憶部が結晶状態に変化するよう、記憶部に消去パルス信号を印加するよう構成されており、その結果、記憶部の結晶状態を使用して記憶予定データが表される。
第３態様によると、本発明の一実施形態は更に、相変化メモリのための制御装置を提供する。当該制御装置は、プロセッサ及び通信バスを備え、プロセッサは通信バスに接続され、通信バスは相変化メモリの記憶部に接続されており、
プロセッサは、上述された何れかの、相変化メモリのデータ記憶方法を実行し、通信バスを使用することで記憶部によるデータ記憶を制御するよう構成されている。
第４態様によると、本発明の一実施形態は更に、コンピュータ可読媒体を提供する。当該コンピュータ可読媒体は、コンピュータのプロセッサによって呼び出され、実行されるコンピュータ実行命令を備え、当該コンピュータ実行命令は、上述された何れかの、相変化メモリのデータ記憶方法に対応するコンピュータ命令を含む。
本発明の実施形態において提供されている相変化メモリのデータ記憶方法及び制御装置によると、連続する少なくとも２つのパルスを含む書き込みパルス信号が記憶予定データに応じて生成され、記憶予定データに対応する抵抗値を有するアモルファス状態に相変化メモリの記憶部が変化するよう、書き込みパルス信号が記憶部に印加されて、その結果、記憶予定データが表され、単一の記憶部による多値記憶を実現する。書き込みパルス信号は、連続する少なくとも２つのパルスを含み、このことは、パルスを１回印加することによってもたらされる記憶部の温度上昇を弱め、過剰な熱によって生じる熱クロストーク問題を和らげ得る。
本発明の実施形態における、又は従来技術における技術的解決手段をより明確に説明すべく、本実施形態又は従来技術の説明に必要とされる添付の図面を以下で簡潔に説明する。以下の説明における添付の図面は、本発明のいくつかの実施形態を示し、当業者ならば、創造努力なくこれらの添付の図面から他の図面を更に導き出し得ることは明らかである。
本発明の実施形態１に係る相変化メモリのデータ記憶方法のフローチャートである。
本発明の実施形態２に係る相変化メモリのデータ記憶方法のフローチャートである。
本発明の実施形態３に係る相変化メモリのデータ記憶方法のフローチャートである。
相変化メモリの記憶部の概略構造図である。
本発明の実施形態４に係る相変化メモリのデータ記憶方法のフローチャートである。
本発明の実施形態５に係る相変化メモリの制御装置の概略構造図である。
本発明の実施形態６に係る、相変化メモリの制御装置と相変化メモリとの間の接続の概略図である。
本発明の実施形態７に係るコンピュータ可読媒体の概略構造図である。
本発明の実施形態の目的、技術的解決手段、及び利点をより明確にすべく、本発明の実施形態における添付の図面を参照して、本発明の実施形態における技術的解決手段を以下で明確かつ完全に説明する。説明されている実施形態は、本発明の実施形態の一部であって、全部ではないことは明らかである。創造努力なく本発明の実施形態に基づいて当業者によって得られた他の全ての実施形態は、本発明の保護範囲に含まれるものとする。
一実施形態が、相変化メモリの記憶方法を提供する。当該方法は、多ビットの記憶予定データに応じて書き込みパルス信号を生成する段階であって、書き込みパルス信号は連続する少なくとも２つのパルスを含む信号であり、連続する少なくとも２つのパルスの間の複数の間隔は同一であり、連続する少なくとも２つのパルスの間の複数の間隔は、多ビットの記憶予定データに応じて決定される必要がある、段階と、記憶部が、第１の抵抗値を有するアモルファス状態に変化し得るよう、記憶部に書き込みパルス信号を印加する段階であって、第１の抵抗値の大きさは、連続する少なくとも２つのパルスの間の複数の間隔に関連している、段階とを備える。故に、記憶部は、異なる複数の間隔を有し、かつ、それぞれが連続する少なくとも２つのパルスを含む複数の書き込みパルス信号を使用することで、異なる抵抗値を有する複数のアモルファス状態を取得でき、異なる多ビットデータを別々に記録し、単一の記憶部による多値記憶が実現される。前述のプロセスでは、書き込みパルス信号は連続する少なくとも２つのパルスを含む信号なので、書き込みパルス信号の振幅が効果的に低減され得、パルスを１回印加することで生じる記憶部の温度上昇は弱められ得、それにより、高い振幅及び狭いパルス幅を有する単一パルスを使用することで実現される多値記憶によって生じる従来技術における熱クロストーク問題を解決する。図１は、本発明の実施形態１に係る相変化メモリのデータ記憶方法である。図１に示されているように、当該方法は、具体的に以下のような段階を含む。
段階１０１：多ビットデータである記憶予定データを取得する。
多ビットデータは、多ビットのバイナリ・データであってよい。記憶予定データは、外部から入力された受信データであってよい、相変化メモリの記憶部の内部で予め設定されたデータであってよい、又は、予め設定されたデータ生成ルールに従って生成されたデータであってよい。記憶予定データがｎビットデータである場合、記憶予定データは、２＾ｎ個のデータの何れか１つであってよい。
段階１０２：記憶予定データに応じて消去パルス信号及び書き込みパルス信号を生成する。ここで、書き込みパルス信号は、連続する少なくとも２つのパルスを含む信号であり、連続する少なくとも２つのパルスの間の複数の間隔は同一であり、連続する少なくとも２つのパルスの間の複数の間隔は、記憶予定データに応じて決定された値を有する。
本発明のこの実施形態では、相変化メモリの記憶部は、異なる複数の抵抗値を有する場合、異なる複数の記憶予定データを表すべく使用されてよい。記憶部の抵抗値は、記憶部の相変化材料層のアモルファス化度に密接に関連しており、アモルファス化度は、相変化材料層の温度に依存しており、異なるパラメータを有する複数の電気パルスを印加することで、相変化材料は異なる複数の温度まで加熱され得る。故に、異なる複数の間隔を有し、かつ、それぞれが連続する少なくとも２つのパルスを含む複数の書き込みパルス信号は、複数の抵抗値を有する複数のアモルファス状態に記憶部が変化するよう、異なる記憶予定データに応じて生成されて、異なる記憶予定データが記憶され、多値記憶が実現され得る。書き込みパルス信号が、連続する少なくとも２つのパルスを含む信号である場合、パルスを１回印加することで生じる記憶部の温度上昇が弱められ得、それにより、高い振幅及び狭いパルス幅を有する単一パルスを使用することで実現される多値記憶によって生じる従来技術における熱クロストーク問題が解決される。
具体的に、連続する少なくとも２つのパルスの間の複数の間隔は同一であってよく、連続する少なくとも２つのパルスの間の複数の間隔は、記憶予定データに応じて決定されてよい。例えば、予め設定された間隔の範囲は、２＾ｎ個の部分に等しく分割されてよく、連続する少なくとも２つのパルスの間の複数の間隔は、２＾ｎ個のデータにおける記憶予定データの大きさの位置に応じて決定される。すなわち、隣接する記憶予定データに対応する書き込みパルス信号における連続する少なくとも２つのパルスの間の複数の間隔は、隣接する等しく分割された部分に対応する間隔である。実際の適用の場面では、隣接する記憶予定データに対応する、連続する少なくとも２つのパルスの間の複数の間隔は、連続する少なくとも２つのパルスの数と、１つのパルスのパルス幅及びパルス振幅とに応じて微調整される必要があるということに注意すべきである。具体的には、連続する少なくとも２つのパルスの数が比較的多い場合、対応する複数の振幅は比較的小さい。同様に、連続する少なくとも２つのパルスの数が比較的少ない場合、熱損失を低減させ、複数のパルスによって生成される熱を十分に使用すべく、対応する複数のパルス間隔は比較的小さい。１つのパルスのパルス幅が比較的狭い場合、対応するパルス間隔は比較的小さい。パルス振幅が比較的小さい場合、対応するパルス間隔は比較的小さい。
別の例では、連続する少なくとも２つのパルスの間の複数の間隔は、予め設定されたデータとパルス間隔との間の対応関係のテーブルを使用することで、記憶予定データに応じて取得された値を有してよい。記憶予定データがｎビットデータである場合、予め設定されたデータとパルス間隔との間の対応関係のテーブルは、少なくとも、それぞれが２＾ｎ個のデータに対応する複数のパルス間隔を含む。予め設定されたデータとパルス間隔との間の対応関係のテーブルにおける、それぞれが２＾ｎ個のデータに対応する複数のパルス間隔の特定の値に関して、段階１０２の前に、記憶予定データのビット数に応じて、記憶予定データの全データに対してテスト実験が別途実行されてよい。そうして、データを記憶するための、複数のアモルファス状態の対応する抵抗値が必要とする複数のパルス間隔が取得され、記憶予定データ、及び記憶予定データに対応するパルスが記憶されて、データとパルス間隔との間の対応関係のテーブルが取得される。
段階１０３：相変化メモリの記憶部が結晶状態に変化するよう、記憶部に消去パルス信号を印加する。
初期状態では、記憶部は、大抵はアモルファス状態である。記憶予定データを表すアモルファス状態の抵抗値の安定性及び正確さを保証すべく、記憶部が安定的な結晶状態に変化するよう、消去パルス信号が記憶部に印加される必要がある。通常、結晶状態での記憶部の抵抗値は、アモルファス状態での記憶部の抵抗値より小さい。
具体的に、消去パルス信号は、低い振幅及び長いパルス幅を有する少なくとも１つの信号を含んでよい。消去パルス信号が、１つのパルスを含む信号である場合、パルスの振幅は予め設定された振幅より小さくてよい。ここで、予め設定された振幅は、記憶部の相変化材料層が融点温度まで加熱された場合に取得された、対応するパルス振幅であってよい。消去パルス信号のパルス幅は、その振幅が、予め設定された振幅より小さいパルスに応じて、記憶部の相変化材料層を結晶化温度まで加熱するのに必要とされる時間より大きい。消去パルス信号に含まれるパルスの振幅は、０．５Ｖから１．５Ｖに及んでよく、消去パルス信号に含まれるパルスのパルス幅は、１００ｎｓから３００ｎｓに及んでよい。記憶部の相変化材料層を融点温度まで加熱するのに必要とされる熱は一定なので、消去パルス信号が、連続する少なくとも２つのパルスを含む場合、消去パルス信号に含まれる複数のパルスの振幅は、消去パルス信号が、１つのパルスを含む場合に取得される対応する振幅より小さい。消去パルス信号に含まれるパルスの振幅と、消去パルス信号に含まれるパルスの特定の数とは、記憶部の相変化材料層の材料、又は、記憶部の内部構造に応じて決定されてよい。例えば、消去パルス信号が、１つのパルスを含む信号である場合、消去パルス信号は、０．８Ｖの振幅と３００ｎｓのパルス幅とを有する電気パルスを含む信号であってよい。
段階１０４：記憶部が、第１の抵抗値を有するアモルファス状態に変化するよう、記憶部に書き込みパルス信号を印加する。その結果、記憶部の第１の抵抗値を有するアモルファス状態を使用することで記憶予定データが表される。ここで、第１の抵抗値の大きさと、連続する少なくとも２つのパルスの間の複数の間隔とは特定の関数関係を満たしている。
書き込みパルス信号は、第１の抵抗値を有するアモルファス状態に相変化材料層が変化するよう、記憶部に印加される。具体的に、記憶部の相変化材料層は、書き込みパルス信号によって生成されたジュール熱を使用することで加熱され、相変化材料層は融点温度を超える温度まで加熱され、結晶化温度より低い温度まで急冷され、これにより、相変化材料層は、第１の抵抗値を有するアモルファス状態に変化する。ここで、第１の抵抗値の大きさと、連続する少なくとも２つのパルスの間の複数の間隔とは特定の関数関係を満たしている。この場合、第１の抵抗値は、結晶状態での記憶部の抵抗値より大きい。
具体的に、記憶部のアモルファス状態の抵抗値Ｒと、相変化材料層のアモルファス化率Ｃａとは密接に関連しており、次式（１）を満たしている。
Figure 0006388422
 式（１）中、Ｒは、記憶部のアモルファス状態の抵抗値を表し、Ｃａは、相変化材料層のアモルファス化率を表し、
Figure 0006388422
 及び
Figure 0006388422
 は、それぞれ、完全な結晶状態、及び完全なアモルファス状態での記憶部の抵抗値である。特定の材料の相変化材料層は、一定の
Figure 0006388422
 及び
Figure 0006388422
 を有する。これらは、実験により事前に取得されてよい。
アモルファス化率Ｃａは、実際には、相変化材料層の総体積ＶＧＳＴに対する相変化材料層のアモルファス化領域の体積Ｖａの割合であり、次式（２）で表されてよい。
Figure 0006388422
相変化材料層のアモルファス化領域の体積Ｖａは、相変化材料層の結晶化とアモルファス化との臨界温度Ｔａと、相変化材料層の融点温度Ｔｍとに応じて次式（３）を使用することで決定されてよい。
Figure 0006388422
特定の相変化メモリの記憶部の相変化材料層の材料は、周知であり、決定されている。故に、相変化材料層の融点温度Ｔｍは周知である。
相変化材料層の結晶化とアモルファス化との臨界温度Ｔａは、次式（４）を使用して、相変化材料層に与えられる熱、すなわち、印加された書き込みパルス信号によって生成されたジュール熱に応じて取得されてよい。
Figure 0006388422
Figure 0006388422
 は、消費電力、すなわち、電力損失であり、
Figure 0006388422
 は、印加された書き込みパルス信号によって生成されたジュール熱であり、書き込みパルス信号における連続する少なくとも２つのパルスの間の複数の間隔などのパラメータに応じて取得されてよい。故に、記憶部のアモルファス状態の抵抗値、すなわち、第１の抵抗値の大きさと、印加された書き込みパルス信号における連続する少なくとも２つのパルスの間の複数の間隔とは関数関係を満たしている。
具体的に、書き込みパルス信号における連続する少なくとも２つのパルスの間の複数の間隔は記憶予定データに応じて決定されるので、異なる記憶予定データに対応する書き込みパルス信号における連続する少なくとも２つのパルスの間の複数の間隔は異なる。異なる複数のパルス間隔を有する複数の書き込みパルス信号を記憶部に印加することで生成される熱は異なり、記憶部の相変化材料層が加熱される温度は必然的に異なり、異なる複数の温度において取得される複数のアモルファス状態の抵抗値は異なる。異なる抵抗値を有する複数のアモルファス状態を有する記憶部は、異なる記憶予定データを表すよう、別々に構成されてよい。異なる複数のパルス間隔を有する複数の書き込みパルス信号を記憶部に印加して取得され、かつ、記憶部に対応する複数のアモルファス状態の抵抗値は異なり、隣接する複数のパルス間隔に対応する抵抗値の差は比較的大きく、予め設定された閾値を上回る。
連続する少なくとも２つのパルスの振幅は、消去パルス信号の振幅より大きく、連続する少なくとも２つのパルスのパルス幅は、消去パルス信号のパルス幅より小さい。この実施形態の解決手段において、連続する少なくとも２つのパルスの振幅は、予め設定された振幅より大きくてよく、予め設定された振幅は、記憶部の相変化材料層が融点温度まで加熱される場合に取得される対応するパルス振幅であってよい。
記憶部の相変化材料層を融点温度まで加熱するのに必要とされる熱は一定なので、連続する少なくとも２つのパルスを含む書き込みパルス信号の振幅は、必然的に、単一パルスを含む書き込みパルス信号の振幅より小さい。故に、書き込みパルス信号が記憶部に印加された場合、パルスを１回印加することで生じる記憶部の温度上昇は弱められ、それにより、過剰な熱によって生じる熱クロストーク問題を和らげる、又は回避する。
連続する少なくとも２つのパルスの間に複数の間隔が存在し、隣接する複数のパルスの間の複数の間隔は同一であり、例えば５０ｎｓであってよい。連続する少なくとも２つのパルスの間に複数の間隔が存在するので、書き込みパルス信号が記憶部に印加された場合、記憶部は、前述の複数のパルスを印加することで生成される熱を十分に使用し得る。故に、連続する少なくとも２つのパルスの振幅の和は、単一パルスを含む書き込みパルス信号の振幅より小さい。すなわち、書き込みパルス信号が記憶部に印加された場合、書き込みパルス信号を印加するのに必要とされる総エネルギーは更に低減されてよく、それにより、電力消費が下げられる。
この実施形態の解決手段において、任意の記憶予定データが、消去パルス信号及び書き込みパルス信号を印加して取得された特定の抵抗値を有するアモルファス体を使用することで表され得る。すなわち、この実施形態の解決手段では、記憶部は、結晶状態を使用することでは何れのデータも記憶し得ない。
この実施形態の解決手段において、対応するデータは、抵抗値の大きさ、又は、記憶部の電流値に応じて記憶されてよい、又は記録されてよい。本解決手段において、記憶部のより大きな抵抗値、又は、より小さな電流値は、記憶及び記録された、大きな又は小さなデータを示してよい。具体的に、記憶部の抵抗値又は電流値と、記憶部に記憶及び記録されたデータの大きさとの間の対応関係は予め設定されてよい。
連続する少なくとも２つのパルスのより小さな間隔は、連続する少なくとも２つのパルスが記憶部に印加された場合に記憶部によって取得されたアモルファス状態の抵抗値がより大きいことを示すことに注意すべきである。
この実施形態の解決手段において、多ビットの記憶予定データに応じて決定された書き込みパルス信号が記憶部に印加され、これにより、記憶部は、記憶予定データに対応する抵抗値を有するアモルファス状態に変化し、その結果、記憶予定データが表され、単一の記憶部による多値記憶が実現される。書き込みパルス信号は連続する少なくとも２つのパルスを含み、これらのパルスは、パルスを１回印加することで生じる記憶部の温度上昇を弱め、過剰な熱によって生じる熱クロストーク問題を和らげる、又は回避する。
その上、連続する少なくとも２つのパルスが使用され、このことは、書き込みパルス信号の振幅を小さくし、パルス生成回路による書き込みパルス信号の振幅制御の困難さを低減する。補正パラメータが比較的少ないので、記憶部の異なる複数のアモルファス状態の抵抗値がより良好に制御され、記憶部を使用して複数個のデータを記憶することの安定性が改善される。異なる記憶予定データのための複数の書き込みパルス信号は、連続する少なくとも２つのパルスの間の複数の間隔だけが異なるので、パルス生成回路は簡易な構造を有する。その上、書き込みパルスは、連続する少なくとも２つのパルスを含むので、印加された複数のパルスによって生成された熱は十分に使用され、このことにより、更に、電力消費をより低く制御でき、節電できる。
一実施形態が更に、相変化メモリのデータ記憶方法を提供する。この実施形態の解決手段では、相変化メモリの結晶状態が、データの一部を記憶すべく使用されてよく、異なる抵抗値を有する相変化メモリの複数のアモルファス状態が、残りのデータを記憶すべく使用される。結晶状態を使用することで記憶されてよいデータの一部は、多ビットデータにおける最大データ又は最小データであってよい。データの一部が多ビットデータにおける最大データである場合、異なる抵抗値を有する複数のアモルファス状態を使用することで記憶される残りのデータは、多ビットデータにおける最大データ以外の他のデータである。データの一部が多ビットデータにおける最小データである場合、異なる抵抗値を有する複数のアモルファス状態によって記憶される残りのデータは、多ビットデータにおける最小データ以外他のデータである。図２は、本発明の実施形態２に係る相変化メモリのデータ記憶方法のフローチャートである。図２に示されているように、前述の解決手段における、記憶予定データに応じて消去パルス信号及び書き込みパルス信号を生成する段階１０２の前に、当該解決手段は更に以下の段階を備える。
段階２０１：記憶予定データが多ビットデータにおける最大データ又は最小データであるかどうかを決定する。
記憶予定データが２ビットデータである場合、２ビットデータのうちの００が最小データであり、１１が最大データである。段階２０１は、実際には、記憶予定データが００又は１１であるかどうかを決定する段階である。
好ましくは、記憶予定データに応じて消去パルス信号及び書き込みパルス信号を生成する段階１０２は具体的に以下の段階を含む。
段階２０２：記憶予定データが、多ビットデータにおける最大データでも最小データでもない場合、記憶予定データに応じて消去パルス信号及び書き込みパルス信号を生成する。
第１の抵抗値を有するアモルファス状態を使用することで記憶予定データを表すべく、段階２０２の後に段階１０３および段階１０４が更に実行される必要があることに注意すべきである。
この実施形態の解決手段において、多ビットデータにおける最大データ又は最小データに関して、消去パルス信号及び書き込みパルス信号を印加して取得された特定の抵抗値を有するアモルファス体を使用することで、対応する記憶予定データが表される。
その上、前述の解決手段に基づいて、当該方法は更に以下の段階を備える。
段階２０３：記憶予定データが、多ビットデータにおける最大データ又は最小データである場合、記憶予定データに応じて消去パルス信号を生成し、消去パルス信号を相変化メモリの記憶部に印加する。これにより、記憶部は結晶状態に変化し、その結果、記憶部の結晶状態を使用することで、記憶予定データが表される。
多ビットデータにおける最大データ又は最小データに関して、最大データ又は最小データは、書き込みパルス信号のみを印加して得られる結晶状態を使用することで表されてよい。すなわち、この実施形態の解決手段において、記憶部の結晶状態は、多ビットデータにおける最大データ又は最小データを記憶してよい。
注意すべきことは、結晶状態を使用することで最大データが表される場合、最小データは更に、最小データに応じて対応する書き込みパルス信号を生成し、次に、書き込みパルス信号を印加して得られた対応する抵抗値を有するアモルファス状態を使用することで表される必要があり、同様に、結晶状態を使用することで最小データが表される場合、最大データは更に、対応する書き込みパルス信号を生成し、次に書き込みパルス信号を印加して得られた対応する抵抗値を有するアモルファス状態を使用することで表される必要があるということである。
記憶部の結晶状態が最大データ又は最小データを表すかどうかは、具体的に、予め決定されたデータ記憶ルールに従って決定されてよい。データ記憶ルールが、複数個の多ビットデータを記憶部の抵抗値の昇順に従って、小さい方から大きい方へ順に記憶するというものである場合、最小データは、結晶状態を使用することで表され、データ記憶ルールが、複数個の多ビットデータを、記憶部の電源が投入されたときの内部の電流値の昇順に従って、小さい方から大きい方へ順に記憶するというものである場合、最大データは結晶状態を使用することで表される。
好ましくは、上記の任意の実施形態の解決手段において、連続する少なくとも２つのパルスのパルス幅は同一である。
更に、連続する少なくとも２つのパルスのパルス幅は３０ｎｓから５０ｎｓに及ぶ。
具体的に、対応するパルス幅は、記憶部の相変化材料層の構造、及び／又は、記憶部の構造に応じて、パルス幅の範囲内で選択されてよい。
前述の解決手段に基づいて、連続する少なくとも２つのパルスの間の複数の間隔は１０ｎｓから５０ｎｓに及ぶ。
具体的に、異なるパルス間隔を有する複数の書き込みパルス信号に対応する記憶部の複数のアモルファス状態の抵抗値が異なることを保証すべく、異なる抵抗値を読み取り区別するのを助けて、記憶された異なる多ビットデータの安定性を保証するために、好ましくは、異なる複数のパルス間隔は１０ｎｓ、１５ｎｓ、２５ｎｓ、３０ｎｓ、４０ｎｓ、４５ｎｓ、及び５０ｎｓであってよい。記憶予定データが２ビットデータ、すなわち、４個のデータ：００、０１、１０、及び１１の何れか１つであると仮定すると、当該４個のデータに応じて決定された書き込みパルス信号における連続する少なくとも２つのパルスの間の複数の間隔は、好ましくは、５０ｎｓ、４０ｎｓ、２５ｎｓ、及び１０ｎｓであってよい。
異なる４つのパルス間隔を有する複数の書き込みパルス信号が記憶部に印加された場合、異なる４つのアモルファス状態が別々に取得されてよく、異なる４つのアモルファス状態は、別々に異なる抵抗値を有する。より小さなパルス間隔を有する書き込みパルス信号は、アモルファス状態のより大きな抵抗値、及びより小さな電流値に対応する。すなわち、１０ｎｓのパルス間隔を有する書き込みパルス信号が記憶部に印加された場合、得られた記憶部のアモルファス状態の抵抗値は最大である。記憶部が、データを電流値の昇順、すなわち、抵抗値の降順に従って、小さい方から大きい方へ別々に記憶すると仮定する。記憶予定データが００である場合、書き込みパルス信号のパルス間隔は１０ｎｓであり、次に、１ＭΩの抵抗値を有するアモルファス状態に記憶部が変化し得るよう、書き込みパルス信号を記憶部に印加することが記憶予定データに応じて決定されてよい。記憶予定データが０１である場合、書き込みパルス信号のパルス間隔は２５ｎｓであり、次に、１００ＫΩの抵抗値を有するアモルファス状態に記憶部が変化し得るよう、書き込みパルス信号を記憶部に印加することが記憶予定データに応じて決定されてよい。記憶予定データが１０である場合、書き込みパルス信号のパルス間隔は４０ｎｓであり、次に、１０ＫΩの抵抗値を有するアモルファス状態に記憶部が変化し得るよう、書き込みパルス信号を記憶部に印加することが記憶予定データに応じて決定されてよい。記憶予定データが１１である場合、書き込みパルス信号のパルス間隔は５０ｎｓであり、次に、１０Ωの抵抗値を有するアモルファス状態に記憶部が変化し得るよう、書き込みパルス信号を記憶部に印加することが記憶予定データに応じて決定されてよい。
更に、消去パルス信号及び書き込みパルス信号は電圧信号である、又は、消去パルス信号及び書き込みパルス信号は電流信号である。
書き込みパルス信号が、連続する少なくとも２つのパルスを含む電圧信号である場合、連続する少なくとも２つのパルスの振幅は、好ましくは１Ｖから１．５Ｖに及ぶ。
具体的には、連続する少なくとも２つのパルスの振幅は同一である。同じ振幅を有する連続する少なくとも２つのパルスを含む書き込みパルス信号を使用することで、パルス生成構造が簡易化され得る。連続する少なくとも２つのパルスの振幅は同一であり、共に１．２７Ｖであってよい。
一実施形態が更に、相変化メモリのデータ記憶方法を提供する。この実施形態では、前述の実施形態の解決手段は特定の複数の例を使用することで説明される。図３は、本発明の実施形態３に係る相変化メモリのデータ記憶方法のフローチャートである。図３に示されているように、当該方法は具体的に以下のような段階を含む。
段階３０１：多ビットデータである第１の記憶予定データを取得する。
記憶予定データは、予め設定されたデータ生成ルールに従って取得されてよい。この実施形態では、記憶部は２ビットデータを記憶してよく、データ生成ルールはデータの大きさについての昇順の生成ルールであってよく、第１の記憶予定データは００であってよい。
段階３０２：第１の記憶予定データに応じて消去パルス信号及び第１の書き込みパルス信号を生成する。第１の書き込みパルス信号は、連続する少なくとも２つのパルスを含む信号であり、連続する少なくとも２つのパルスの間の複数の間隔は、第１の記憶予定データに応じて決定された複数の第１間隔である。
第１の書き込みパルス信号及び消去パルス信号が電圧信号である場合、消去パルス信号は、０．８Ｖの振幅と、３００ｎｓのパルス幅とを有する電気パルスであってよい。第１の書き込みパルス信号は、１．２７Ｖの振幅と、３０ｎｓのパルス幅とを有する連続する２つのパルスを含む信号である。第１間隔は５０ｎｓであってよい。
段階３０３：記憶部の相変化材料層が結晶状態に変化するよう、記憶部の上方電極に消去パルス信号を印加し、記憶部の相変化材料層が第１のアモルファス状態に変化するよう、記憶部の上方電極に第１の書き込みパルス信号を印加して、第１のアモルファス状態を使用することで第１の記憶予定データを記憶する。
図４は、相変化メモリの記憶部の概略構造図である。図４において示されているように、記憶部は、上方電極４１、下部電極４４、相変化材料層４２、及び絶縁層４３を備える。上方電極４１及び下部電極４４は共に、金属アルミニウム電極などの導電性材料でできている。相変化材料層４２はＧＳＴ材料である。上方電極４１は、コントローラの信号源に接続されることで、印加された消去パルス信号又は書き込みパルス信号を受信してよい。下部電極４２は、トランジスタを選択することで接地されてよい。
記憶部の上方電極４１がパルス生成回路の出力端に接続された場合、消去パルス信号の受信後、消去パルス信号を使用することで相変化材料層４２は加熱されてよい。ここで、ジュール熱が生成されて、相変化材料層４２の温度を、相変化材料層４２の結晶化温度を超える温度であり、かつ、融点温度より低い温度にまで上昇させる。この実施形態では、結晶化温度は、例えば、４００ｋであってよく、融点温度は６００ｋである。消去パルス信号の印加後、記憶部の相変化材料層は、１０Ωの抵抗値を有する結晶状態に変化する。
第１間隔を有する書き込みパルス信号が記憶部の上方電極４１に印加され、書き込みパルス信号によって生成されたジュール熱を使用することで相変化材料層４２が加熱され、相変化材料層４２は融点温度を超える温度にまで加熱され、結晶化温度より低い温度にまで急冷される。これにより、相変化材料層４２は、第１の抵抗値を有するアモルファス状態に変化する。
第１間隔を有する書き込みパルス信号が記憶部の相変化材料層に印加され、これにより、記憶部は１０００ＫΩを有するアモルファス状態に変化する。すなわち、第１の抵抗値は１０００ＫΩであってよい。
段階３０４：第２の記憶予定データを取得する。
第２の記憶予定データは０１であってよい。
段階３０５：第２の記憶予定データに応じて消去パルス信号及び第２の書き込みパルス信号を生成する。ここで、第２の書き込みパルス信号は連続する少なくとも２つのパルスを含む信号であり、連続する少なくとも２つのパルスの間の複数の間隔は、第２の記憶予定データに応じて決定された複数の第２間隔である。
第２間隔は４０ｎｓであってよい。第２の書き込みパルス信号のパルス幅及び振幅は、第１の書き込みパルス信号のものと同一であってよい。消去パルス信号は、前述の消去パルス信号と同一であってよい。
段階３０６：記憶部の相変化材料層が結晶状態に変化するよう、記憶部の上方電極に消去パルス信号を印加し、記憶部の相変化材料層が第２のアモルファス状態に変化するよう、記憶部の上方電極に第２の書き込みパルス信号を印加して、第２のアモルファス状態を使用することで第２の記憶予定データを記憶する。
第２の書き込みパルス信号が記憶部の上方電極に印加され、これにより、記憶部の相変化材料層は、１００ＫΩの抵抗値を有するアモルファス状態などの第２のアモルファス状態に変化してよい。
段階３０７：第３の記憶予定データを取得する。
第３の記憶予定データは１０であってよい。
段階３０８：第３の記憶予定データに応じて消去パルス信号及び第３の書き込みパルス信号を生成する。ここで、第３の書き込みパルス信号は、連続する少なくとも２つのパルスを含む信号であり、連続する少なくとも２つのパルスの間の複数の間隔は、第３の記憶予定データに応じて決定された第３間隔である。
第３間隔は２５ｎｓであってよい。第３の書き込みパルス信号のパルス幅及び振幅は、第１の書き込みパルス信号のものと同一であってよい。消去パルス信号は前述の消去パルス信号と同一であってよく、０．８Ｖの振幅と、３００ｎｓのパルス幅とを有する電気パルスである。
段階３０９：記憶部の相変化材料層が結晶状態に変化するよう、記憶部の上方電極に消去パルス信号を印加し、記憶部の相変化材料層が第３のアモルファス状態に変化するよう、記憶部の上方電極に第３の書き込みパルス信号を印加して、第３のアモルファス状態を使用することで、第３の記憶予定データを記憶する。
２５ｎｓの間隔を有する第３の書き込みパルス信号が記憶部の上方電極に印加され、これにより、記憶部の相変化材料層は、１０ＫΩの抵抗値を有するアモルファス状態などの第３のアモルファス状態に変化してよい。
段階３１０：第４の記憶予定データを取得する。
第４の記憶予定データは１１であってよい。
段階３１１：第４の記憶予定データに応じて消去パルス信号及び第４の書き込みパルス信号を生成する。ここで、第４の書き込みパルス信号は連続する少なくとも２つのパルスを含む信号であり、連続する少なくとも２つのパルスの間の複数の間隔は、第４の記憶予定データに応じて決定された第４間隔である。
第４間隔は１０ｎｓであってよい。第４の書き込みパルス信号のパルス幅及び振幅は、第１の書き込みパルス信号のものと同一であってよい。消去パルス信号は、前述の消去パルス信号と同一であってよい。
段階３１２：記憶部の相変化材料層が結晶状態に変化するよう、記憶部の上方電極に消去パルス信号を印加し、記憶部の相変化材料層が第４のアモルファス状態に変化するよう、記憶部の上方電極に第４の書き込みパルス信号を印加して、第４のアモルファス状態を使用することで、第４の記憶予定データを記憶する。
１０ｎｓの間隔を有する書き込みパルス信号が記憶部の上方電極に印加され、これにより、記憶部の相変化材料層は、１０Ωの抵抗値を有するアモルファス状態などの第４のアモルファス状態に変化してよい。
この実施形態では、記憶部は、異なる抵抗値及び結晶状態を有する４つのアモルファス状態を有してよい。記憶部のアモルファス状態は、異なる抵抗値に応じて小さい方から大きい方へ順に、第１のアモルファス状態、第２のアモルファス状態、第３のアモルファス状態、及び第４のアモルファス状態である。記憶部の第１のアモルファス状態、第２のアモルファス状態、第３のアモルファス状態、及び第４のアモルファス状態はそれぞれ、００、０１、１０、及び１１を記憶して、４個の２ビットデータを記憶してよい。
この実施形態における同一の２つのパルスを含む書き込みパルス信号は、この実施形態の解決手段における好適な解決手段に過ぎず、本発明はそれに限定されるものではなく、当該解決手段はまた、同一の２よりも多い数のパルスの組み合わせによって実施されてよい。
具体的には、この実施形態では、その連続する少なくとも２つのパルスの間の複数の間隔が記憶予定データに応じて決定されている書き込みパルス信号が記憶部に印加され、これにより、記憶部は、記憶予定データに対応する抵抗値を有するアモルファス状態に変化して対応する記憶予定データを記憶し、単一の記憶部によって多ビットデータの記憶を実現する。単一の記憶部による多ビットデータの記憶は、連続する少なくとも２つのパルスを含む書き込みパルス信号を使用することで実現され、それにより、記憶部の記憶密度が改善される。その上、補正パラメータが比較的少ないので、記憶部の異なる複数のアモルファス状態の抵抗値がより良好に制御され得、記憶部を使用することで複数個のデータを記憶することの安定性が改善される。
一実施形態が更に相変化メモリのデータ記憶方法を提供する。この実施形態では、前述の実施形態の解決手段は特定の複数の例を使用することで説明される。図５は本発明の実施形態４に係る相変化メモリのデータ記憶方法のフローチャートである。図５に示されているように、当該方法は具体的に以下のような段階を含む。
段階５０１：多ビットデータである記憶予定データを取得する。
段階５０２：記憶予定データが多ビットデータにおける最小データであるかどうかを決定する。
記憶予定データは予め設定されたデータ生成ルールに従って取得されてよい、又は、外部の入力デバイスによって入力された取得データであってよい。記憶予定データが多ビットデータにおける最小データであるかどうかを決定する段階は、実際には、記憶予定データの各ビットが０であるかどうかを決定する段階である。記憶予定データの各ビットが０である場合、記憶予定データは多ビットデータにおける最小データである。
段階５０３：記憶予定データが多ビットデータにおける最小データである場合、記憶予定データに応じて消去パルス信号を生成し、記憶部の上方電極に消去パルス信号を印加し、これにより、記憶部の相変化材料層は結晶状態に変化して、当該結晶状態を使用することで記憶予定データを記憶する。
段階５０４：記憶予定データが多ビットデータにおける最小データではない場合、記憶予定データに応じて消去パルス信号及び書き込みパルス信号を生成する。ここで、書き込みパルス信号は連続する２つのパルスを含む信号であり、連続する少なくとも２つのパルスの間の複数の間隔は、記憶予定データに応じて決定された間隔である。
段階５０５：記憶部の相変化材料層が結晶状態に変化するよう、記憶部の上方電極に消去パルス信号を印加し、記憶部の相変化材料層がアモルファス状態に変化するよう、記憶部の上方電極に書き込みパルス信号を印加して、アモルファス状態を使用することで記憶予定データを記憶する。
この実施形態では、結晶状態は、多ビットデータにおける最小データを記憶すべく使用されてよく、同様に、結晶状態はまた、多ビットデータにおける最大データを記憶すべく使用されてよく、それらの対応する方法の段階は、前述の実施形態のものと同様であり、本明細書において再度説明はしない。
具体的には、この実施形態では、前述の実施形態の解決手段は具体的に、多ビットデータにおける最小データが結晶状態を使用することで記憶される例を使用して説明されており、その有益な効果は、前述の実施形態のものと同様であり、本明細書において再度説明はしない。
この実施形態における同一の２つのパルスを含む書き込みパルス信号は、この実施形態の解決手段における好適な解決手段に過ぎず、本発明はそれに限定されるものではなく、当該解決手段はまた、同一の２よりも多い数のパルスの組み合わせによって実施されてよい。
一実施形態が更に、相変化メモリの制御装置を提供する。図６は、本発明の実施形態５に係る相変化メモリの制御装置の概略構造図である。図６に示されているように、相変化メモリの制御装置６００は、
多ビットデータである記憶予定データを取得するよう構成された取得モジュール６０１と、
記憶予定データに応じて消去パルス信号及び書き込みパルス信号を生成するよう構成された生成モジュール６０２であって、当該書き込みパルス信号は連続する少なくとも２つのパルスを含む信号であり、連続する少なくとも２つのパルスの間の複数の間隔は同一であり、連続する少なくとも２つのパルスの間の複数の間隔は、記憶予定データに応じて決定された値を有する、生成モジュール６０２と、
相変化メモリの記憶部が結晶状態に変化するよう、記憶部に消去パルス信号を印加し、記憶部の第１の抵抗値を有するアモルファス状態を使用することで記憶予定データを表すべく、第１の抵抗値を有するアモルファス状態に記憶部が変化するよう、記憶部に書き込みパルス信号を印加するよう構成された制御モジュール６０３であって、当該第１の抵抗値の大きさと、連続する少なくとも２つのパルスの間の複数の間隔とは特定の関数関係を満たしている、制御モジュール６０３とを備える。
その上、相変化メモリの制御装置６００は更に、
記憶予定データが多ビットデータにおける最大データ又は最小データかどうかを決定するよう構成された決定モジュールを含み、
記憶予定データが、多ビットデータにおける最大データでも最小データでもない場合、生成モジュール６０２は更に、記憶予定データに応じて消去パルス信号及び書き込みパルス信号を生成するよう構成されている。
好ましくは、生成モジュール６０２は更に、記憶予定データが多ビットデータにおける最大データ又は最小データである場合、記憶予定データに応じて消去パルス信号を生成するよう構成されており、
制御モジュール６０３は更に、記憶部に消去パルス信号を印加するよう構成されており、これにより、記憶部は結晶状態に変化し、その結果、記憶部の結晶状態を使用することで記憶予定データが表される。
この実施形態の解決手段は相変化メモリの制御装置を提供し、当該制御装置は、前述の実施形態の何れか１つにおける相変化メモリのデータ記憶方法を実装してよく、その有益な効果は前述の実施形態のものと同様であり、本明細書において再度説明はしない。
一実施形態が更に相変化メモリの制御装置を提供する。図７は、本発明の実施形態６に係る相変化メモリの制御装置と相変化メモリとの間の接続の概略図である。図７に示されているように、相変化メモリの制御装置７００は、プロセッサ７０１及び制御バス７０２を備え、プロセッサ７０１は、制御バス７０２を使用することで相変化メモリ７０３の記憶部７０４に接続されている。
プロセッサ７０１は、前述の実施形態の何れか１つにおける相変化メモリのデータ記憶方法を実行し、制御バス７０２を使用して、記憶部７０４を制御してデータ記憶を実行するよう構成されている。
好ましくは、相変化メモリの制御装置７００は更に、プログラムを記憶するよう構成されたメモリを備え、プロセッサ７０１は、メモリ内のプログラムを呼び出すことで前述のデータ記憶方法の段階を実行するよう構成されている。メモリは、高速ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、略してＲＡＭ）を含んでよい、又は、更に、不揮発性メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）、例えば少なくとも１つの磁気ディスクメモリ、を含んでよい。
この実施形態の解決手段は相変化メモリの制御装置を提供する。当該装置は、前述の実施形態の何れか１つにおける相変化メモリのデータ記憶方法を実装してよく、その有益な効果は、前述の実施形態のものと同様であり、本明細書において再度説明はしない。
本発明の一実施形態は更にコンピュータ可読媒体を提供する。図８は、本発明の実施形態７に係るコンピュータ可読媒体の概略構造図である。図８に示されているように、コンピュータ可読媒体８００はコンピュータ実行命令８０１を含む。コンピュータ実行命令８０１は、コンピュータのプロセッサによって呼び出され、実行され得る。コンピュータ実行命令は、上述された何れかの、相変化メモリのデータ記憶方法に対応するコンピュータ命令を含む。
この実施形態の解決手段において提供されているコンピュータ可読媒体に含まれているコンピュータ実行命令は、コンピュータのプロセッサによって呼び出され、実行されるべき、前述の実施形態の何れか１つにおける相変化メモリのデータ記憶方法に対応するコンピュータ命令を含んでよく、その有益な効果は前述の実施形態と同様であり、本明細書において再度説明はしない。
当業者ならば、方法の実施形態の段階の全部又は一部が、関連するハードウェアに命令するプログラムによって実施されてよいことを理解するであろう。当該プログラムは、コンピュータ可読記憶媒体に記憶されてよい。当該プログラムが起動すると、方法の実施形態の段階が実行される。前述の記憶媒体は、プログラムコードを記憶できる、ＲＯＭ、ＲＡＭ、磁気ディスク、又は光ディスクなどの任意の媒体を含む。
最後に、前述の実施形態は本発明の技術的解決手段を説明するためのものに過ぎず、本発明を限定するためのものではないことに注意すべきである。本発明は前述の実施形態を参照して詳細に説明されているが、当業者ならば、本発明の実施形態の技術的解決手段の範囲から逸脱することなく、更に、前述の実施形態において説明されている技術的解決手段に対して変更を施し得ること、又は、それらの一部又は全部の技術的特徴に対して等価な置き換えを施し得ることを当業者は理解すべきである。
［項目１］
相変化メモリのデータ記憶方法であって、
多ビットデータである記憶予定データを取得する段階と、
上記記憶予定データに応じて消去パルス信号および書き込みパルス信号を生成する段階であって、上記書き込みパルス信号は、連続する少なくとも２つのパルスを含む信号であり、上記連続する少なくとも２つのパルスの間の複数の間隔は同一であり、上記連続する少なくとも２つのパルスの間の上記複数の間隔は、上記記憶予定データに応じて決定された値を有する、段階と、
上記相変化メモリの記憶部が結晶状態に変化するよう、上記記憶部に上記消去パルス信号を印加する段階と、
上記記憶部が、第１の抵抗値を有するアモルファス状態に変化するよう、上記記憶部に上記書き込みパルス信号を印加する段階であって、その結果、上記記憶部の上記第１の抵抗値を有する上記アモルファス状態を使用することで上記記憶予定データが表され、上記第１の抵抗値の大きさと、上記連続する少なくとも２つのパルスの間の上記複数の間隔とは特定の関数関係を満たしている、段階と、
を備える方法。
［項目２］
上記記憶予定データが、上記多ビットデータにおける最大データ又は最小データであるかどうかを決定する段階を更に備え、
上記記憶予定データに応じて消去パルス信号及び書き込みパルス信号を生成する上記段階は、
上記記憶予定データが、上記多ビットデータの上記最大データでも上記最小データでもない場合、上記記憶予定データに応じて上記消去パルス信号及び上記書き込みパルス信号を生成する段階を含む、
項目１に記載の方法。
［項目３］
上記記憶予定データが、上記多ビットデータにおける上記最大データ又は上記最小データである場合、上記記憶予定データに応じて上記消去パルス信号を生成し、上記記憶部の上記結晶状態を使用することで上記記憶予定データを表すべく、上記記憶部が上記結晶状態に変化するよう、上記相変化メモリの上記記憶部に上記消去パルス信号を印加する段階を更に備える、項目２に記載の方法。
［項目４］
上記連続する少なくとも２つのパルスの複数のパルス幅は同一である、項目１から３の何れか一項に記載の方法。
［項目５］
上記連続する少なくとも２つのパルスの上記複数のパルス幅は、３０ｎｓから５０ｎｓに及ぶ、項目４に記載の方法。
［項目６］
上記連続する少なくとも２つのパルスの間の上記複数の間隔は、１０ｎｓから５０ｎｓに及ぶ、項目１から５の何れか一項に記載の方法。
［項目７］
上記消去パルス信号及び上記書き込みパルス信号は電圧信号である、又は、上記消去パルス信号及び上記書き込みパルス信号は電流信号である、項目１から６の何れか一項に記載の方法。
［項目８］
上記書き込みパルス信号は、連続する少なくとも２つのパルスを含む電圧信号であり、上記連続する少なくとも２つのパルスの複数の振幅は、１Ｖから１．５Ｖに及ぶ、項目７に記載の方法。
［項目９］
相変化メモリの制御装置であって、
多ビットデータである記憶予定データを取得するよう構成された取得モジュールと、
上記記憶予定データに応じて消去パルス信号及び書き込みパルス信号を生成するよう構成された生成モジュールであって、上記書き込みパルス信号は連続する少なくとも２つのパルスを含む信号であり、上記連続する少なくとも２つのパルスの間の複数の間隔は同一であり、上記連続する少なくとも２つのパルスの間の上記複数の間隔は、上記記憶予定データに応じて決定された値を有する、生成モジュールと、
上記相変化メモリの記憶部が結晶状態に変化するよう、上記記憶部に上記消去パルス信号を印加し、上記記憶部の第１の抵抗値を有するアモルファス状態を使用することで上記記憶予定データを表すべく、上記第１の抵抗値を有する上記アモルファス状態に上記記憶部が変化するよう、上記記憶部に上記書き込みパルス信号を印加するよう構成された制御モジュールであって、上記第１の抵抗値の大きさと、上記連続する少なくとも２つのパルスの間の上記複数の間隔とは特定の関数関係を満たしている、制御モジュールと、
を備える制御装置。
［項目１０］
上記記憶予定データが、上記多ビットデータにおける最大データ又は最小データかどうかを決定するよう構成された決定モジュールを更に備え、
上記生成モジュールは更に、上記記憶予定データが、上記多ビットデータにおける上記最大データでも上記最小データでもない場合、上記記憶予定データに応じて上記消去パルス信号及び上記書き込みパルス信号を生成するよう構成されている、項目９に記載の装置。
［項目１１］
上記生成モジュールは更に、上記記憶予定データが上記多ビットデータにおける上記最大データ又は上記最小データである場合、上記記憶予定データに応じて上記消去パルス信号を生成するよう構成されており、
上記制御モジュールは更に、上記記憶部の上記結晶状態を使用することで上記記憶予定データを表すべく、上記相変化メモリの上記記憶部が上記結晶状態に変化するよう、上記記憶部に上記消去パルス信号を印加するよう構成されている、項目１０に記載の装置。
［項目１２］
プロセッサ及び通信バスを備え、上記プロセッサは上記通信バスに接続されており、上記通信バスは、相変化メモリの記憶部に接続されており、
上記プロセッサは、項目１から８の何れか一項に記載の相変化メモリのデータ記憶方法を実行し、上記通信バスを使用することで、上記記憶部によるデータ記憶を制御するよう構成されている上記相変化メモリの制御装置。
［項目１３］
コンピュータのプロセッサによって呼び出され、実行されるコンピュータ実行命令を備えるコンピュータ可読媒体であって、上記コンピュータ実行命令は、項目１から８の何れか一項に記載の相変化メモリのデータ記憶方法に対応するコンピュータ命令を含む、コンピュータ可読媒体。

Claims (17)

  1. 相変化メモリに適用されるデータ記憶方法であって、
    多ビットデータである第１の記憶予定データを取得する段階と、
    前記第１の記憶予定データに応じて第１の消去パルス信号および第１の書き込みパルス信号を生成する段階であって、前記第１の書き込みパルス信号は、連続する少なくとも３つのパルスを含む信号であり、前記連続する少なくとも３つのパルスの間の複数の間隔は同一であり、前記連続する少なくとも３つのパルスの間の前記複数の間隔は、前記第１の記憶予定データに応じて決定された値を有する、段階と、
    前記相変化メモリの記憶部が結晶状態に変化することを可能にすべく、前記記憶部に前記第１の消去パルス信号を印加する段階と、
    前記記憶部が、第１の抵抗値に対応する第１のアモルファス状態に変化することを可能にすべく、前記記憶部に前記第１の書き込みパルス信号を印加する段階であって、前記第１のアモルファス状態は前記第１の記憶予定データを表す、段階と、
    を備える方法。
  2. 前記第１の書き込みパルス信号における前記連続する少なくとも３つのパルスの複数のパルス幅は同一である、
    請求項１に記載の方法。
  3. 前記第１の書き込みパルス信号における前記連続する少なくとも３つのパルスの前記複数のパルス幅は、３０ｎｓから５０ｎｓに及ぶ、
    請求項２に記載の方法。
  4. 前記第１の記憶予定データとは異なる第２の記憶予定データを取得する段階であって、前記第２の記憶予定データのビット数は、前記第１の記憶予定データのビット数に等しい、段階と、
    前記第２の記憶予定データに応じて第２の消去パルス信号及び第２の書き込みパルス信号を生成する段階であって、前記第２の書き込みパルス信号は、連続する少なくとも３つのパルスを含む信号であり、前記第２の書き込みパルスにおける前記連続する少なくとも３つのパルスの間の複数の間隔は同一であり、前記第２の書き込みパルスにおける前記連続する少なくとも３つのパルスの間の前記複数の間隔は、前記第２の記憶予定データに応じて決定された値を有し、前記第２の書き込みパルスにおける前記連続する少なくとも３つのパルスの間の前記複数の間隔は、前記第１の書き込みパルス信号における前記連続する少なくとも３つのパルスの間の前記複数の間隔とは異なる、段階と、
    前記相変化メモリの前記記憶部が前記結晶状態に変化することを可能にすべく、前記記憶部に前記第２の消去パルス信号を印加する段階と、
    前記記憶部が、第２の抵抗値に対応する第２のアモルファス状態に変化することを可能にすべく、前記記憶部に前記第２の書き込みパルス信号を印加する段階であって、前記第２のアモルファス状態は前記第２の記憶予定データを表す、段階と、
    を更に備える
    請求項１から３の何れか１項に記載の方法。
  5. 第３の記憶予定データを取得する段階であって、前記第３の記憶予定データは、予め設定された多ビットデータに等しく、前記第３の記憶予定データの各ビットは同一である、段階と、
    前記第３の記憶予定データに応じて第３の消去パルス信号を生成する段階と、
    前記記憶部が結晶状態に変化することを可能にすべく、前記記憶部に前記第３の消去パルス信号を印加する段階であって、前記記憶部の前記結晶状態は、前記第３の記憶予定データを表す、段階と、
    を更に備える
    請求項１から４の何れか一項に記載の方法。
  6. 前記第１の書き込みパルス信号における前記連続する少なくとも３つのパルスの間の前記複数の間隔は、１０ｎｓから５０ｎｓに及ぶ、
    請求項１から５の何れか一項に記載の方法。
  7. 前記第１の書き込みパルス信号における前記連続する少なくとも３つのパルスは同じ振幅を有する、
    請求項１から６の何れか一項に記載の方法。
  8. 前記第１の書き込みパルス信号は、連続する少なくとも３つのパルスを含む電圧信号であり、
    前記第１の書き込みパルス信号における前記連続する少なくとも３つのパルスの複数の振幅は、１Ｖから１．５Ｖに及ぶ、
    請求項１から７の何れか一項に記載の方法。
  9. 記憶部と、前記記憶部に連結されたコントローラとを備える相変化メモリであって、
    前記コントローラは、
    多ビットデータである第１の記憶予定データを取得し、
    前記第１の記憶予定データに応じて第１の消去パルス信号及び第１の書き込みパルス信号を生成し、
    前記相変化メモリの記憶部が結晶状態に変化することを可能にすべく、前記記憶部に前記第１の消去パルス信号を印加し、
    前記記憶部が、第１の抵抗値に対応する第１のアモルファス状態であって、前記第１の記憶予定データを表す、第１のアモルファス状態に変化することを可能にすべく、前記記憶部に前記第１の書き込みパルス信号を印加し、
    前記第１の書き込みパルス信号は、連続する少なくとも３つのパルスを含む信号であり、
    前記連続する少なくとも３つのパルスの間の複数の間隔は同一であり、
    前記連続する少なくとも３つのパルスの間の前記複数の間隔は、前記第１の記憶予定データに応じて決定された値を有する、
    相変化メモリ。
  10. 前記第１の書き込みパルス信号における前記連続する少なくとも３つのパルスの複数のパルス幅は同一である、
    請求項９に記載の相変化メモリ。
  11. 前記第１の書き込みパルス信号における前記連続する少なくとも３つのパルスの前記複数のパルス幅は、３０ｎｓから５０ｎｓに及ぶ、
    請求項１０に記載の相変化メモリ。
  12. 前記コントローラは更に、
    前記第１の記憶予定データとは異なる第２の記憶予定データを取得し、
    前記第２の記憶予定データに応じて第２の消去パルス信号及び第２の書き込みパルス信号を生成し、
    前記相変化メモリの前記記憶部が前記結晶状態に変化することを可能にすべく、前記記憶部に前記第２の消去パルス信号を印加し、
    前記記憶部が、第２の抵抗値に対応する第２のアモルファス状態であって、前記第２の記憶予定データを表す、第２のアモルファス状態に変化することを可能にすべく、前記記憶部に前記第２の書き込みパルス信号を印加し、
    前記第２の記憶予定データのビット数は、前記第１の記憶予定データのビット数に等しく、
    前記第２の書き込みパルス信号は、連続する少なくとも３つのパルスを含む信号であり、
    前記第２の書き込みパルスにおける前記連続する少なくとも３つのパルスの間の複数の間隔は同一であり、
    前記第２の書き込みパルスにおける前記連続する少なくとも３つのパルスの間の前記複数の間隔は、前記第２の記憶予定データに応じて決定された値を有し、
    前記第２の書き込みパルスにおける前記連続する少なくとも３つのパルスの間の前記複数の間隔は、前記第１の書き込みパルス信号における前記連続する少なくとも３つのパルスの間の前記複数の間隔とは異なる、
    請求項９から１１の何れか１項に記載の相変化メモリ。
  13. 前記コントローラは更に、
    第３の記憶予定データを取得し、
    前記第３の記憶予定データに応じて第３の消去パルス信号を生成し、
    前記記憶部が結晶状態に変化することを可能にすべく、前記記憶部に前記第３の消去パルス信号を印加するよう構成されており、
    前記第３の記憶予定データは、予め設定された多ビットデータに等しく、
    前記第３の記憶予定データの各ビットは、同一であり、
    前記記憶部の前記結晶状態は、前記第３の記憶予定データを表す、
    請求項９から１２の何れか一項に記載の相変化メモリ。
  14. 前記第１の書き込みパルス信号における前記連続する少なくとも３つのパルスの間の前記複数の間隔は、１０ｎｓから５０ｎｓに及ぶ、
    請求項９から１３の何れか一項に記載の相変化メモリ。
  15. 前記第１の書き込みパルス信号における前記連続する少なくとも３つのパルスは同じ振幅を有する、
    請求項９から１４の何れか一項に記載の相変化メモリ。
  16. 前記第１の書き込みパルス信号は、連続する少なくとも３つのパルスを含む電圧信号であり、
    前記第１の書き込みパルス信号における前記連続する少なくとも３つのパルスの複数の振幅は、１Ｖから１．５Ｖに及ぶ、
    請求項９から１５の何れか一項に記載の相変化メモリ。
  17. コンピュータに請求項１から８の何れか一項に記載の方法を実行させる、
    プログラム。
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