KR20070120455A - 온도 제어 설정 펄스를 이용하여 프로그램된 메모리 셀 - Google Patents

온도 제어 설정 펄스를 이용하여 프로그램된 메모리 셀 Download PDF

Info

Publication number
KR20070120455A
KR20070120455A KR1020070059789A KR20070059789A KR20070120455A KR 20070120455 A KR20070120455 A KR 20070120455A KR 1020070059789 A KR1020070059789 A KR 1020070059789A KR 20070059789 A KR20070059789 A KR 20070059789A KR 20070120455 A KR20070120455 A KR 20070120455A
Authority
KR
South Korea
Prior art keywords
memory cell
current
phase change
applying
resistance
Prior art date
Application number
KR1020070059789A
Other languages
English (en)
Inventor
토마스 하프
얀 보리스 필립
Original Assignee
키몬다 노스 아메리카 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 키몬다 노스 아메리카 코포레이션 filed Critical 키몬다 노스 아메리카 코포레이션
Publication of KR20070120455A publication Critical patent/KR20070120455A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

메모리 디바이스는 상 변화 메모리 셀 및 회로를 포함한다. 상기 회로는 상기 메모리 셀에 온도 제어 설정 펄스를 인가함으로써 상기 메모리 셀을 2 이상의 상태들 중 선택된 하나의 상태로 프로그램하기 위해 존재한다.

Description

온도 제어 설정 펄스를 이용하여 프로그램된 메모리 셀{MEMORY CELL PROGRAMMED USING A TEMPERATURE CONTROLLED SET PULSE}
첨부한 도면들은 본 발명의 더 많은 이해를 제공하기 위해 포함되며 본 명세서의 일부분에 통합되고 그 일부분을 구성한다. 본 도면들은 본 발명의 실시예들을 예시하며, 도면설명과 함께 본 발명의 원리들을 설명하는 역할을 한다. 본 발명의 다른 실시예들 및 본 발명의 의도된 다수의 장점들은 다음의 상세한 설명을 참조함으로써 더 쉽게 이해될 것이다. 본 도면들의 요소들은 서로에 대해 축척대로 되어 있지는 않다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다.
도 1은 메모리 디바이스의 일 실시예를 예시하는 블록도;
도 2는 4 개의 상이한 상태들의 메모리 셀의 일 실시예를 예시하는 도면;
도 3은 온도 및 시간에 기초한 상 변화 물질의 결정화의 일 실시예를 예시하는 그래프;
도 4는 상 변화 물질에 대한 저항 및 온도 간의 관계의 일 실시예를 예시하는 그래프;
도 5는 상 변화 메모리 셀을 프로그램하는 온도 제어 설정 펄스의 일 실시예를 예시하는 그래프;
도 6은 상 변화 메모리 셀을 다수의 상태들 중 하나로 프로그램하는 온도 제 어 설정 펄스들의 일 실시예를 예시하는 그래프;
도 7은 상 변화 메모리 셀을 프로그램하는 방법의 일 실시예를 예시하는 흐름도; 및
도 8은 상 변화 메모리 셀을 프로그램하는 방법의 또 다른 실시예를 예시하는 흐름도이다.
메모리의 일 형태는 저항성 메모리이다. 저항성 메모리는 1 이상의 데이터 비트를 저장하기 위해 메모리 요소의 저항값을 이용한다. 예를 들어, 높은 저항값을 갖도록 프로그램된 메모리 요소는 로직(logic) "1" 데이터 비트 값을 나타낼 수 있으며, 낮은 저항값을 갖도록 프로그램된 메모리 요소는 로직 "0" 데이터 비트 값을 나타낼 수 있다. 메모리 요소의 저항값은 메모리 요소에 전압 펄스 또는 전류 펄스를 인가함으로써 전기적으로 스위칭된다. 저항성 메모리의 일 형태는 상 변화 메모리이다. 상 변화 메모리는 저항성 메모리 요소용 상 변화 물질을 이용한다.
상 변화 메모리들은 2 이상의 상이한 상태를 나타내는 상 변화 물질들에 기초한다. 상 변화 물질은 데이터 비트들을 저장하기 위해 메모리 셀들 내에 사용될 수 있다. 상 변화 물질의 상태들은 비정질(amorphous) 및 결정질(crystalline) 상태들이라고도 언급될 수 있다. 일반적으로는 비정질 상태가 결정질 상태보다 더 높은 저항률(resistivity)을 나타내기 때문에, 상기의 상태들은 구별될 수 있다. 일 반적으로, 비정질 상태는 더 무질서한(disordered) 원자 구조를 수반하는 한편, 결정질 상태는 더 질서있는 격자(ordered lattice)를 수반한다. 몇몇 상 변화 물질들은 1 이상의 결정질 상태, 예를 들어 면심입방(face-centered cubic: FCC) 상태 및 육방밀집(hexagonal closest packing: HCP) 상태를 나타낸다. 이들 두 결정질 상태들은 상이한 저항률들을 가지며, 데이터 비트들을 저장하는데 사용될 수 있다. 다음의 설명에서, 비정질 상태는 일반적으로 더 높은 저항률을 갖는 상태를 언급하고, 결정질 상태는 일반적으로 더 낮은 저항률을 갖는 상태를 언급한다.
상 변화 물질들의 상 변화는 가역적으로(reversibly) 유도될 수 있다. 이러한 방식으로 메모리는 온도 변화들에 응답하여 비정질 상태로부터 결정질 상태로, 또한 결정질 상태로부터 비정질 상태로 변화될 수 있다. 상 변화 물질에 대한 온도 변화들은 다양한 방식으로 달성될 수 있다. 예를 들면, 상 변화 물질로 레이저가 지향될 수 있거나, 상 변화 물질을 통해 전류가 구동될 수 있거나, 상 변화 물질에 인접한 저항성 히터를 통해 전류가 공급될 수 있다. 이러한 방법들 중 어느 방법으로도 상 변화 물질의 제어가능한 가열은 상 변화 물질 내에서의 제어가능한 상 변화를 유도한다.
상 변화 물질로 만들어진 복수의 메모리 셀들을 갖는 메모리 어레이를 포함하는 상 변화 메모리는 상 변화 물질의 메모리 상태들을 이용하여 데이터를 저장하도록 프로그램될 수 있다. 이러한 상 변화 메모리 디바이스에서 데이터를 판독하고 기록하는 한가지 방법은 상 변화 물질에 인가되는 전류 및/또는 전압 펄스를 제어하는 것이다. 전류 및/또는 전압의 레벨은 일반적으로 각각의 메모리 셀 내의 상 변화 물질 내에 유도된 온도에 대응한다.
고 밀도 상 변화 물질들을 달성하기 위하여, 상 변화 메모리 셀은 다수의 데이터 비트를 저장할 수 있다. 상 변화 메모리 셀 내의 멀티-비트(multi-bit) 저장은 중간 저항값들 또는 상태들을 갖도록 상 변화 물질을 프로그램함으로써 달성될 수 있다. 이러한 중간 상태들의 셀들은 완전(fully) 결정질 상태와 완전 비정질 상태 사이에 놓인 저항을 갖는다. 상 변화 메모리 셀이 3 개의 상이한 저항 레벨들 중 하나로 프로그램된 경우, 셀당 1.5 개의 데이터 비트가 저장될 수 있다. 상 변화 메모리 셀이 4 개의 상이한 저항 레벨들 중 하나로 프로그램된 경우, 셀당 2 개의 데이터 비트가 저장될 수 있으며, 계속 이러한 규칙을 따라 데이터 비트가 저장될 수 있다. 간명함을 위해, 본 명세서의 설명에서는 4 개의 상이한 저항 레벨들 또는 상태들, 및 셀당 2 개의 데이터 비트에 실질적으로 중점을 둔다. 하지만, 이는 예시적인 목적들을 위해서일 뿐이며, 본 발명의 범위를 제한하려는 것이 아니다. 원칙적으로, 3 이상의 상태들을 저장할 수 있다.
상 변화 메모리 셀을 중간 저항값으로 프로그램하기 위하여, 비정질 물질과 공존하는 결정질 물질의 양 및 이에 따른 셀 저항은 적절한 기록 전략(write strategy)을 통해 제어된다. 비정질 물질과 공존하는 결정질 물질의 양은 멀티-비트 저장을 위해 일관된(consistent) 저항값들을 보장하도록 정확히 제어되어야 한다. 상이한 저항 레벨들의 좁은 분포를 갖는 일관된 저항값들은 충분한 감지 마진(sensing margin)이 달성될 수 있는 것을 보장한다.
이러한 이유들과 또 다른 이유들로 본 발명의 필요성이 존재한다.
본 발명의 일 실시예는 메모리 디바이스를 제공한다. 상기 메모리 디바이스는 상 변화 메모리 셀 및 회로를 포함한다. 상기 회로는 상기 메모리 셀에 온도 제어 설정 펄스를 인가함으로써 상기 메모리 셀을 2 이상의 상태들 중 선택된 하나의 상태로 프로그램하기 위해 존재한다.
다음의 상세한 설명에서는 본 명세서의 일부분을 형성하며, 본 발명이 실행될 수 있는 특정 실시예들이 예시의 방식으로 도시된 첨부한 도면들을 참조한다. 이와 관련하여, "최상부(top)", "저부(bottom)", "전방(front)", "후방(back)", "선두(leading)", "후미(trailing)" 등과 같은 지향성 용어는 설명되는 도면(들)의 방위를 참조하여 사용된다. 본 발명의 실시예들의 구성요소들은 다수의 상이한 방위들로 위치될 수 있으므로, 상기 지향성 용어는 예시의 목적으로 사용되며 제한하려는 것이 아니다. 다른 실시예들이 사용될 수 있으며, 본 발명의 범위를 벗어나지 않고 구조적 또는 논리적 변형들이 행해질 수 있음을 이해하여야 한다. 그러므로, 다음의 상세한 설명은 제한하려는 취지가 아니며, 본 발명의 범위는 첨부된 청구항들에 의해 한정된다.
도 1은 메모리 디바이스(100)의 일 실시예를 예시하는 블록도이다. 메모리 디바이스(100)는 기록 회로(102), 분배 회로(104), 메모리 셀들(106a, 106b, 106c 및 106d) 및 감지 회로(108)를 포함한다. 각각의 메모리 셀들(106a 내지 106d)은 메모리 셀 내의 상 변화 물질의 비정질 및 결정질 상태들에 기초하여 데이터를 저 장하는 상 변화 메모리 셀이다. 또한, 각각의 메모리 셀들(106a 내지 106d)은 중간 저항값들을 갖도록 상 변화 물질을 프로그램함으로써 2 이상의 상태들로 프로그램될 수 있다. 메모리 셀들(106a 내지 106d) 중 하나를 중간 저항값으로 프로그램하기 위하여, 비정질 물질과 공존하는 결정질 물질의 양 - 및 이에 따른 셀 저항은 적절한 기록 전략을 통해 제어된다.
메모리 디바이스(100)는 결정화된 물질의 양을 제어하고 메모리 셀 온도 및/또는 저항을 모니터링함으로써 메모리 셀들(106a 내지 106d)을 프로그램하도록 구성된다. 정확한 온도에서, 결정화된 상 변화 물질의 양은 시간에 의해 제어될 수 있다. 또한, 상 변화 메모리 셀 저항은 메모리 셀 온도의 표시(indication)를 제공한다. 그러므로, 메모리 셀의 저항에 의해 측정된 바와 같은 특정 온도에서 기록 펄스의 길이를 제어함으로써, 각각의 상 변화 메모리 셀(106a 내지 106d)은 2 이상의 가능한 상태들 중 선택된 상태로 프로그램된다.
본 명세서에서 사용되는 바와 같이, "전기적으로 커플링된"이라는 용어는 요소들이 서로 직접적으로 커플링되어야 한다는 것을 의미하는 것은 아니며, "전기적으로 커플링된" 요소들 사이에 개재 요소(intervening element)들이 제공될 수 있다.
기록 회로(102)는 신호 경로(110)를 통해 분배 회로(104)에 전기적으로 커플링된다. 분배 회로(104)는 신호 경로들(112a 내지 112d)을 통해 각각의 메모리 셀들(106a 내지 106d)에 전기적으로 커플링된다. 분배 회로(104)는 신호 경로(112a)를 통해 메모리 셀(106a)에 전기적으로 커플링된다. 분배 회로(104)는 신호 경 로(112b)를 통해 메모리 셀(106b)에 전기적으로 커플링된다. 분배 회로(104)는 신호 경로(112c)를 통해 메모리 셀(106c)에 전기적으로 커플링된다. 분배 회로(104)는 신호 경로(112d)를 통해 메모리 셀(106d)에 전기적으로 커플링된다. 또한, 분배 회로(104)는 신호 경로(114)를 통해 감지 회로(108)에 전기적으로 커플링되며, 감지 회로(108)는 신호 경로(116)를 통해 기록 회로(102)에 전기적으로 커플링된다.
각각의 메모리 셀들(106a 내지 106d)은 온도 변화의 영향 하에서 비정질 상태로부터 결정질 상태로, 또는 결정질 상태로부터 비정질 상태로 변화될 수 있는 상 변화 물질(즉, 상 변화 요소)을 포함한다. 이에 따라, 메모리 셀들(106a 내지 106d) 중 하나의 상 변화 물질 내의 비정질 물질과 공존하는 결정질 물질의 양은 메모리 디바이스(100) 내에 데이터를 저장하는 2 이상의 상태들을 정의한다. 비정질 상태에서, 상 변화 물질은 결정질 상태에서보다 훨씬 더 높은 저항률을 나타낸다. 그러므로, 메모리 셀들(106a 내지 106d)의 2 이상의 상태들은 그들의 전기 저항률이 상이하다. 일 실시예에서, 2 이상의 상태들은 3 개의 상태들일 수 있고, 트리너리 시스템(trinary system)이 사용될 수 있으며, 상기 3 개의 상태들은 "0", "1" 및 "2"의 할당된 비트 값들이다. 일 실시예에서 2 이상의 상태들은 "00", "01", "10" 및 "11"과 같은 할당된 멀티-비트 값들일 수 있는 4 개의 상태들이다. 다른 실시예들에서 2 이상의 상태들은 메모리 셀의 상 변화 물질에서의 여하한의 적절한 개수의 상태들일 수 있다.
기록 회로(102)는 메모리 셀들(106a 내지 106d)에 펄스들을 제공하고, 2 이상의 저항 레벨들 또는 상태들 중 하나를 각각의 메모리 셀들(106a 내지 106d)의 상 변화 물질로 프로그램한다. 일 실시예에서, 기록 회로(102)는 신호 경로(110)를 통해 분배 회로(104)에 전압 펄스들을 제공하고, 분배 회로(104)는 신호 경로들(112a 내지 112d)을 통해 메모리 셀들(106a 내지 106d)에 전압 펄스들을 제어가능하게 지향시킨다. 일 실시예에서, 분배 회로(104)는 각각의 메모리 셀들(106a 내지 106d)에 전압 펄스들을 제어가능하게 지향시키는 복수의 트랜지스터들을 포함한다. 다른 실시예들에서, 기록 회로(102)는 신호 경로(110)를 통해 분배 회로(104)에 전류 펄스들을 제공하고, 분배 회로(104)는 신호 경로들(112a 내지 112d)을 통해 메모리 셀들(106a 내지 106d)에 전류 펄스들을 제어가능하게 지향시킨다.
감지 회로(108)는 각각의 메모리 셀의 상태를 감지하고, 각각의 메모리 셀의 저항의 상태를 나타내는 신호들을 제공한다. 감지 회로(108)는 신호 경로(114)를 통해 메모리 셀들(106a 내지 106d)의 2 이상의 각 상태들을 판독한다. 분배 회로(104)는 신호 경로들(112a 내지 112d)을 통해 감지 회로(108)와 메모리 셀들(106a 내지 106d) 사이로 판독 신호들을 제어가능하게 지향시킨다. 일 실시예에서, 분배 회로(104)는 감지 회로(108)와 메모리 셀들(106a 내지 106d) 사이로 판독 신호들을 제어가능하게 지향시키는 복수의 트랜지스터들을 포함한다.
일 실시예의 동작 시, 기록 회로(102)는 타겟 메모리 셀들(106a 내지 106d) 내의 상 변화 물질을 재설정한다. 재설정 동작은 타겟 메모리 셀의 상 변화 물질을 그 용융 온도 이상으로 가열하고, 상기 상 변화 물질을 신속히 냉각하여, 실질적으로 비정질 상태를 달성하는 것을 포함한다. 이 비정질 상태는 각각의 메모리 셀들(106a 내지 106d)의 2 이상의 상태들 중 하나이며, 가장 높은 저항 상태이다.
비정질 상태로부터, 기록 회로(102)는 2 이상의 상태들 중 선택된 하나의 상태를 타겟 메모리 셀로 프로그램한다. 기록 회로(102)는 타겟 메모리 셀에 신호를 제공하여, 상 변화 물질의 일부분을 결정화함에 따라, 상기 타겟 메모리 셀의 저항을 낮춘다.
또 다른 실시예의 동작 시, 기록 회로(102)는 타겟 메모리 셀들(106a 내지 106d) 내의 상 변화 물질을 설정한다. 설정 동작은 타겟 메모리 셀을 그 결정화 온도 이상으로(하지만, 그 용융 온도 아래로) 가열함에 따라, 실질적으로 결정질 상태를 달성하는 것을 포함한다. 이 결정질 상태는 각각의 메모리 셀들(106a 내지 106d)의 2 이상의 상태들 중 하나이며, 가장 낮은 저항 상태이다.
결정질 상태로부터, 기록 회로(102)는 2 이상의 상태들 중 선택된 하나의 상태를 타겟 메모리 셀로 프로그램한다. 기록 회로(102)는 타겟 메모리 셀에 신호를 제공하여, 상 변화 물질의 일부분을 비정질 상태로 전이(transition)시킴에 따라, 상기 타겟 메모리 셀의 저항을 상승시킨다.
도 2는 4 개의 상이한 저항 상태들(200a, 200b, 200c 및 200d)에서의 메모리 셀(202)의 일 실시예를 예시하는 도면이다. 메모리 셀(202)은 절연 물질(206) 내에 위치된 상 변화 물질(204)을 포함한다. 다른 실시예들에서, 메모리 셀(202)은 여하한의 적절한 지오메트리 내에 상 변화 물질(204)을 포함하고 여하한의 적절한 지오메트리 내에 절연 물질(206)을 포함하는 여하한의 적절한 지오메트리를 가질 수 있다.
상 변화 물질(204)은 일 단부에서 제 1 전극(208)에 전기적으로 커플링되고, 다른 단부에서 제 2 전극(210)에 전기적으로 커플링된다. 제 1 전극(208) 및 제 2 전극(210)을 통해 메모리 셀(202)에 펄스들이 제공된다. 상 변화 물질(204)을 통한 전류 경로는 제 1 전극(208) 및 제 2 전극(210) 중 하나로부터 제 1 전극(208) 및 제 2 전극(210) 중 다른 하나로 나 있다. 일 실시예에서, 각각의 메모리 셀들(106a 내지 106d)은 메모리 셀(202)과 유사하다. 메모리 셀(202)은 데이터의 비트들을 저장하는 저장 위치를 제공한다.
절연 물질(206)은 SiO2, FSG(fluorinated silica glass) 또는 BPSG(boro-phosphorous silicate glass)와 같은 여하한의 적절한 절연체일 수 있다. 제 1 전극(208) 및 제 2 전극(210)은 TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, TaAlN 또는 Cu와 같은 여하한의 적절한 전극 물질일 수 있다.
상 변화 물질(204)은 본 발명에 따른 다양한 물질들로 만들어진 상 변화 물질을 포함할 수 있다. 일반적으로, 주기율표 Ⅵ족으로부터 1 이상의 원소들을 포함하는 칼고게나이드 합금(chalcogenide alloy)들이 이러한 물질들로 유용하다. 일 실시예에서, 메모리 셀(202)의 상 변화 물질(204)은 GeSbTe, SbTe, GeTe 또는 AgInSbTe와 같은 칼코게나이드 화합물 물질로 만들어진다. 또 다른 실시예에서, 상 변화 물질(204)은 GeSb, GaSb, InSb 또는 GeGaInSb와 같은 칼코겐 없는 물질이다. 다른 실시예들에서, 상 변화 물질(204)은 1 이상의 원소들: Ge, Sb, Te, Ga, As, In, Se 및 S을 포함하는 여하한의 적절한 물질로 만들어진다.
상 변화 물질(204)은 2 개의 데이터 비트들을 저장하기 위해 4 개의 상태들 중 하나로 프로그램된다. 상 변화 물질(204)에 펄스들의 인가를 제어하기 위해, 선택 디바이스, 예컨대 트랜지스터 또는 다이오드와 같은 활성 디바이스가 제 1 전극(208)에 커플링된다. 상기 펄스들은 상 변화 물질(204)을 재설정하고, 다른 3 개의 상태들 중 하나를 상 변화 물질(204)로 프로그램한다. 도면번호(200b)에서는 상 변화 물질(204)의 작은 프랙션(fraction: 212)이 상 변화 물질(204) 및 메모리 셀(202)을 통하는 저항을 변화시키도록 프로그램되었다. 도면번호(200c)에서는 상 변화 물질(204)의 중간 크기 프랙션(214)이 상 변화 물질(204) 및 메모리 셀(202)을 통하는 저항을 변화시키도록 프로그램되었다. 도면번호(200d)에서는 상 변화 물질(204)의 실질적으로 모든 큰 프랙션(216)이 상 변화 물질(204) 및 메모리 셀(202)을 통하는 저항을 변화시키도록 프로그램되었다.
프로그램된 프랙션의 크기는 상 변화 물질(204) 및 메모리 셀(202)을 통하는 저항과 관련된다. 도면번호(200b 내지 200d)에서의 3 개의 상이한 상 변화 프랙션들과 도면번호(200a)에서의 초기 상태는 상 변화 물질(204)에서의 4 개의 상태들을 제공하며, 메모리 셀(202)은 2 개의 데이터 비트들을 저장하는 저장 위치를 제공한다. 일 실시예에서, 도면번호(200a)에서의 메모리 셀(202)의 상태는 "00"이고, 도면번호(200b)에서의 메모리 셀(202)의 상태는 "01"이며, 도면번호(200c)에서의 메모리 셀(202)의 상태는 "10"이고, 도면번호(200d)에서의 메모리 셀(202)의 상태는 "11"이다.
도면번호(200a)에서, 상 변화 물질(204)은 실질적으로 비정질 상태로 재설정된다. 메모리 셀(202)의 재설정 동작 시, 재설정 펄스는 선택 디바이스에 의해 선 택적으로 인에이블되며, 제 1 전극(208) 및 상 변화 물질(204)을 통해 보내진다. 재설정 펄스는 상 변화 물질(204)을 그 용융 온도 이상으로 가열시키며, 상기 상 변화 물질(204)이 신속히 냉각됨에 따라, 실질적으로 비정질 상태(200a)를 달성한다. 재설정 동작 후, 상 변화 물질(204)은 결정질 상태 상 변화 물질(218 및 220)을 포함하고, 비정질 상태 상 변화 물질(222)을 포함한다. 실질적으로 비정질 상태(200a)는 메모리 셀(202)의 가장 높은 저항 상태이다.
상 변화 물질(204)을 다른 3 개의 상태들(200b 내지 200d) 중 하나로 프로그램하기 위하여, 기록 회로(102)와 같은 기록 회로를 통해 온도 제어 설정 펄스가 제공된다. 도면번호(200b)에서는 작은 부피의 프랙션(212)을 결정질 상태로 프로그램하기 위하여 온도 제어 설정 펄스가 제공된다. 결정질 상태는 비정질 상태보다 덜 저항적이며, 도면번호(200b)에서의 메모리 셀(202)은 실질적으로 비정질 상태(200a)에서의 메모리 셀(202)보다 낮은 저항을 갖는다. 부분 결정질 및 부분 비정질 상태(200b)는 메모리 셀(202)의 두 번째로 가장 높은 저항 상태이다.
도면번호(200c)에서는 중간 부피의 프랙션(214)을 결정질 상태로 프로그램하기 위하여 온도 제어 설정 펄스가 제공된다. 결정화 프랙션(214)이 결정화 프랙션(212)보다 크고 결정화 상태가 비정질 상태보다 덜 저항적이기 때문에, 도면번호(200c)에서의 메모리 셀(202)은 도면번호(200b)에서의 메모리 셀(202), 및 비정질 상태(200a)에서의 메모리 셀(202)보다 낮은 저항을 갖는다. 부분 결정질 및 부분 비정질 상태(200c)는 메모리 셀(202)의 두 번째로 가장 낮은 저항 상태이다.
도면번호(200d)에서는 실질적으로 모든 상 변화 물질(216)을 결정질 상태로 프로그램하기 위하여 온도 제어 설정 펄스가 제공된다. 결정질 상태가 비정질 상태보다 덜 저항적이기 때문에, 도면번호(200d)에서의 메모리 셀(202)은 도면번호(200c)에서의 메모리 셀(202), 도면번호(200b)에서의 메모리 셀(202), 및 비정질 상태(200a)에서의 메모리 셀(202)보다 낮은 저항을 갖는다. 실질적으로 결정질 상태(200d)는 메모리 셀(202)의 가장 낮은 저항 상태이다. 다른 실시예들에서, 메모리 셀(202)은 여하한의 적절한 개수의 저항값들 또는 상태들로 프로그램될 수 있다. 다른 실시예들에서, 메모리 셀(202)은 실질적으로 결정질 상태로 설정될 수 있으며, 재설정 펄스들은 메모리 셀(202)을 원하는 저항값 또는 상태로 프로그램하는데 사용될 수 있다.
도 3은 온도 및 시간에 기초한 상 변화 물질의 결정화의 일 실시예를 예시하는 그래프(230)이다. 그래프(230)는 x-축(232) 상의 시간의 로그(log) 및 y-축(234) 상의 온도를 포함한다. 도면번호(240)로 나타낸 온도(TMELT)에서는 상 변화 물질이 액화된다. 도면번호(238)로 나타낸 온도(TX)에서 도면번호(236)로 나타낸 최소 시간(TMIN)까지 상 변화 물질은 비정질로 유지된다. 도면번호(236)의 TMIN 후, 상 변화 물질은 결정화되기 시작한다. 도면번호(242)로 나타낸 바와 같은 제 1 주기 후, 상 변화 물질의 약 1 %가 결정화된다. 도면번호(244)로 나타낸 바와 같은 제 2 주기 후, 상 변화 물질의 약 50 %가 결정화되고, 도면번호(246)로 나타낸 바와 같은 제 3주기 후, 상 변화 물질의 약 99 %가 결정화된다. 그러므로, 상 변화 물질의 온도 및 상기 온도에서의 시간의 길이를 제어함으로써, 결정화된 상 변화 물질의 양이 제어될 수 있다.
도 4는 상 변화 물질에 대한 저항 및 온도 간의 관계의 일 실시예를 예시하는 그래프(260)이다. 그래프(260)는 x-축(262) 상의 온도(단위 : K) 및 y-축(264) 상의 저항(단위: ㏀)을 포함한다. 프로그래밍 시 상 변화 물질의 온도와 저항 간의 관계는 곡선(266)으로 나타나 있다. 400 K와 같은 낮은 프로그래밍 온도들에서 상 변화 물질의 저항은 약 5.6 ㏀이다. 1000 K와 같은 더 높은 프로그래밍 온도들에서 상 변화 물질의 저항은 약 1.5 ㏀이다. 그러므로, 프로그래밍 시 상 변화 물질의 저항을 결정함으로써, 상 변화 물질의 온도가 결정될 수 있다.
도 5는 상 변화 메모리 셀을 프로그램하는 온도 제어 설정 펄스의 일 실시예를 예시하는 그래프(300)이다. 그래프(300)는 x-축(302) 상의 시간, 축(304) 상의 전류 및 전압, 및 축(306) 상의 저항을 포함한다. 전압 대 시간은 곡선(318)으로 나타내고, 전류 대 시간은 곡선(320)으로 나타내며, 저항 대 시간은 곡선(316)으로 나타낸다.
온도 제어 설정 펄스는 도면번호(308, 310, 312 및 314)로 표시된 4 개의 상들을 포함한다. 제 1 상(308)에서는 전압 곡선(318)의 도면번호(322)로 나타낸 바와 같은 상 변화 물질의 임계 전압에 도달하도록 적은 전류가 메모리 셀에 인가된다. 제 2 상(310)에서는 메모리 셀의 원하는 온도가 도달될 때까지 전류가 증가된다. 일 실시예에서, 상기 온도는 메모리 셀의 저항을 모니터링함으로써 결정된다. 저항으로 나타낸 바와 같은 원하는 온도는 저항 곡선(316)의 도면번호(324)에 도달된다.
제 3 상(312)에서는 설정 주기 동안에 상 변화 물질의 원하는 부분을 결정화하도록 메모리 셀에 인가된 전류 및 전압이 일정한 값들로 유지된다. 결정화된 상 변화 물질의 원하는 부분은 메모리 셀의 프로그랠ㅁ된 상태를 결정한다. 제 4 상(314)에서는 상 변화 물질의 원하는 부분이 결정화되었다. 도면번호(326)에서, 전류는 0 으로 램프 다운(ramp down)된다. 이러한 방식으로, 상 변화 메모리 셀은 제 3 상(312)에서 기록 펄스의 길이 및 상 변화 물질의 온도에 기초하여 원하는 상태로 프로그램된다.
일 실시예에서, 기록 회로(102)는 선택된 메모리 셀에 커플링된 비트 라인 상에 전류 펄스를 제공하는 전류 펄스 발생기를 포함한다. 이 실시예에서, 비트 라인 전류 및 비트 라인 전압은 메모리 셀 저항 및 이에 따른 메모리 셀의 온도를 결정하도록 모니터링된다. 또 다른 실시예에서, 기록 회로(102)는 선택된 메모리 셀에 커플링된 비트 라인에 전압을 인가하는 전압원을 포함한다. 또한, 선택된 메모리 셀에 커플링된 액세스 디바이스를 제어하는 워드 라인에 전압이 인가되어, 액세스 디바이스로부터 선택된 메모리 셀로 전류 펄스를 제공하게 된다. 이 실시예에서, 워드 라인 및 비트 라인 전압들은 메모리 셀 저항 및 이에 따른 메모리 셀의 온도를 결정하도록 모니터링된다. 다른 실시예들에서는 전류 펄스를 발생시키는 다른 방법들이 사용된다. 어떠한 경우에도 전류 펄스는 선택된 메모리 셀을 원하는 저항 상태로 프로그램하도록 온도 제어된다.
도 6은 상 변화 메모리 셀을 다수의 상태들 중 하나로 프로그램하는 온도 제어 설정 펄스들의 일 실시예를 예시하는 그래프(350)이다. 그래프(350)는 x- 축(352) 상의 시간 및 y-축(354) 상의 전류를 포함한다. 온도 제어 설정 펄스(356)는 메모리 셀을 도 2에 예시된 메모리 셀(202)의 상태(200b)와 같은 제 1 상태로 프로그램한다. 상기 온도 제어 설정 펄스(356)보다 큰 전류를 제공하는 온도 제어 설정 펄스(358)는 메모리 셀을 도 2에 예시된 메모리 셀(202)의 상태(202c)와 같은 제 2 상태로 프로그램한다. 상기 온도 제어 설정 펄스(358)보다 큰 전류를 제공하는 온도 제어 설정 펄스(360)는 메모리 셀을 도 2에 예시된 메모리 셀(202)의 상태(202d)와 같은 제 3 상태로 프로그램한다. 온도 제어 설정 펄스들(356, 358 및 360)은 모두 동일한 펄스 길이를 가지나, 메모리 셀을 상이한 상태들로 프로그램하기 위해 상이한 타겟 온도들 및 이에 따른 전류 레벨 평지구간(plateaus)을 갖는다.
도 7은 상 변화 메모리 셀을 프로그램하는 방법(400)의 일 실시예를 예시하는 흐름도이다. 도면번호(402)에서, 기록 회로(102)는 선택된 메모리 셀(106a 내지 106d)을 비정질 상태 또는 도 2에 예시된 메모리 셀(202)의 실질적으로 비정질 상태(200a)와 같은 실질적으로 비정질 상태로 재설정한다. 도면번호(404)에서, 메모리 셀의 원하는 상태에 의존하여 펄스 인가 및 펄스 길이 동안에 타겟 온도/저항이 유지되도록 선택된다. 도면번호(406)에서, 메모리 셀 저항은 전류 펄스의 인가 시에 평가되고, 전류 펄스 평지 레벨은 상기 저항에 기초하여 조정된다. 도면번호(408)에서, 일단 타겟 저항/온도가 도달되면, 사전설정된 시간 동안에 상 변화 메모리 셀을 원하는 상태로 프로그램하도록 펄스가 유지된다. 도면번호(410)에서, 상기 펄스는 셧 오프(shut off) 되고, 메모리 셀의 프로그래밍이 종료된다.
도 8은 상 변화 메모리 셀을 프로그램하는 방법(450)의 또 다른 실시예를 예시하는 흐름도이다. 도면번호(452)에서, 기록 회로(102)는 선택된 메모리 셀(106a 내지 106d)을 비정질 상태 또는 도 2에 예시된 메모리 셀(202)의 실질적으로 비정질 상태(200a)와 같은 실질적으로 비정질 상태로 재설정한다. 도면번호(454)에서, 메모리 셀의 원하는 상태에 의존하여 펄스 인가 및 펄스 길이 동안에 타겟 온도가 유지되도록 선택된다. 도면번호(456)에서, 상 변화 요소 저항을 평가하기 위해 메모리 셀의 상 변화 요소(PCE) 전압을 모니터링하는 동안에 전류가 램프 업(ramp up) 된다. 상 변화 요소의 저항은 상 변화 요소의 온도의 표시를 제공한다. 도면번호(458)에서, 일단 타겟 전류 및 전압 레벨들이 달성되면, 상기 전류의 램프 업이 정지되고, 상기 전류 및 전압 레벨들이 일정한 레벨들로 유지된다. 도면번호(460)에서, 상 변화 메모리 셀을 원하는 상태로 프로그램하기 위해 사전설정된 펄스 길이 동안에 펄스가 인가된다. 도면번호(462)에서, 상기 펄스는 셧 오프 되고, 메모리 셀의 프로그래밍이 완료된다.
본 발명의 실시예들은 상 변화 메모리 셀을 2 이상의 저항 레벨 또는 상태들 중 하나로 프로그램하도록 온도 제어 설정 펄스를 제공한다. 상기 온도 제어 설정 펄스는 설정 펄스 시 메모리 셀의 저항을 모니터링하여 결정된 메모리 셀의 온도, 및 상기 온도에서의 메모리 셀의 결정화 시간에 기초한다. 이러한 방식으로, 멀티-비트 저장 어플리케이션들에서 메모리 셀들을 중간 저항값들로 프로그램함에 있어서 정확한 제어가 가능하다.
본 명세서에서는 특정 실시예들이 예시되고 서술되었으나, 당업자라면 본 발 명의 범위를 벗어나지 않고 다양한 대안적인 및/또는 균등한 구현예들이 도시되고 설명된 상기 특정 실시예들을 대체할 수 있다는 것을 이해할 것이다. 본 출원서는 본 명세서에서 개시된 특정 실시예들의 여하한의 응용들 및 변형들을 포괄하도록 의도된다. 그러므로, 본 발명은 오직 청구항과 그 균등론에 의해서만 제한되어야 한다.
본 발명에 따르면, 상 변화 메모리 셀, 및 상기 메모리 셀에 온도 제어 설정 펄스를 인가함으로써 상기 메모리 셀을 2 이상의 상태들 중 선택된 하나의 상태로 프로그램하는 회로를 포함하는 메모리 디바이스, 및 메모리 셀을 프로그램하는 방법에 의하여, 메모리 셀들을 중간 저항값들로 프로그램함에 있어서 정확한 제어가 가능한 효과를 갖는다.

Claims (25)

  1. 메모리 디바이스에 있어서,
    상 변화 메모리 셀; 및
    상기 메모리 셀에 온도 제어 설정 펄스를 인가함으로써 상기 메모리 셀을 2 이상의 상태들 중 선택된 하나의 상태로 프로그램하는 회로를 포함하는 것을 특징으로 하는 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 온도 제어 설정 펄스는:
    상기 설정 펄스의 전류가 증가되는 제 1 상(phase);
    상기 메모리 셀의 사전설정된 온도가 달성되면, 상기 설정 펄스의 전류가 일정한 레벨로 유지되는 제 2 상; 및
    상기 전류가 사전설정된 주기 동안에 일정한 레벨로 유지되었으면, 상기 설정 펄스의 전류가 0으로 감소되는 제 3 상을 포함하는 것을 특징으로 하는 메모리 디바이스.
  3. 제 2 항에 있어서,
    상기 온도 제어 설정 펄스는:
    상기 메모리 셀의 임계 전압에 도달하도록 상기 메모리 셀에 초기 전류가 인 가되는 초기 상(initial phase)을 더 포함하는 것을 특징으로 하는 메모리 디바이스.
  4. 제 2 항에 있어서,
    상기 사전설정된 주기는 사전설정된 온도에서의 상기 메모리 셀의 결정화 시간을 포함하는 것을 특징으로 하는 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 상 변화 메모리 셀은 Ge, Sb, Te, Ga, As, In, Se 및 S 중 하나를 포함하는 것을 특징으로 하는 메모리 디바이스.
  6. 메모리에 있어서,
    상 변화 메모리 셀; 및
    상기 메모리 셀을 2 이상의 가능한 상태들 중 선택된 하나의 상태로 프로그램하는 회로를 포함하고,
    상기 회로는 상기 메모리 셀에 전류 펄스를 인가함으로써 상기 메모리 셀을 프로그램하고, 상기 전류 펄스는 상기 메모리 셀의 원하는 저항이 달성될 때까지 램프 업(ramp up) 된 후, 특정 시간 동안에 감소되어, 상기 메모리 셀을 상기 선택된 상태로 설정하는 것을 특징으로 하는 메모리.
  7. 제 6 항에 있어서,
    상기 회로는 상기 메모리 셀에 걸친 전압에 기초하여 상기 메모리 셀의 저항을 결정하는 것을 특징으로 하는 메모리.
  8. 제 6 항에 있어서,
    상기 원하는 저항은 상기 선택된 상태에 기초하는 것을 특징으로 하는 메모리.
  9. 제 6 항에 있어서,
    상기 특정화 시간은 상기 원하는 저항에서의 상기 메모리 셀의 결정화 시간을 포함하는 것을 특징으로 하는 메모리.
  10. 제 6 항에 있어서,
    상기 상 변화 메모리 셀은 Ge, Sb, Te, Ga, As, In, Se 및 S 중 하나를 포함하는 것을 특징으로 하는 메모리.
  11. 메모리에 있어서,
    1.5 이상의 데이터 비트들을 저장하는 상 변화 메모리 셀; 및
    온도 제어 설정 펄스를 이용하여 상기 메모리 셀을 프로그램하는 수단을 포함하는 것을 특징으로 하는 메모리.
  12. 제 11 항에 있어서,
    상기 온도 제어 설정 펄스를 이용하여 상기 메모리 셀을 프로그램하는 수단은:
    상기 설정 펄스의 전류를 램프 업 하는 수단;
    상기 메모리 셀의 사전설정된 온도가 달성되면, 상기 설정 펄스의 전류를 일정한 레벨로 유지시키는 수단; 및
    상기 전류가 사전설정된 주기 동안에 일정한 레벨로 유지되었으면, 상기 설정 펄스의 전류를 0으로 램프 다운(ramp down) 하는 수단을 포함하는 것을 특징으로 하는 메모리.
  13. 제 12 항에 있어서,
    상기 온도 제어 설정 펄스를 이용하여 상기 메모리 셀을 프로그램하는 수단은:
    상기 메모리 셀의 임계 전압에 도달하는 수단을 더 포함하는 것을 특징으로 하는 메모리.
  14. 제 12 항에 있어서,
    상기 사전설정된 주기는 상기 사전설정된 온도에서의 상기 메모리 셀의 결정화 시간을 포함하는 것을 특징으로 하는 메모리.
  15. 제 11 항에 있어서,
    상기 상 변화 메모리 셀은 Ge, Sb, Te, Ga, As, In, Se 및 S 중 하나를 포함하는 것을 특징으로 하는 메모리.
  16. 상 변화 메모리 셀을 프로그램하는 방법에 있어서,
    상기 메모리 셀을 비정질 상태로 재설정하는 단계;
    상기 메모리 셀에 전류를 인가하는 단계;
    상기 메모리 셀에 인가된 전류를 램프 업 하는 단계;
    상기 메모리 셀의 저항을 모니터링하는 단계 및 원하는 값에 도달한 저항에 응답하여 상기 전류를 레벨링하는 단계;
    상기 메모리 셀을 원하는 상태로 설정하기 위해 설정 주기 동안에 전류 레벨을 유지하는 단계; 및
    상기 설정 주기가 경과되었으면 상기 전류를 램프 다운 하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 셀을 프로그램하는 방법.
  17. 제 16 항에 있어서,
    상기 메모리 셀에 전류를 인가하는 단계는 상기 메모리 셀의 임계 전압에 도달하도록 상기 메모리 셀에 전류를 인가하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 셀을 프로그램하는 방법.
  18. 제 16 항에 있어서,
    상기 설정 주기 동안에 전류 레벨을 유지하는 단계는 상기 메모리 셀의 결정화 시간 동안에 전류 레벨을 유지하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 셀을 프로그램하는 방법.
  19. 제 16 항에 있어서,
    상기 메모리 셀에 전류를 인가하는 단계는 상기 메모리 셀에 커플링된 비트 라인에 전류를 인가하는 단계를 포함하고,
    상기 메모리 셀의 저항을 모니터링하는 단계는 상기 전류 및 비트 라인 전압에 기초하여 상기 메모리 셀 저항을 결정하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 셀을 프로그램하는 방법.
  20. 제 16 항에 있어서,
    상기 메모리 셀에 전류를 인가하는 단계는 상기 전류를 제공하기 위해 상기 메모리 셀에 커플링된 비트 라인에 제 1 전압을 인가하고, 상기 메모리 셀에 커플링된 액세스 디바이스의 워드 라인에 제 2 전압을 인가하는 단계를 포함하며, 상기 메모리 셀의 저항을 모니터링하는 단계는 상기 제 1 전압 및 상기 제 2 전압에 기초하여 메모리 셀 저항을 결정하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 셀을 프로그램하는 방법.
  21. 상 변화 메모리 셀을 프로그램하는 방법에 있어서,
    상기 메모리 셀을 비정질 상태로 재설정하는 단계;
    상기 메모리 셀에 전류를 인가하는 단계;
    상기 메모리 셀에 인가된 전류를 램프 업 하는 단계;
    상기 메모리 셀에 걸친 전압을 모니터링하는 단계 및 원하는 값에 도달한 전류 및 전압에 응답하여 상기 전류를 레벨링하는 단계;
    상기 메모리 셀을 원하는 상태로 설정하기 위해 설정 주기 동안에 전류 및 전압을 유지하는 단계; 및
    상기 설정 주기가 경과되었으면 상기 전류를 램프 다운 하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 셀을 프로그램하는 방법.
  22. 제 21 항에 있어서,
    상기 메모리 셀에 전류를 인가하는 단계는 상기 메모리 셀의 임계 전압에 도달하도록 상기 메모리 셀에 전류를 인가하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 셀을 프로그램하는 방법.
  23. 제 21 항에 있어서,
    상기 설정 주기 동안에 전류 및 전압을 유지하는 단계는 상기 메모리 셀의 결정화 시간 동안에 전류 및 전압을 유지하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 셀을 프로그램하는 방법.
  24. 제 21 항에 있어서,
    상기 메모리 셀에 전류를 인가하는 단계는 상기 메모리 셀에 커플링된 비트 라인에 전류를 인가하는 단계를 포함하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 셀을 프로그램하는 방법.
  25. 제 21 항에 있어서,
    상기 메모리 셀에 전류를 인가하는 단계는 상기 전류를 제공하기 위해 상기 메모리 셀에 커플링된 비트 라인에 제 1 전압을 인가하고, 상기 메모리 셀에 커플링된 액세스 디바이스의 워드 라인에 제 2 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 셀을 프로그램하는 방법.
KR1020070059789A 2006-06-19 2007-06-19 온도 제어 설정 펄스를 이용하여 프로그램된 메모리 셀 KR20070120455A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/455,340 2006-06-19
US11/455,340 US7457146B2 (en) 2006-06-19 2006-06-19 Memory cell programmed using a temperature controlled set pulse

Publications (1)

Publication Number Publication Date
KR20070120455A true KR20070120455A (ko) 2007-12-24

Family

ID=38457994

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070059789A KR20070120455A (ko) 2006-06-19 2007-06-19 온도 제어 설정 펄스를 이용하여 프로그램된 메모리 셀

Country Status (5)

Country Link
US (1) US7457146B2 (ko)
EP (1) EP1870903B1 (ko)
JP (2) JP2008059736A (ko)
KR (1) KR20070120455A (ko)
CN (1) CN101093723B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170032368A (ko) * 2014-07-10 2017-03-22 마이크론 테크놀로지, 인크. 상변화 메모리 셀의 핵생성 향상

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7085154B2 (en) * 2003-06-03 2006-08-01 Samsung Electronics Co., Ltd. Device and method for pulse width control in a phase change memory device
US7423901B2 (en) * 2006-03-03 2008-09-09 Marvell World Trade, Ltd. Calibration system for writing and reading multiple states into phase change memory
KR100825777B1 (ko) * 2006-09-26 2008-04-29 삼성전자주식회사 상 변화 메모리 장치의 파이어링 방법 및 상 변화 메모리장치
US7564710B2 (en) * 2007-04-30 2009-07-21 Qimonda North America Corp. Circuit for programming a memory element
JP5503102B2 (ja) * 2007-07-04 2014-05-28 ピーエスフォー ルクスコ エスエイアールエル 相変化メモリ装置
KR100919565B1 (ko) * 2007-07-24 2009-10-01 주식회사 하이닉스반도체 상 변화 메모리 장치
US7997791B2 (en) * 2007-07-24 2011-08-16 Qimonda Ag Temperature sensor, integrated circuit, memory module, and method of collecting temperature treatment data
KR100919582B1 (ko) * 2007-08-10 2009-10-01 주식회사 하이닉스반도체 상 변화 메모리 장치
KR100934851B1 (ko) * 2007-08-10 2010-01-06 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 동작방법
KR100944343B1 (ko) * 2007-08-10 2010-03-02 주식회사 하이닉스반도체 상 변화 메모리 장치
KR101390337B1 (ko) * 2007-09-13 2014-04-29 삼성전자주식회사 멀티-레벨 상변환 메모리 장치, 그것의 프로그램 방법,그리고 그것을 포함한 메모리 시스템
KR20090075539A (ko) * 2008-01-04 2009-07-08 삼성전자주식회사 단일 조성의 반금속 박막을 이용한 상변화 메모리
WO2011004448A1 (ja) * 2009-07-06 2011-01-13 株式会社日立製作所 半導体記憶装置およびその製造方法
US8441847B2 (en) * 2009-09-23 2013-05-14 International Business Machines Corporation Programming multi-level phase change memory cells
US8289762B2 (en) * 2009-10-30 2012-10-16 Intel Corporation Double-pulse write for phase change memory
CN101901632B (zh) * 2010-08-11 2015-12-02 上海华虹宏力半导体制造有限公司 监控位线电压的监控电路及监控方法
KR101528180B1 (ko) * 2010-11-19 2015-06-11 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 멤리스터 디바이스를 스위칭하기 위한 방법 및 회로
KR101528209B1 (ko) * 2010-11-19 2015-06-11 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 어레이 내의 멤리스터 디바이스를 스위칭하기 위한 방법 및 회로
US9021227B2 (en) 2011-06-22 2015-04-28 Intel Corporation Drift management in a phase change memory and switch (PCMS) memory device
PL2895930T3 (pl) 2012-09-11 2017-04-28 Philip Morris Products S.A. Urządzenie i sposób sterowania elektrycznym ogrzewaczem w celu sterowania temperaturą
US9847128B2 (en) 2014-06-20 2017-12-19 Hewlett Packard Enterprise Development Lp Memristive memory cell resistance switch monitoring
TWI649748B (zh) * 2015-01-14 2019-02-01 財團法人工業技術研究院 電阻式隨機存取記憶體與其控制方法
US9583187B2 (en) 2015-03-28 2017-02-28 Intel Corporation Multistage set procedure for phase change memory
US9792986B2 (en) 2015-05-29 2017-10-17 Intel Corporation Phase change memory current
FR3041807B1 (fr) * 2015-09-24 2017-12-08 Stmicroelectronics Rousset Procede de controle d'un cycle d'ecriture de memoire de type eeprom et dispositif correspondant
CN106571160A (zh) * 2015-10-13 2017-04-19 中芯国际集成电路制造(上海)有限公司 一种相变存储器的处理方法
WO2018136187A1 (en) 2017-01-20 2018-07-26 Rambus Inc. Rram write
KR102614852B1 (ko) 2018-11-14 2023-12-19 삼성전자주식회사 메모리 장치, 메모리 셀 및 메모리 셀 프로그래밍 방법
US11631462B2 (en) * 2020-02-10 2023-04-18 International Business Machines Corporation Temperature assisted programming of flash memory for neuromorphic computing

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3530441A (en) * 1969-01-15 1970-09-22 Energy Conversion Devices Inc Method and apparatus for storing and retrieving information
US5536947A (en) * 1991-01-18 1996-07-16 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory element and arrays fabricated therefrom
US5296716A (en) * 1991-01-18 1994-03-22 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US6141241A (en) * 1998-06-23 2000-10-31 Energy Conversion Devices, Inc. Universal memory element with systems employing same and apparatus and method for reading, writing and programming same
US6075719A (en) * 1999-06-22 2000-06-13 Energy Conversion Devices, Inc. Method of programming phase-change memory element
US6487113B1 (en) * 2001-06-29 2002-11-26 Ovonyx, Inc. Programming a phase-change memory with slow quench time
US6570784B2 (en) * 2001-06-29 2003-05-27 Ovonyx, Inc. Programming a phase-change material memory
US6625054B2 (en) * 2001-12-28 2003-09-23 Intel Corporation Method and apparatus to program a phase change memory
US6512241B1 (en) * 2001-12-31 2003-01-28 Intel Corporation Phase change material memory device
US6759267B2 (en) * 2002-07-19 2004-07-06 Macronix International Co., Ltd. Method for forming a phase change memory
US6768665B2 (en) * 2002-08-05 2004-07-27 Intel Corporation Refreshing memory cells of a phase change material memory device
JP4094006B2 (ja) 2002-09-11 2008-06-04 オヴォニクス，インコーポレイテッド 相変化材料メモリにプログラムする方法
DE60323202D1 (de) * 2003-02-21 2008-10-09 St Microelectronics Srl Phasenwechselspeicheranordnung
KR100546322B1 (ko) * 2003-03-27 2006-01-26 삼성전자주식회사 비휘발성 메모리와 휘발성 메모리로 선택적으로 동작할 수있는 상 변화 메모리 장치 및 상 변화 메모리 장치의 동작방법
US6914801B2 (en) * 2003-05-13 2005-07-05 Ovonyx, Inc. Method of eliminating drift in phase-change memory
US7085154B2 (en) * 2003-06-03 2006-08-01 Samsung Electronics Co., Ltd. Device and method for pulse width control in a phase change memory device
KR100564567B1 (ko) * 2003-06-03 2006-03-29 삼성전자주식회사 상 변화 메모리의 기입 드라이버 회로
KR100558548B1 (ko) * 2003-11-27 2006-03-10 삼성전자주식회사 상변화 메모리 소자에서의 라이트 드라이버 회로 및라이트 전류 인가방법
JP4567963B2 (ja) * 2003-12-05 2010-10-27 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4670252B2 (ja) * 2004-01-20 2011-04-13 ソニー株式会社 記憶装置
TW200527656A (en) * 2004-02-05 2005-08-16 Renesas Tech Corp Semiconductor device
TWI288931B (en) * 2004-06-19 2007-10-21 Samsung Electronics Co Ltd Phase-change memory element driver circuits using measurement to control current and methods of controlling drive current of phase-change memory elements using measurement
US7113424B2 (en) * 2004-11-23 2006-09-26 Infineon Technologies Ag Energy adjusted write pulses in phase-change memories
KR100650098B1 (ko) 2005-03-11 2006-11-28 오보닉스, 아이엔씨. 상변화 재료 메모리를 프로그램하는 방법
US7372725B2 (en) * 2005-08-15 2008-05-13 Infineon Technologies Ag Integrated circuit having resistive memory
US7626858B2 (en) * 2006-06-09 2009-12-01 Qimonda North America Corp. Integrated circuit having a precharging circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170032368A (ko) * 2014-07-10 2017-03-22 마이크론 테크놀로지, 인크. 상변화 메모리 셀의 핵생성 향상
KR20220116214A (ko) * 2014-07-10 2022-08-22 마이크론 테크놀로지, 인크. 상변화 메모리 셀의 핵생성 향상

Also Published As

Publication number Publication date
JP2008059736A (ja) 2008-03-13
EP1870903A2 (en) 2007-12-26
EP1870903A3 (en) 2008-11-19
JP2011060418A (ja) 2011-03-24
CN101093723A (zh) 2007-12-26
US20070297221A1 (en) 2007-12-27
CN101093723B (zh) 2012-01-04
EP1870903B1 (en) 2013-05-01
US7457146B2 (en) 2008-11-25

Similar Documents

Publication Publication Date Title
EP1870903B1 (en) Memory cell programmed using a temperature controlled set pulse
US7426134B2 (en) Sense circuit for resistive memory
US7571901B2 (en) Circuit for programming a memory element
US7539050B2 (en) Resistive memory including refresh operation
US7292466B2 (en) Integrated circuit having a resistive memory
US7719886B2 (en) Multi-level resistive memory cell using different crystallization speeds
US7593255B2 (en) Integrated circuit for programming a memory element
US7626858B2 (en) Integrated circuit having a precharging circuit
US7615770B2 (en) Integrated circuit having an insulated memory
US7372725B2 (en) Integrated circuit having resistive memory
US7646632B2 (en) Integrated circuit for setting a memory cell based on a reset current distribution
US7623401B2 (en) Semiconductor device including multi-bit memory cells and a temperature budget sensor
US7577023B2 (en) Memory including write circuit for providing multiple reset pulses
EP1858093A2 (en) Memory cell including doped phase change material
US7929336B2 (en) Integrated circuit including a memory element programmed using a seed pulse
US20080117667A1 (en) Resistive memory including bipolar transistor access devices
US7564710B2 (en) Circuit for programming a memory element
US7551476B2 (en) Resistive memory having shunted memory cells
US20090027943A1 (en) Resistive memory including bidirectional write operation

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E601 Decision to refuse application