TWI321795B - Methods for operating memory integrated circuit and reading data stored as levels of charge in a plurality of reprogrammable non-volatile memory cells, stotage device, and memory system - Google Patents

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1321795 Π) 玖、發明說明 【發明所屬之技術領域】 本發明係相關於非揮發性可拭除可程式化記憶體的程 式化’尤其是相關於自不能讀取的非揮發性記憶體單元恢 復資料之技術，此技術將可增加記憶體單元的可靠性及壽 命0 【先前技術】 記憶體和儲存體是資訊時代還持續成長的重要技術領 域之一。隨著網際網路、全球資訊網（WWW)、無線電 話' 個人數位助理（PDAS )、數位相機、數位攝錄影機 、數位音樂隨身聽、電腦、網路等等的快速成長，使得對 更好的記憶體及儲存技術有著不斷成長的需求。 其中一特別的記億體類型是非揮發性記憶體。非揮發 性記憶體即使當移去電力時仍可保留其記憶或儲存狀態》 一些非揮發性可拭除可程式化記億體的類型包括Flash ( 快閃）、EEPROM (電子式可拭除可程式化唯讀記憶體） 、EPROM (可拭除可程式化唯讀記億體）、MRAM、 FRAM (鐵磁性隨機存取記億體）、鐵電、及磁性記憶體 。一些非揮發性儲存產品包括快閃磁碟機、
CompactFlash ™ ( CF)卡、MultiMedia ( MMC)卡、安 全數位（SD )卡、快閃 PC卡（如' ΑΤΑ快閃卡） SmartMedia卡、個人標記（P-Tag) '及記憶棒。 一廣泛使用的半導體記憶體儲存單元類型是快閃記憶 -4 - (2) (2)1321795 體單元。一些浮動閘記憶體單元的類型包括Flash (快閃 )、EEPROM (電子式可拭除可程式化唯讀記憶體）、及 EPROM (可拭除可程式化唯讀記億體）。也有諸如上述 那些等其他記憶體單元技術的類型。諸如Flash等浮動閘 記憶體只是當作例子做討論。經由適當修正，在此應用中 的討論除了浮動閘技術之外也可應用到其他記憶體技術。 記憶體單元被配置成或程式化成想要的配置狀態。尤 其是，尤其是，電荷被放置於Flash記憶體單元的浮動閘 或自此移開以使單元變成兩或更多儲存狀態。一狀態是程 式化狀態而另一狀態是拭除狀態。Flash記億體單元可用 於表示至少兩二元狀態，0或1。Flash記憶體單元也可儲 存多於兩二元狀態，諸如00，01，10，或11等。此單元 可儲存多狀態並且可稱作多狀態記憶體單元、多位準、或 多位元記憶體單元。如此，使得無需增加記億體單元數目 就可製造較高密度的記憶體，因爲每一記億體單元可表示 多於單一位元。該單元可具有多於一程式化狀態。例如， 就能夠表示兩位元的記憶體單元而言，具有三程式化狀態 及一拭除狀態。 儘管非揮發性記億體如此成功，但此技術仍有可加強 之處。如增進這些記憶體的密度、性能、速度、耐久性、 及可靠性等。也希望減少電力消耗及減少每儲存位元的成 本。其中一非揮發性記億體的觀點係用於自不能讀取或可 少量讀取的記憶體單元恢復資料之技術。 鑑於此，需要改良在記憶體單元上操作的電路系統及 -5- (3) 1321795 技術。 【發明內容】 本發明爲用於邊際非揮發性記億體單元上的錯 技術。邊際記憶體單元不能讀取，因爲其具有小於 的電壓臨界（VT )。藉由偏壓相鄰的記億體單元 使邊際記憶體單元的電壓臨界移位，使得其爲正値 可決定邊際記憶體單元的VT。該技術可應用於二 狀態記憶體單元。 在典型或標準讀取模式期間，使用它們字組線 一 VREAD電壓偏壓相鄰記憶體單元。然而，當想 復讀取模式中自邊際記憶體單元恢復資料時，則需 二 VREAD電壓在相鄰記憶體單元的字組線上。 VREAD電壓不同於第一 VREAD電壓。爲了使VT 位，第二VREAD電壓在第一VREAD電壓之上。 壓技術，也可藉由使用低於第一 VREAD電壓的 電壓使VT向上移位。依據第一及第二VREAD電 的差異強度，可以決定邊際記憶體單元的VT被向 多少，如此，可得知V T的値。然後，可得知儲存 記憶體單元中的資料。 此技術乃依據耦合於浮動閘（FG )的相鄰字 W L )作用之原理。在前一代技術中，由於較大的 間隔，此耦合可以忽略。由於比例縮小，所以本發 此耦合恢復資料》 誤恢復 零伏特 ，此將 。然後 元及多 上的第 要在恢 施加第 此第二 向下移 使用偏 VREAD 壓之間 上移位 在邊際 組線（ 特徵及 明利用 -6 - (4) (4)1321795 在恢復邊際記憶體單元中的資料之後，資料可被移至 另一記億體單元’及邊際記憶體單元可被標出，使得未來 將不會使用它。在本發明的另一實施例中，若有不良記憶 體單元，則發現不良記憶體單元的整個區段將被移至另一 位置，未來將不會使用該區段。 在特定實施例中’本發明是種操作包括設置以NAND 結構所組成的一串記憶體單元之記憶體積體電路的方法。 選擇在串列中讀取資料的第一記憶體單元。在一實施 例中，VWL是接地的。就記憶體單元標準讀取模式而言 ，第一 VREAD電壓被置放在與第一記憶體單元相鄰之第 二記憶體單元的字組線上。就記億體單元恢復讀取模式而 言，第二VREAD電壓被置放在第二記億體單元的字組線 上，其中第二VREAD電壓不同於第一VREAD電壓。自 第一記憶體單元讀取資料。 在一實施例中，第二VREAD電壓在第一VREAD電 壓之上或之下。在另一實施例中，第二 VREAD電壓是在 第一 VREAD電壓之下。VWL電壓大約是零伏特。在一實 施例中，第一 VREAD電壓是在大約4伏特到大約5伏特 的電壓範圍中。在另一實施例中，第一VREAD電壓是在 大約3伏特到大約6伏特範圍的電壓範圍中。在其他實施 例中’第一VREAD電壓可以低於3伏特或大於6伏特。 第二VREAD電壓在第一VREAD電壓上或下的至少大約 〇.2 5伏特。該技術可爲記億體單元恢復讀取模式另外包括 放置第二VREAD電壓在也與第一記憶體單元相鄰之第三 (5) (5)1321795 記憶體單元的字組線上，其中第二VREAD電壓不同於第 一 VREAD電壓。可使用儲存裝置的控制器實施本發明。 依據下面詳細說明及附圖將使本發明的其他目的、特 徵、及優點更加明顯，附圖中的相同參照稱號代表全部圖 式中的相同特徵。 【實施方式】 圖1爲實施本發明的各種觀點之大規模儲存記憶體系 統1】。該大規模儲存系統連接到諸如電腦系統等主機電 子系統的系統匯流排]3。一些電子系統的例子包括電腦 、膝上型電腦 '手提式電腦、掌上型電腦、個人數位助理 (PDA) 、Μ P 3、及其他聲音播放器、數位相機、視訊相 機、電子遊戲機、無線和有線電話裝置、答錄機、錄音機 、網路路由器、或可使用大規模儲存記憶體系統的任何其 他系統。 主機電子系統具有匯流排13、中央處理器15、一些 提供與輸入一輸出裝置或電路連接的揮發性記憶體17及 電路19。一些輸入—輸出裝置的例子是鍵盤、監視器、 數據機等。記億體系統1 1在功能上包括具有Flash記憶 體單元陣列（有時稱作Flash EEPROM單元）及相關解碼 器及控制電路之記憶體區段2 ]、及控制器2 3。控制器利 用位址匯流排25、控制狀態匯流排27、兩位元（舉例） 串列寫入資料線2 9、及兩位元（舉例）串列讀取資料線 3 1與記憶體區段21連接。依據實施，在控制器及記億體 -8- (6) (6)1321795 之間的資料線可串聯或並聯交換資訊。 可在單一積體電路上實施記憶體區段2I及控制器2 3 與記憶體系統〗1剩餘部分。積體電路有時又稱作晶片。 另一選擇是，可使用兩或更多積體電路晶片形成記憶體系 統〗1。例如，依據想要的記億體容量’控制器2 3可以在 專用積體電路上及記憶體21可以在一或多個晶片上。例 如，若想要十億位元組（1 GB )及使用256百萬位元組（ MB )晶片，則需要四個256百萬位元組（MB )晶片。 此電子系統架構包括連接到系統匯流排23之處理器 或微處理器21，連同隨機存取主系統記憶體25、及至少 —或多個輸入一輸出裝置27，諸如鍵盤、監視器、數據 機寺。 揮發性記憶體〗7的例子爲動態隨機存取記億體（ DRAM )及靜態隨機存取記憶體（SRAM )。與揮發性記 億體相比’非揮發性記憶體即使在自裝置移去電力之後仍 可保留其儲存狀態。典型上，此種記憶體是具有百萬位元 組、十億位元組、或兆位元組資料儲存容量之使用磁性或 光學技術的磁碟機。此資料被檢索到系統揮發性記憶體 2 5作爲目前處理之用’並且可以容易補充、改變 '或修 改。 s己憶體系統1 1是非揮發性系統。本發明的一觀點係 以特定半導體記憶體系統類型取代磁碟機，卻無需犧牲非 揮發性、拭除及寫入資料到記憶體的容易性 '存取速度' 低成本、及可靠性。藉由使用—或多個電子式可拭除可程 -9- (7) (7)1321795 式化唯I買記憶體（如、FIash或eEPR〇ms)積體電路可達 成此目的。此記憶體類型具有只需要較少電力操作及比硬 碟驅動磁性媒體記憶體重量輕之額外優點，如此尤其適用 於電磁操作的可攜式電腦。記憶體系統：i〗可以永久地內 建到其主機設備的電腦中，或也可套裝到可移除式連接到 主機的智慧卡。一些非揮發性半導體記億體的例子包括
Flash 磁碟機、CompactFlash ( TM)卡、SmartMedia ( TM )卡、個人標記（P-Tag)、多媒體卡 '安全數位（SD) 卡、及記憶棒（R )。 在連同本申請案所根據的所有其他參考文件一起倂入 做爲參考之 U.S.專利 5,602,987、U.S.專利 5,095,344、 U.S.專利 5,2 7 0,97 9、U.S.專利 5，3 80，672 ' U·S .專利 5,712，180、1)_3.專利5,991，517、1；.5.專利 6,222,762、及 U.S.專利 6,23 0,23 3 U.S.專利 5,297，14 8 及 5,4 3 0,8 5 9、及 提供包括本發明的各種觀點中之一些記億體系統的背景及 實施細節之審查中的u· s_專利申請案08/ 62 7 2 54及08 /781，5 3 8都對Fiash EEPR0M系統及非揮發性單元及儲 存體有更進一步說明。這些專利及申請案也倂入本文做爲 參考。 非揮發性記憶體系統將包括一些記憶體單元，每—記 億體單元都擁有至少一位元資料。也可使用多狀態記憶體 單元，其將容許每一單元中儲存多位元資料。例如，每— 記憶體單元可儲存二、三、四、五、六、七、八、或更多 位元資料。能夠儲存多位元資料的記億體單元也可稱作多 -10- (8) (8)1321795 位準單元。 圖2爲記憶體系統1 1的區段2 1之更詳細圖。Flash 或EEPROM的陣列3 3被組織成列或行。一些非揮發性儲 存體或記憶體單元類型是Flash，EEPROM，及EPROM， 它們都是浮動閘類型記憶體單元。本發明的觀點也可應用 到其他記億體類型，諸如相變單元、磁性單元（MR AM ) 、鐵電單元（FRAM )、磁鐵電、及許多其他類型等。 記億體單元典型上在陣列中被排列列及行，但是也可 以是其他配置。在每一積體電路中可有複數陣列。個別單 元由列及行存取。記憶體單元的兩種不同組織是NOR及 NAND配置。本發明可應用到這些配置與記憶體單元的其 他配置。 解碼器3 5選擇以記憶體系統位址匯流排2 5上的一部 分位址所表示之一或多個列（字組）線3 7。同樣地，解 碼器3 9選擇反應於位址匯流排2 5上的另一部分位址之一 或多個行線4 1。將選中的列及行線供給能量成爲特定電 壓組，用以讀取' 程式化、或拭除如此定址的記憶體單元 。經由列及行位址解碼器3 5及3 9供應這些電壓。典型上 ，列線連接到一列記憶體單元的控制閘及行線是源極/吸 極擴散。就程式化及讀取而言，同時由解碼器35及39選 擇單一列線和一些行線用以平行程式化或讀取一些單元。 在程式化期間，選中行線的電壓被由資料暫存器43 接收之大量進來的資料設定，並且暫時儲存在寫入緩衝器 4 5。在讀取期間，在讀取緩衝器電路4 7中，通過定址單 -11 - (9) (9)1321795 元及其行線的電流與通過程式化參考單元4 9的線5 0中之 電流做比較，提供定址單元的狀態之那比較的結果在某種 程度上被應用到資料暫存器4 3以在線3 1中輸出讀取資料 。由控制邏輯5 ]反應於控制/狀態匯流排2 7上的信號控 制程式化、讀取 '及拭除操作。控制邏輯5 ]也自資料暫 存器4 3接收線5 3中的信號，表示其已經辨識大量資料的 所有位元都已順利地被程式化。 單元陣列33典型上被分成可爲同時拭除一起定址之 單元的頁或磁區。根據一實施，每一頁也典型上包括足夠 單元以儲存相同位元組數目的使用者資料當作標準磁碟機 磁區，即512位元組，但是也可以是另一尺寸。每一頁也 包括額外數目的單元以儲存有關儲存在其中的頁或使用者 資料之耗用時間資訊，及在一實施中總數爲3 2位元組之 可有可無的備用單元。耗用時間資訊類似於磁碟機資料磁 區的標頭。 圖3爲NOR配置的非揮發性記億體單元之例子。在 此特定N OR配置中，有一與記憶體電晶體2 1 5串聯連接 在吸極線（DL )及源極線（SL )之間的選擇或讀取電晶 體211。吸極線有時也可稱作單元的位元線（BL)。讀取 電晶體具有連接到列線（RL )或字組線（WL )的閘，及 記憶體電晶體具有連接到控制閘（CG )線的控制閘。CG 線可被稱作控制線或操縱線。依據特定實施或操作’吸極 線及源極線可互換或交換。尤其是’圖式圖解吸極線連接 到讀取電晶體而源極線連接到記億體電晶體。然而’在另 -12- (10) (10)1321795 一實施中，源極線可連接到讀取電晶體而吸極線可連接到 記憶體電晶體。 例如，若爲電位比吸極低的那電極保留字組”源極”， 則在讀取操作期間連接到選擇電晶體的吸極之線是吸極線 ，而連接到記憶體單元電晶體的源極之線是源極線。爲程 式化保留的情況，是較高電壓被施加到記憶體單元側以完 成源極側注射。 就N 0 R記憶體單元的陣列而言，一些N 0 R單元將連 接到吸極線（或源極線）。此典型上將被稱作陣列的行。 行的每一單元將具有分開的字組線或列線，其典型上將被 稱作陣列的列。 在一實施中，讀取及記憶體電晶體是η通道或NMOS 型電晶體。然而，裝置可以是包括ρ通道或PMOS型等的 其他電晶體類型。讀取裝置211與記億體裝置215可以是 不同裝置類型。在特定實施例中，記憶體裝置是諸如 Flash、EEPROM、或EPROM電晶體等浮動閘裝置。然而 ，記億體裝置可以是另一裝置類型，諸如相變、NRAM、 FRAM、磁鐵電、FeRAM、NROM、MNOS、S0N0S、或其 他裝置。 另外’ NOR記憶體的另一實施例包括只有記憶體電 晶體而無讀取電晶體。因爲每一單元只有一電晶體取代每 一單元有兩電晶體，所以此配置可以更精巧。 圖4爲NAND中的非揮發性記憶體單元。在NAND 配置中’有一些串聯連接在吸極選擇裝置315與源極選擇 -13- (11) 1321795 裝置3 ] 9之間（在吸極線（DL )與源極線（SL ) 的記憶體電晶體3 ]]。這是記憶體單元的行，及可 些單元的複數行形成NAND記億體單元的陣列。言己 元的行有時被稱作NAND鏈或串（或有時被稱作〜 )。在特定實施中，在一 NAND鏈中至少有十六記 元。每一串可以是任意數目的單元，諸如8，32, ，或更多。每一記憶體電晶體具有連接到個別字 W L )的聞。字組線可被標稱作W L 1到W L η，此處 特定行中記憶體單元的數目。吸極選擇裝置具有連 極選擇線（DSEL )的閘，而源極選擇裝置具有連 極選擇線（S S EL )的閘。依據特定實施，吸極線 線可以互換或交換。 在一實施中，源極選擇電晶體、吸極選擇電晶 記憶體電晶體是η通道或NMOS型電晶體。然而， 可以是包括ρ通道或PMOS型電晶體等之其他電晶 。吸極選擇裝置及源極選擇裝置與記億體裝置311 不同裝置類型，並且可以彼此不相同。在特定實施 憶體裝置是諸如Flash' EEPROM、或EPROM電晶 動閘裝置。然而，記憶體裝置可以是另一裝置類型 相變、NRAM、FRAM、磁鐵電、FeRAM、NROM、 、SONOS、或其他裝置。 圖5爲NAND記憶體單元的陣列。有η列及 億體單元，此處η及m是正整數。每一行具有連 組線WL0到WLn的η記憶體單元。記憶體單元的 之間） 使用這 憶體單 區段〃 億體單 48，64 組線（ η是在 接到吸 接到源 及源極 體 '及 該裝置 體類型 可以是 中，記 體等浮 ，諸如 ΜΝ 〇 s m行記 接到字 行被標 -14 - (12) (12)1321795 稱作B L0到B Ln。每一行具有η記憶體單元，它們連接 在吸極選擇裝置與源極選擇裝置之間。而且’吸極及源極 選擇裝置依序連接到吸極線（DL )或位元線（BL )及源 極線（S L )。吸極選擇裝置的閘連接到吸極選擇線（ DSEL )及源極選擇裝置的閘連接到源極選擇線（SSEL ) 。可藉由使用適當字組線和位元線存取特定單元或選中單 元，並且施加適當電壓到那些線。 例如，典型上爲了讀取NAND串的選中記憶體單元， 施加 〇伏特到選中單元的字組線及控制閘，及施加 VREAD電壓SJ NAND串中其他記憶體單元的字組線和控 制閘。 圖6圖解代表性浮動閘非揮發性記億體裝置，其可用 於任一先前所說明的記憶體單元及陣列。在 U. S.專利5,991，517可發現關於浮動閘裝置的更進一步說 明。浮動記憶體單元具有吸極（D)、源極（S)、控制 閘（CG)、及浮動閘（FG)。 簡言之，非揮發性記憶體單元是一即使當移開電力仍 可保留其儲存狀態者。一些浮動閘類型的記億體單元例子 包括Flash、EEPROM (又稱作E2或E平方）、及EPROM 。Flash及EEPROM單元是電子式可拭除及電子式可程式 化的。EPROM單元是電子式可程式化及使用紫外（UV) 線可拭除的。藉由將適當節點經過高電壓加以程式化或拭 除浮動閘裝置。這些高電壓使電子可加到浮動閘或自浮動 閘去除’此可調整浮動閘裝置的臨界電壓或VT。一些使 -15- (13) (13)1321795 電子移到浮動閘或自浮動閘移開的具體方法包括電子注射 或 Fow]er-Nordheim 通道法。 用於程式化裝置的高電壓有時被稱作VPP電壓，及 用於拭除裝置的高電壓有時被稱作VEE電壓。VPP電壓 將視處理技術及特定實施而加以變化。在一特定實施中， VPP範圍大約自6.5伏特到20伏特。在一些特定實施中 ，VPP範圍自12伏特到18伏特。VEE電壓將視處理技術 及特定實施而加以變化。在一特定實施中，VEE範圍大約 自12伏特到25伏特。在一些特定實施中，VEE範圍自 1 2伏特到1 5伏特。在一些實施中，可藉由諸如充電泵或 其他電壓產生器電路等晶片上電路系統產生程式化電壓， 在其他實施中，可自積體電路外的電壓源供應程式化電壓 〇 浮動閘非揮發性記億體裝置可儲存單一位元（0或1 )或多位元（如' 兩位元：〇〇，〇1，1〇，及 11'或三位 元：000， 001 ， 010， 011 ， 100， 101 ， 110，及 11]、或 四位元：0000， 0001 ， 0010， 0011 ， 0100， 0101 ， 0110, 〇 1 1 1 > 1000，100 1 > 1010，1011，1100，1101，1110,及 1 1 1 1 ) 。U . S .專利5,9 9 1 5 5 1 7討論單一位元及多位元（或 多狀態）單元的其他一些觀點。總之，記億體單元將具有 —拭除狀態及一或多個程式化狀態。 當裝置的VT使得接地與VCC之間的電壓讓裝置接通 就是拭除狀態。換言之’拭除意指將浮動閘裝置配置成具 有例如〇伏特或0伏特以下的ν Τ (臨界電壓）。當拭除 -16 - (14) (14)1321795 時’浮動閘電晶體傳導電流。積體電路的所有浮動閘單元 可被初始化成拭除狀態。而且，在一實施例中，記憶體單 元在可被程式化之前需要被拭除。 藉由自浮動閘電晶體的浮動閘移除電子發生拭除。進 行此的其中一技術係將控制閘接地並且將V E E電壓放置 在吸極或源極或二者。VEE電壓自浮動閘吸引負帶電電子 ，因爲它們被吸引到正電壓。通常，藉由電子透納到浮動 閘外面發生拭除。拭除裝置所花費的時間視各種因素而定 ，諸如控制閘及施加到源極或吸極的 V E E電壓之間的電 壓強度差等。通常，電壓差越大，裝置變成拭除較快，因 爲電子更加強烈被吸引到VEE電壓。然而，希望VEE電 壓被選擇成不破壞單元並且又容許拭除選中單元，卻不干 擾相鄰及其他記憶體單元（當在一陣列中時）的儲存狀態 〇 當只儲存一位元時，浮動閘裝置除了該拭除狀態之外 將只具有一程式化狀態。爲了此申請案的目的，單一位元 單元的程式化狀態典型上是當裝置的VT高於指定的正値 時。 就多狀態單元而言，VT被設定在表示它是在特別狀 態的特定電壓位準。換言之，一句程式化v τ狀態是什麼 ，此將指出特定儲存二元値。就二位元記憶體單元的例子 而言，】伏特的VT加上或減去0.25伏特可表示01二元 狀態。2伏特的VT加上或減去0.25伏特可表示1】二元 狀態。及3伏特的VT加上或減去〇_25伏特可表示1 〇二 -17- (15) 1321795 元狀態。在此例中，格雷碼（Gn 有狀態變化並且一次只有一位元變 使用其他編寫程式技術。 藉由將電子加到浮動閘電晶體 。通常，進行此的其中一技術係消 並且將接地放在吸極或源極或二者 電子到浮動閘內，因爲它們被吸引 使用此技術，電子透納到浮動 係將 VPP電壓放在控制閘並且使 的通道區（諸如放置6伏特在吸極 後，來自電流的熱電子將被吸引並 尤其是，爲了程式化記憶體單 子注射兩方法。就多狀態程式化而 一連串程式化脈衝，每一程式化脈 上，每一程式化脈衝期間的控制閘 期間的控制閘電壓較高位準。爲了 可具有大步進尺寸，此處的步進是 前脈衝的峰値電壓之間的差。第一 期。與最近一次粗糙程式化脈衝比 於步進支持的第一精密程式化脈衝 寸將實際上小於粗糙程式化步進尺 辨識期時施加到控制閘的電壓。粗 精密程式化辨識電壓，使得在粗糙 ，則就不會超過最後的VT目標。 y c 〇 d i n g )被使用成具 化。在其他實施中，可 的浮動閘可發生程式化 :V P P電壓放在控制閘 。VPP電壓吸引負帶電 到正電壓。 閘內。通常，另一技術 電流可流過浮動閘裝置 並且使源極接地）。然 且嵌入浮動閘內。 元，會有通道法及熱電 言，每一寫入操作包括 衝跟著辨識操作。典型 電壓上升到比先前脈衝 增加性能，第一組脈衝 一脈衝的峰値電壓與先 組脈衝是在租縫程式化 較，精密程式化期開始 ，及精密程式化步進尺 寸。辨識位準是在每一 糙程式化辨識電壓小於 程式化期間若是大步進 精密程式化階段的辨識 -18- (16) (16)1321795 電壓依據將被程式化的單元之狀態，或換言之是資料互賴 。藉由中斷控制閘或位元線電壓或二者的傳送，到達其精 密程式化辨識電壓的每一單元被鎖定脫離程式化，或藉由 利用人體效應即到源極電壓的減低吸極將單元的程式化源 極電壓提高到足夠電壓以禁止額外的程式化。 通道熱電子注射具有熱電子產物及熱電子注射。爲了 產生熱電子需要大的橫向電場。藉由到源極電壓的高吸極 提供此。爲了注射熱電子到浮動閘上，使用大的垂直電場 。藉由一次將其電壓的一些耦合到浮動閘之控制閘電壓提 供此電場。在吸極側注射中，熱電子注射所需的高垂直電 場具有減少熱電子注射所需的高橫向電場副作用。源極側 注射無需遭受相同的兩難困境，因此更有效率。在源極測 及吸極側注射二者中，需要散射機構使橫向行經過通道的 電子衝量轉向，使得少數幸運的幾個可被垂直朝浮動閘散 射。此單元的創新特徵之垂直熱電子影響可增加程式化效 率超過源極側注射的改良效率，因爲大量熱電子將具有幫 助它們越過矽及氧化矽能量屏障的衝量。其將不再需要熱 電子散射到幫助它們越過矽及氧化矽能量屏障的方向中。 另一程式化用方法是如在NAND技術中所使用的 Fowler-Nordheim通道法。但是使用通道法典型上必須放 棄有利於先前討論的方法之可能性。與熱電子注射比較， 通道法通常非常慢。在通道法例子中，必須藉由以較大周 邊程式化區段數目的成本平行程式化較大單元數目加以維 持性能。 -19- (17) (17)1321795 在每一程式化脈衝期間，吸極電壓被維持在大約3伏 特到6伏特範圍的固定値第一程式化脈衝用控制閘電壓 將具有需要作爲特徵的一些正起始値，並且即使在電場中 仍可有所調整地被決定。轉移閘電壓是大約6伏特到10 伏特範圍中的常數。選擇閘或字組線電壓是在大約3伏特 到1 〇伏特範圍。選擇電晶體的臨界電壓盡可能越高越好 ’使得操作選擇閘電壓盡可能越高越好。這是因爲最有效 的源極側注射用最佳選擇閘電壓小於比選擇閘臨界電壓高 的伏特。應注意爲讀取或辨識操作保留兩位元線的角色， 其與浮動閘相鄰的位元線是源極。在此列舉的慣例中，源 極是與吸極比較具有較低電壓的電極。程式化用源極電壓 可藉由電流限制器加以調整性控制，使得瞬時的程式化電 流不會超過一些指定値。 藉由橫跨通道介電（是在浮動閘與通道區之間的閘氧 化物）的電場強度決定電荷進出浮動閘的移動：通常控制 閘或浮動閘與源極之間的電壓差越高，轉移到浮動閘內的 電荷就越高。程式化裝置所需要的時間視各種因素而定， 包括在控制閘上的 VPP電壓之間的電壓強度差。在程式 化期間應注意控制閘電壓無需正好在VPP。VPP是特定充 電泵的固定電壓輸出。然而，依據諸如VPP泵上的承載 及施加在裝置的源極及吸極之電壓等因素，控制閘電壓有 時可稍微在VPP上下變化。 通常，電場越大，裝置被程式化就越快，因爲電子將 更強烈被吸引到VPP電壓。然而，希望最大程式化控制 -20- (18) 1321795 閘電壓及最大程式化吸極電壓被選 並且可以程式化選中單元，卻不會 元線、或字組線上之相鄰及其他記 時）的儲存狀態。另外，當單元： VPP電壓被選擇成在程式化裝置到 好的選擇。例如，VPP電壓可被施 不被程式化太多（即程式化到它ί V Τ位準）。 典型上，當位元被讀取時，二 那位元上的WL電壓是0伏特。其 ，無法偵測V Τ低於0伏特的位元 測，所以無法使用邊際讀取的模式 邊際讀取對確保記憶體單元的可靠 態或多位元（MLC ) NAND快閃記 組線電壓讀取"1 0 〃狀態，與二位 固線成0伏特。沒有方法偵測或決 元。就多狀態NAND而言，爲了提 適當偵測記億體單元的準確邊際。 本發明使用字組線到浮動閘耦 〇 圖7圖解典型NAND記憶體陣 上具有十六NAND單元或三十二 其他特定實施中，在NAND串中可 單元。例如，在單一NAND串中ΐ 擇成它們不會破壞單元 千擾在同一控制線、位 憶體單元（當在陣列中 是多狀態單元時’希望 想要V Τ中可以是足夠 加在脈衝中’使得裝置 門想要的 V Τ位準上之 位元N A N D記憶體’在 被固線成〇伏特。結果 。因爲負VTs無法被量 。如同眾所皆知—般， 性上極爲有用。在多狀 億體中，利用〇伏特字 元例子類似，字組線被 定V T低於〇伏特的位 供高可靠性系統，希望 合作用以實現邊際讀取 列串的橫剖面圖，典型 NAND單元。然而，在 以有任意數目的記億體 叮以有 4，8，10，】4， -21 - (19) 1321795 20，2 4 - 36，40，48，64，88，128，或更多單 j NAND串具有形成在p阱713中的記憶體写 在其他技術中，可藉由在矽晶圓上澱積外延層力口 阱。P阱被形成形成在P型基底7〇5上的η阱7 基底是矽晶圓。記憶體單元是浮動閘記憶體單元 都具有聚矽控制閘（字組線），聚矽浮動閘在控 ，而擴散區7 1 6在ρ阱中。連接到記憶體單元電 組線被標稱作"W L 0，W L η - 1，W L η，W L η + 1等》 在NAND單兀串的一端是吸極選擇電晶體 SGD )，而另一端是源極選擇電晶體（標稱作 SGS電晶體在NAND串的記憶體電晶體WL與源 之間。而且，S GD電晶體在記憶體單元與位元線 。位元線經由導體、通孔、及接點連接直到金屬 (BL )。區域729是具有氧化矽的區域。圖7圖 陣列的一橫剖面例子作爲圖解說明之用。NAND 多可能的橫剖面配置，而且經由任何必須的修正 的原理也可應用於這些其他配置。 圖8圖解記億體單元的NAND串及被讀取或 中一單兀802之電路圖。該圖式圖解在讀取操作 壓條件及在程式化辨識操作期間的偏壓條件。在 期間，施加〇伏特的V w 1電壓到被讀取的記憶 WLn ) 8 02之字組線。典型上是4伏特或5伏特 電壓被施加到N AN D串中的其他單元之字組線以 單元，而不管狀態是否被程式化或拭除。在這些 ΐ 元 7 0 9 ° 以形成Ρ ]5中。該 ，每一個 制閘下面 晶體的字 (標稱作 SGS )。 :極線7 1 9 7 22之間 1位兀線 解 NAND 陣列有許 ，本發明 辨識的其 期間的偏 讀取操作 體單元（ 的 V r e a d 接通那些 偏壓條件 -22- (20) 1321795 之下，可以決定記憶體單元8 02的VT是否比〇伏 小0 同樣地，在程式化辨識操作期間，在讀取操作 的相同Vread電壓被施加到NAND串的另一字組線 Vverif電壓被施加到被讀取的記憶體單元（WLn ) 字組線。需注意讀取和辨識操作時在四周或鄰近單 WL電壓是相同的。Vwl與Vverify之間的電壓差 式化期間的適當邊際。 圖9圖解NAND串的記憶體單元及在被讀取或 記憶體單元8 0 2與串列中的相鄰單元之間的耦合電 及9 0 7之橫剖面圖。隨著裝置因處理技術及平版印 改良而縮小，耦合電容的效應將更大’因爲氧化物 及電容板之間的距離）變薄。事實上’在被讀取或 選中記憶體單元中之部分被量測的浮動閘電壓自相 線耦合到那記億體單元。 當讀取選中記憶體單元（WLn)時’藉由儲存 動閘上的電荷量決定其臨界電壓或VT。但是因爲 耦合到浮動閘，所以其也是相鄰字組線上的電壓之 如此，當使用不同的Vread電壓時’被量測的 平行上下移位。此意味著藉由改變、^3(1値’可以 向，，移動，，被量測的ν Τ分佈。如此’獲得即使V Τ 伏特的單元仍可在不同邊際中偵測VT的方法。此 極多狀態記憶體單元中可得到證實°在特定實施例 用相鄰記億體單元的字組線上之適當Vread電壓’ 特大或 所使用 同時， 8 0 2之 元上的 確保程 辨識之 容905 刷術的 厚度（ 辨識的 鄰字組 在其浮 電壓將 功能。 分佈將 在兩方 低於〇 在二元 中，利 ντ可 -23- (21) 1321795 移位直到大約]00豪伏特。 在邊際讀取操作期間，利用N A N D記憶體單 一問題是拭除單元的讀取干擾。換言之，當讀取 體單元時，其他拭除單元的V T不是故意地被改 干擾〃。希望能夠偵測V T接近〇伏特的單元。 假設V T是0 · 1 0 0伏特’則記憶體單元即將產生 在測試期間可以提早偵測此種單元，則可採取校 且避免錯誤。現在，藉由使用上述原理，可應用 一般讀取及辨識期間所使用的不同v r e a d電壓， 測到此種位元。例如’若1伏特的V r e a d被施加 串中的所有其他字組線（除了選中單元之外）， 元將顯得具有較高VT，如此可偵測到它們。下 施方法。 在讀取淸除期間’發出特別命令將裝置放在 Vread電壓的測試模式中，取代使用—般Vread 使用此方法，將可以偵測具有貧乏邊際及幾乎失 位元。υ. S.專利5，53 2,9 62中更詳細說明淸除並 爲參考。 錯誤恢復方法如下：在一般讀取期間，當遇 錯誤校正碼（E C C )錯誤（例如 '就二元ν A N D ’改變Vread電壓以恢復資料。典型Vread的電 約4.5伏特到大約5.5伏特，因爲這是打開裝置 壓。例如，若想要向上移動VT時，則Vread的 可以自5伏特到9伏特。例如，若想要向下移動 元的其中 特定記憶 變或 ''被 例如，若 故障。若 正行動並 不同於在 然後可偵 至!J NAND 則邊際單 面說明實 容許不同 。如此， 去作用的 且倂入做 到兩位元 而言）時 壓高於大 所需的電 電壓範圍 VT時， -24 - (22) 1321795 V r e a d的電壓範圍可以自5伏特到2伏特。 當改變V r e a d時，在大多數例子中，至少一或兩個失 去作用的位元將被恢復。藉由改變Vread，由於來自相鄰 記憶體單元的電容耦合效應，所以記憶體單元的VT將由 大約1 〇 0豪伏特移動。
在特定實施中，在恢復資料之後，具有記憶體單元錯 誤之整個區段的資料被拷貝到另一位置。該區段被標明爲 不良。如此做是因爲在完全被降低性能的區段中可能有一 些其他記憶體單元或位元。 錯誤恢復技術可被實施在記憶體的控制器之儲存系統 中。例如，在使用期間，控制器偵測邊際單元並且藉由上 述的VT移位技術自這些單元恢復資料。一旦資料被恢復 ，則單元被標明爲不良，而尋找其他記憶體單元放置資料 。資料所移至的其他記憶體單元可以是備用單元或多餘單 元，或只是記憶體積體電路的其他記憶體單元。
在測試裝置期間也可使用該技術以提高優良晶錠的數 目產量。例如，特別記億體積體電路可具有一些邊際單元 。本發明的技術可用於周詳標出這些不良單元防止被使用 ，及在它們的位置中，使用其他備用或多餘單元。 可連同諸如ECC等其他記憶體單元錯誤恢復技術一 起使用VT移位恢復技術。VT移位恢復可用於當ECC無 法自邊際記憶體單元恢復資料的情況中。使用VT移位恢 復技術將可大大改良儲存系統的壽命及可靠性。當ECC 或另一技術無效時，該儲存系統可提供另一恢復技術。 •25- (23) 1321795 其他改良如下：如圖8及9所示，爲了將選中記憶體 單元的VT移位’只需要調整到選中記憶體單元之兩相鄰 字組線上的Vread。在其他字組線上的Vread就不重要了 。其只改變兩相鄰字組線的Vread以取代改變NAND串上 的每一字組線，因此更有效率。此不是減少額外的讀取干 擾就是維持足夠的標頭空間以打開其他單元°
爲了圖解及說明已提出本發明的此說明。但本說明並 非毫無遺漏或用於將本發明限制在上述的形式中’按照上 述原則可已有許多修正及變化。爲了將本發明的原則及其 實際的應用作最佳說明而選擇及說明這些實施例。此說明 將使精於本技藝之人士可在各種實施例中並且利用適合特 定使用的各種修正將本發明做最好的利用及實施。由下面 的申請專利範圍界定本發明的範圍。 【圖式簡單說明】
圖1爲當連接到主機電子系統時可利用本發明的各種 觀點之非揮發性大規模儲存記憶體類型圖。 圖2爲實施本發明的圖1之記億體區段的方塊圖。 圖3爲NOR Flash單元圖。 圖4爲一串NAND Flash單元圖。 圖5爲NAND記億體單元的陣列圖。 圖6爲浮動閘記憶體單元圖。 圖7爲N A N D記憶體陣列串的橫剖面圖。 圖8爲記億體單元的NAND串及被讀取或辨識的其中 -26 - (24) (24)1321795 一單元之電路圖。 圖9爲NAND串的記憶體單元及在被讀取或辨識之記 億體單元與串列中的相鄰單元之間的耦合電容之橫剖面圖 主要元件對照表 11 大 規 模 儲 存 記 憶 體 系 統 13 系 統 匯 流 排 1 5 中 央 處 理 器 17 揮 發 性 記 憶 體 1 9 電 路 2 1 記 憶 體 區 段 2 1 微 處 理 器 23 控 制 器 23 系 統 匯 流 排 25 位 址 匯 流 排 25 主 系 統 記 憶 體 27 控 制 狀 能 匯 流 排 27 輸 入 -輸出裝置 29 兩 位 元 串 列 寫 入 資 料 線 3 1 兩 位 元 串 列 讀 取 資 料 線 勹勹 J J 口 σ 早 元 陣 列 35 列 位 址 解 碼 ΠΠ 益 37 列 ( 字 組 ) 線 -27- (25)1321795 3 9 行 位 址 解 碼 □α 益 4 1 行 線 43 資 料 暫 存 器 45 寫 入 緩 衝 器 4 7 讀 取 緩 衝 □ □ 電 49 程 式 化 參 考 DD 早 5 0 線 5 1 控 制 邏 輯 5 3 線 2 11 ίΕΒ 擇 電 晶 體 2 1 1 讀 取 電 晶 體 2 15 記 憶 體 電 晶 體 3 1 1 記 憶 體 電 晶 體 3 15 吸 極 进 擇 裝 置 3 ] 9 源 極 cee m 擇 裝 置 705 P : 型： 基底 709 記 憶 體 單 元 7 13 p 1 汫 7 15 η 1 讲 7 1 6 擴 散 區 7 19 源 極 線 722 位 元 線 72 9 TS 域 802 記 憶 體 ασ 早 元 (26) 1321795 905 親 90 7 耦 BL 位 CG 控 D 吸 DL 吸 DSEL 吸 FG 浮 RL 列 S 源 SL 源 SSEL 源 WL 字 SGD 吸 SGS 源 合電容 合電容 元線 制閘 極 極線 極選擇線 動閘 線 極 極線 極選擇線 組線 極選擇電晶體 極選擇電晶體

Claims (1)

1321795 ;年月 ρ柊正仁 1^8.11 拾、申請專利範圍 …——— 附件5 : 第92 1 3 5 05 1號專利申請案 中文申請專利範圍替換本_ - 民國98年11月3日修正 . 1. 一種操作記憶體積體電路之方法，包含： · 設置串列連接在一源極與一汲極之間之一串複數的記 _ 憶體單元； 選擇自該串中的一第一記憶體單元讀取資料： 鲁 放置一字組線電壓在該第一記憶體單元的字組線上； 對於一記憶體單元標準讀取模式，放置一第一讀取電 壓在與該第一記憶體單元相鄰之一第二記憶體單元的字組 線上； 對於一記憶體單元恢復讀取模式，放置一第二讀取電 壓在該第二記憶體單元的字組線上，其中該第二讀取電壓 不同於該第一讀取電壓；及 自該第一記憶體單元讀取資料。 ® 2. 根據申請專利範圍第1項之方法，其中該第二讀 取電壓在該第一讀取電壓之上。 3. 根據申請專利範圍第1項之方法，其中該第二讀 取電壓在該第一讀取電壓之下。 4. 根據申請專利範圍第1項之方法，其中該字組線 電壓是零伏特。 5. 根據申請專利範圍第1項之方法，其中該第一讀 取電壓是在4伏特到5伏特的電壓範圍中。 1321795 6.根據申請專利範圍第1項之方法，其中該第二讀 取電壓在該第一讀取電壓之上的至少0.25伏特。 . 7.根據申請專利範圍第1項之方法，另外包含： 對於該記憶體單元恢復讀取模式，放置該第二讀取電 .壓在也與該第一記憶體單元相鄰之一第三記憶體單元的字 •組線上，其中該第二讀取電壓不同於該第一讀取電壓。 8. —種儲存裝置，包含： φ —記憶體控制器，其導致： 選擇自串列連接在一源極與一汲極之間之一串複數之 記憶體單元中的一第一記憶體單元讀取資料， 放置一字組線電壓在該第一記億體單元的字組線上， 對於一記憶體單元標準讀取模式’放置一第一讀取電 壓在與該第一記憶體單元相鄰之一第二記憶體單元的字組 線上， 對於一記憶體單元恢復讀取模式’放置一第二讀取電 鲁壓在該第二記憶體單元的字組線上，其中該第二讀取電壓 不同於該第一讀取電壓：及 自該第一記憶體單元讀取資料。 9. 根據申請專利範圍第8項之儲存裝置’其中該第 二讀取電壓在該第一讀取電壓之上。 10·根據申請專利範圍第8項之儲存裝置’其中該第 二讀取電壓在該第一讀取電壓之下。 11·根據申請專利範圍第8項之儲存裝置’其中該字 組線電壓是零伏特。 -2- 1321795 12. 根據申請專利範圍第8項之儲存裝置，其中該第 —讀取電壓是在4伏特到5伏特的電壓範圍中。 13. 根據申請專利範圍第8項之儲存裝置，其中該第 二讀取電壓在該第一讀取電壓之上的至少〇_25伏特。 14. 一種讀取在複數之可再程式化之非揮發性記憶體 . 單元中儲存作爲電荷位準的資料的方法，包含： . 藉由施加一第一電壓至一第一組之複數的記憶體單元 的閘極，以初始地讀取儲存在該第一組之記憶體單元中的 φ 資料’以及施加一第二電壓至鄰近該第一組之—第二組之 記憶體單元的閘極’以不讀取儲存在該第二組之記憶體單 元中的資料， 藉由使用一錯誤校正碼’以針對任何資料錯誤來檢查 字該第一組的記憶體單元所讀取的資料，以及 反應於任何資料錯誤， (a) 如果該錯誤校正碼可恢復正確資料，則使用該錯 誤校正碼來校正該資料錯誤，或 · (b) 如果該錯誤校正碼不可恢復正確資料，則藉由施 加一第三電壓至該第二組之記憶體單元的閘極來再讀取儲 存在該第一組之記憶體單元中的資料以恢復資料，該第三 電壓係不同於該第二電壓以修改該第一組之該等記憶體單 元的臨界電壓’因爲耦接在該第一及第二組之記億體單元 之間的電場。 15. 根據申請專利範圍第14項之方法，其中該方法所 實行之複數之可再程式化的非揮發性記億體單元，被組織 -3- 1321795 在複數串之組織爲一 N AND結構之串列連接的記憶體單元 中，且該第一及第二組的記億體單元係分別沿著跨過該等 .複數串延伸之第一及第二列的記憶體單元而配置’且其分 別具有連接至該處之該等閘極的第一及第二導電字組線。 . 16.根據申請專利範圍第14項之方法’其中該第三電 壓至少比該第二電壓大0.25伏特。 17. 根據申請專利範圍第14項之方法’其中該第一電 φ壓係實質上零伏特。 18. 根據申請專利範圍第14項之方法，其中該第一讀 取電壓是在實質上4伏特到5伏特的電壓範圍中。 19. 一種記憶體系統，包含： 可再程式化之非揮發性記憶體單元之電荷儲存元件的 —陣列， 跨過該陣列延伸之複數的控制線，個別的控制線以在 其下之複數的電荷儲存元件與鄰近控制線之下之另一之複 修數的電荷儲存元件兩者而被場耦接（field coupled)， 藉由施加一讀取電壓至一定址的控制線且施加一第二 或第三電壓之一者至鄰近的控制線來讀取在該定址的控制 線之下的該等電荷儲存元件之狀態的一讀取電路，該第二 及第三電壓係彼此不同，以及 一控制器’可操作地與該等控制線及該讀取電路連接 ’以導致當該第二電壓被施加至該等鄰近的控制線之時， 自該定位的控制線之下的該等電荷儲存元件讀取資料，且 導致針對錯誤檢查該讀取資料而當在該讀取資料中發現一 -4- 1321795 錯誤的反應之時，則導致以該第三電壓施加至該鄰近的控 制線而然後自該定址的控制線之下的該等電荷儲存元件再 讀取資料。 20. 根據申請專利範圍第19項之記憶體系統，其中該 讀取電路讀取該等電荷儲存元件之兩或更多的狀態之一者 ，藉此在該個別之電荷儲存元件中讀取多於一位元之資料 〇 21. 根據申請專利範圍第19項之記憶體系統，其中該 記憶體陣列包含串列連接之記憶體單元的複數串及個別地 跨過各複數串之儲存單元之一者延伸的該等控制線。 22 .根據申請專利範圍第2 1項之記憶體系統，其中該 控制器操作以施加該第二或第三電壓至最靠近該定址之控 制線的該等控制線及該最靠近該定址之控制線的該等控制 線之相對側。 23. 根據申請專利範圍第19項之記憶體系統，其中該 第三電壓至少比該第二電壓大0.2 5伏特。 24. 根據申請專利範圍第19項之記憶體系統，其中該 控制器操作以藉由使用一錯誤校正碼來針對錯誤檢查該讀 取資料。 2 5.根據申請專利範圍第24項之記憶體系統，其中如 果該控制器檢查在該讀取資料中發現一錯誤，如果使用該 錯誤校正碼可校正該讀取資料，則行之，但如果該錯誤校 正碼不可校正該錯誤，則然後該控制器以施加該第三電壓 至該等靠近的控制線來導致由該定址的控制線之下的該等 -5- 1321795 電荷儲存元件再讀取資料。 26.根據申請專利範圍第19項之記億體系統，其中該 等電荷儲存元件係導電浮動閘極。
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